JPH0430104B2 - - Google Patents

Description

【図面の簡単な説明】

第１図はCD方式DADの記録信号フオーマツ
ト、第２図はPLLを用いたデイスク回転制御系
のブロツク図、第３図はEFM処理過程を表わす
図、第４図は線速度偏差による再生信号のパルス
幅範囲の変動を示す図、第５図は本発明の実施例
を示すブロツク図、第６図、第７図は第１検出回
路、第２検出回路の一具体例を示すブロツク図、
第８図、第９図はそれぞれ第１検出回路、第２検
出回路の動作を説明するための波形図である。 符号の説明、１３……第１検出回路、１４……
第２検出回路、１５……混合回路、１６，１７…
…電子スイツチ、１８，２０……カウンタ、１
９，２１……デコーダ、２２……オアゲート、２
３……アンドゲート、２４……インバータ。

Claims (1)

1. 【特許請求の範囲】 １ デイジタルオーデイオデイスクより得られる
   再生信号をPLL回路に供給して生成されるビツ
   ト同期クロツクあるいはこのビツト同期クロツク
   を用いて上記再生信号より検出されるフレーム同
   期信号を基準クロツクと位相比較し、得られる位
   相差信号に基づいて上記デイスクの回転速度を制
   御して規定線速度で再生するデイジタルオーデイ
   オデイスク再生装置において、 上記再生信号の極性反転間隔時間が上記デイス
   クの記録方式によつて定まる記録信号の最大極性
   反転間隔時間よりも長いことを検出する第１の検
   出回路と、 上記再生信号の極性反転間隔時間が上記デイス
   クの記録方式によつて定まる記録信号の最小極性
   反転間隔時間よりも短いことを検出する第２の検
   出回路とを具備し、 上記再生信号のビツト同期クロツク周波数が上
   記PLL回路のロツクレンジ外にある場合に、上
   記第１あるいは第２の検出回路からの検出信号に
   よつて上記デイスクの回転速度を制御し、上記再
   生信号のビツト同期クロツク周波数が上記PLL
   回路のロツクレンジ内に入るようにしたデイジタ
   ルオーデイオデイスク再生装置。 【特許請求の範囲】 本発明はデイジタルオーデイオデイスク（以下
   DADと称する）再生装置に係り、さらに詳しく
   は、再生信号よりデイスクの回転を線速度一定に
   制御する手段に関して、デイスク回転制御の立上
   りを迅速かつ確実にしたデイスク回転制御手段を
   有するDAD再生装置に関する。 コンパクトデイスク方式（CD方式）のDADは
   オーデイオ信号をデジタル化し、誤り訂正信号を
   付加した後、EFM（EIGHT TO FOURTEEN
   MODULATION）という変調方式を用いて変調
   し、デイスクに線速度一定（1.2〜1.4ｍ／ｓ）で
   光学的に記録したものであり、再生時には再生信
   号より検出されるビツト同期クロツクあるいはフ
   レーム同期信号と基準クロツクとを位相比較し、
   位相差を解消すべくデイスクの回転速度制御を行
   い、線速度一定の再生状態を維持する。 すなわち、デイスクに記録されているデイジタ
   ル情報（オーデイオ信号、誤り訂正信号、フレー
   ム同期信号等）を構成するビツトおよびフレーム
   同期信号は一定の周期をもつて配列されている
   （ビツト列）〔所定周波数のクロツクパルスに従つ
   て配列されている〕。記録信号のフオーマツトで
   説明すると、デイスク上の記録信号はフレーム単
   位で区分されており、１フレームはオーデイオ信
   号ビツトし、誤り訂正ビツト、フレーム同期信号
   ビツト等をEFM処理することにより第１図に示
   す構成となり、総計588ビツトを有する。周知の
   ように、これが６標本区間に当てはまると共に、
   標本化周波数が44.1kHzであるから、フレームの
   繰返し周波数は7.35kHzであり、ビツト周波数は、 7.35kHz×588＝4.32MHz となり、4.32MHzのクロツクに同期して情報ビツ
   トが配列されている。 したがつて、再生信号によりビツト同期クロツ
   クあるいはフレーム繰返し周波数（フレーム同期
   信号）を検出し、上述したビツト周波数（4.32M
   Hz）又はフレーム繰返し周波数（7.35kHz）の基
   準クロツクと位相比較して得られた位相差信号で
   デイスク用モータを制御すればよい。第２図を用
   いて具体的に説明すると、デイスク１の記録情報
   はピツクアツプ３により再生されてPLL回路４
   に供給される。このPLL回路４は位相比較器５、
   ローパスフイルタ（LPF）６、DCアンプ７、電
   圧制御発振器（VCO）８で構成されており、
   VCO８の中心周波数は4.32MHzに設定されてい
   る。VCO８の出力は基準信号として位相比較器
   ５の入力側にフイードバツクされるとともに同期
   分離クロツク発生回路９に供給される。同期分離
   クロツク発生回路９より得られる同期分離クロツ
   クはフレーム同期回路１０に供給される。フレー
   ム同期回路１０では同期分離クロツクを用いてピ
   ツクアツプ３からの再生信号よりフレーム同期信
   号を検出する。フレーム同期回路１０の出力はデ
   イスクが規定線速度で再生されていれば、フレー
   ム繰返し周波数である7.35kHzの信号であり、ビ
   ツト同期クロツクの１／588分周に相当する。こ
   の分周されたビツト同期クロツクは位相比較器１
   １において基準クロツク（7.35MHz）と位相比較
   され、得られた位相差信号モータ駆動回路に加え
   る。その結果、VCO８の発振周波数が4.32MHz
   であれば、位相比較器１１へは7.35kHzの信号が
   供給され、位相信号は発生せず、現状の線速度を
   維持する。一方VCO８の発振周波数が4.32MHz
   よりずれている場合には、位相比較器１１より基
   準クロツク7.35kHzとの位相差に対応する位相差
   信号をモータ駆動回路１２に供給してモータの回
   転速度制御を行い、常に規定線速度で再生を行う
   ものである。 ところが、上述したビツト同期クロツクを抽出
   するPL回路はロツクレンジ、すななち入力信号
   の周波数に同期する範囲が高々±５％（中心周波
   数を4.32MHzとして±200kHzｚ）程度であるにも
   かかわらずCD方式のDADでは再生時において、
   回転速度が500rpm〜200rpmへと約2.5倍変化す
   るため、例えば、飛び越し選曲後の再生スタート
   時には、正規の回転速度に対して大きな偏差を持
   ち、PLL回路のロツクレンジより外れてしまい、
   デイスクの回転速度制御が不能となる危険性を有
   していた。又、デイスク上のキズやほこり等によ
   つて、ある期間、記録信号の欠落があつた場合に
   もビツト同期クロツクの検出が不能となつて
   PLL回路のロツクレンジより外れてしまう危険
   性があつた。 本発明は上述した欠点を解消するものであり、
   再生信号よりビツト同期クロツクを抽出する
   PLL回路のロツクレンジを外れるようなデイス
   ク回転速度偏差が発生した場合にも速やかにロツ
   クレンジ内に復帰させて規定のデイスク回転速度
   を維持させる手段を提供するものである。先ず、
   本発明の技術的背景について説明すると、上述し
   た様にCD方式のDADではデイジタルオーデイオ
   信号（第３図ア）をデイスクに記録するに際し
   て、EFM処理を行い、デシタル信号のビツトの
   １と１との間には必ず０のビツトが２個以上、10
   個以下挿入されるように構成されている（第３図
   イ）。さらにEFM処理されたビツト列を第３図ウ
   に示す如くNRZI変調方式（ビツト１で信号極性
   反転、ビツト０で無反転するものでビツト列を電
   気信号変化に変換する）で処理してEFMビツト
   列をパルス列に変換する。 すなわち第３図ウに示すようにこのパルス波は
   ビツト列が1001の時、パルス幅最小（最小反転間
   隔時間Tmin）となり、100000000001のビツト列
   の時、パルス幅最大（最大反転間隔時間Tmax）
   となり、記録信号は、 Tmin≦Ｔ≦Tmax…… (1) で規定されるパルス幅（反転間隔時間Ｔ）を有す
   る９個の基本パルスの組合せで表現される。した
   がつて再生時に、線速度に偏差を生じた場合、再
   生信号のパルス幅Ｔは上記(1)式に示す規定範囲よ
   り外れる部分がでてくる。第４図はこのことを示
   すもので、斜線部(a)は規定線速度で再生を行つて
   いる場合であり、(1)式と同等である。斜線部(b)は
   規定線速度により速い場合のパルス幅範囲を示
   し、最小パルス幅Tminより小さいパルスが現わ
   れ、逆に規定線速度より遅い場合には斜線部(c)に
   示す如く、最大パルス幅Tmaxを超えるパルスが
   現われる。そこで本発明では、再生信号のパルス
   幅Ｔが、Tmin≦Ｔ≦Tmaxの範囲外にあること
   を検出した場合、得られた検出信号（時間差信
   号）に基づいてデイスク回転速度を制御してビツ
   ト同期クロツクの周波数がPLL回路のロツクレ
   ンジ内に速やかに速やかに収まるようになすもの
   であり、より具体的には、再生信号のパルス幅Ｔ
   を最小パルス幅Tminおよび最大パルス幅Tmax
   とそれぞれ比較して、Ｔ＜TminもしくはＴ＞
   Tmaxを検出するものである。 以下本発明を図示の実施例に基づいて説明す
   る。なお、以下図面において従来例と同様の構成
   には同符号を用いる。 第５図は本発明のデイスク回転制御装置を示す
   ブロツク図であり、１３は第１検出回路で、ピツ
   クアツプ３からの再生信号中にＴ＞Tmaxなるパ
   ルス幅を有するパルスが含まれるか否かを検出す
   る。１４は第２検出回路であり、再生信号中にＴ
   ＜Tminなるパルス幅を有するパルスが含まれる
   か否かを検出する。１５は混合回路であり、上記
   第１検出回路１３、第２検出回路１４の検出出力
   を混合するものである。１６は混合回路１５から
   の出力をモータ駆動回路１２に供給する電子スイ
   ツチであり、規定線速度からの速度偏差が大き
   く、フレーム同期回路１０でのフレーム同期信号
   検出が不可能な状態といつた時に閉成し、モータ
   の駆動制御が開始されて所定の回転数にロツクさ
   れた時に開成し、第１、第２検出回路１３，１４
   による回転制御を打切るものである。１７は電子
   スイツチであり、第１、第２検出回路１３，１４
   による初期回転制御によりPLL回路４がロツク
   されてフレーム同期信号が検出された時点で閉成
   し、デイスク駆動モータの速度制御ループを形成
   する。一方フレーム同期信号が検出されるまでの
   間には開成されており、デイスク駆動モータの速
   度制御ループはオープン状態になる。 次に第１検出回路１３および第２検出回路１４
   の具体例について説明する。 第４図は第１検出回路の一例を示し、１８はカ
   ウンタであり、カウントネーブル端子、基準
   クロツク（4.32MHz）入力端子CK、ピツクアツ
   プ３からの再生信号が入力されるリセツト入力端
   子を有する。なお、本実施例に用いたカウンタ
   １８は負論理リセツトカウンタであるが、これに
   限らないことは説明するまでもなく明らかであ
   る。１９はデコーダであり、カウンタ１８の基準
   クロツク計数情報を読み取つて出力端子NOより
   制御信号を出力する。本実施例では、基準クロツ
   ク周波数が4.32MHz、すなわち規定の線速度にお
   けるビツト同期クロツク周波数と一致するから、
   Tmaxは基準クロツク１１のクロツク継続時間と
   等しい（基準クロツクを8.64MHzとした場合は２
   ２クロツク継続時間又0.4MHzを基準クロツクと
   した場合には約６クロツク継続時間がTmaxと等
   しい）。したがつてカウンタ１８の計数値が11を
   越えた時、カウンタ１８からの計数情報をデコー
   ダ１９で読み取り、制御信号を出力するように設
   定されている。 次に第７図は第２検出回路の一例を示し、２０
   は上記１８と同様のカウントイネーブル端子付負
   論理リセツトカウンタであり、基準クロツク入力
   端子CK、リセツト入力端子、計数情報出力端
   子Ｏとを有する。２１はデコーダであり、カウン
   タ２０がTminに対応する基準クロツク数３の計
   数値を越えてからリセツトされるまでの間パルス
   信号を発生する（出力端子NO）。 ２２はオアゲートであり、ピツクアツプ３から
   の再生信号パルスおよびデコーダ２１の出力
   信号を入力し、その出力はカウンタ２０のリセツ
   ト端子に加えられる。２３はアンドゲートであ
   り、その入力にはインバータ２４を介して再生信
   号パルスが、そして出力信号がそれぞれ加え
   られる。なお、デコーダ２１のNO出力信号はカ
   ウンタ２０の端子に入力される。 構成は以上述べた通りであり、次にその動作に
   ついて説明する。 再生時において、デイスク再生速度が規定の線
   速度に対して大きな偏差を有し、ビツト同期クロ
   ツクがPLL回路４のロツクレンジ外である場合、
   フレーム同期回路１０によるフレーム同期信号が
   検出されないため、第５図に示す如く、電子スイ
   ツチ１６は閉成、電子スイツチ１７は開成とな
   る。再生信号は第１および第２検出回路にそれぞ
   れ供給され、下記の如く処理される。第１検出回
   路１３において第８図ａに示す再生信号がカウン
   タ１８のリセツト端子に入力され、時刻toにお
   いてこの再生信号がローレベル(L)よりハイレベル
   (H)に反転すると、カウンタ１８が計数動作を開始
   し、CK端子に入力される基準クロツクを計数す
   る。時刻toより時刻t₁まで継続する再生信号パル
   スP₁のパルス幅はTmaxすなわち基準クロツクの
   １１クロツク計数時間より長く、カウンタ１８の
   計数値が11を越えるとデコーダ１９の出力端子
   NOはハイレベルに反転し（第８図ｂ）、パルス
   P₁が時刻t₁で(L)に反転するまで、すなわちカウン
   タ１８がリセツトされるまでハイレベル(H)を保持
   する。時刻t₁でリセツトされたカウンタ１８は再
   生信号が再び(H)に上昇するまで計数動作を行なわ
   ない。このようにしてパルスP₁のパルス幅Tp₁と
   Tmaxとの時間差T_N1に相当する期間に(H)を保持
   するＴ＞Tmax検出信号が第１検出回路より出力
   される。上述の如く、第１検出回路より検出出力
   が得られるということは、規定線速度よりも遅い
   場合である。なお第６図においてデコーダ１９の
   出力をイネーブル端子に加える構成は再生信
   号パルスの終端で確実にカウンタ１８をリセツト
   させるためのもので、例えばカウンタ１８として
   １６進カウンタ（４ビツトデジタルカウンタ）を
   用いた場合、基準クロツクを16クロツク計数して
   しまえばリセツト入力に関係なくリセツトしてし
   まうため再生信号のパルス幅が長いと正確な時間
   差TNが得られない。そこでデコーダ出力がハイ
   レベルの場合にはリセツト端子にリセツト信号
   が入力されない限り、カウンタ１１をリセツトさ
   せないようにするものである。 次に第２検出回路において、第９図ａに示す再
   生信号がオアゲート２２を介してカウンタ２０の
   リセツト端子に入力され、時刻t′₀においてこ
   の再生信号が(L)より(H)に反転すると、カウンタ２
   ０が計数動作を開始する。この場合、再生信号パ
   ルスP₁のパルス幅は基準クロツクの３クロツク
   継続時間より短く（すなわち規定線速度より速い
   状態で再生が行なわれている）、再生信号パルス
   が先に（時刻t′₁）(L)に反転するが、この時デコ
   ーダ２０の出力が(H)に維持されているため
   （（第９図ｃ）、オアゲート２２の出力は(H)のまま
   であり（第９図ｂ）、カウンタ２０はリセツトさ
   れない。 カウンタ２０が基準クロツクを３クロツク計数
   すると、その計数情報に応じてNO出力が(H)（第
   ９図ｂ）、が(L)にそれぞれ反転するため、オ
   アゲート２２の出力も(L)に反転してカウンタ２０
   はリセツトされる。又、リセツトと同時にNO出
   力も即座に(L)に復帰する。 一方上述の動作過程において、アンドゲート２
   ３は、カウンタ２０の計数動作開始より再生パル
   スP₁′がローベルに反転するまで、がハイレベ
   ルであり、インバータを介した再生信号レベルが
   ローレベルであるため、出力側に制御信号は現れ
   ず（ローレベル状態）、再生信号が(L)に反転した
   後よりカウンタ２０がリセツトされるまで(H)を保
   持する。（第９図ｅ）。このようにしてパルス
   P₁′のパルス幅T′_p1とTminとの時間差T′_N1に相当
   する期間に(H)を保持するＴ＜Tminの検出信号が
   第２検出回路より出力される。上述の如く、第２
   検出回路より検出出力が得られるということは、
   規定線速度よりも早い場合である。なお、第８図
   ａ、第９図ａに示される再生信号パルスP₂、P′₂
   のように、そのパルス幅Tp₂、T′p₂がTmin≦
   Tp₂、T′p₂≦Tmaxのパルスも含まれるが、第８
   図ｂ、第９図ｅの如く検出信号は出力されない。 次に各検出回路１３，１４からの検出信号は混
   合回路１５で単一信号となり、電子スイツチ１６
   を介してモータ駆動回路１２に回転制御信号とし
   て供給される。この場合、デイスクの再生速度が
   規定線速度より遅ければ上記単一信号は第１検出
   回路１３からの検出信号のみで構成され、逆に規
   定線速度より早ければ、上記単一信号は第２検出
   回路１４からの検出信号のみで構成される。そし
   て、デイスクの再生速度が規定線速度より遅いと
   きには、モータ（図示せず）の回転が早くなるよ
   うに制御され、一方デイスクの再生速度が規定線
   速度より早いときには、モータの回転が遅くなる
   ように制御される。 検出回路１３又は１４からの検出信号によりデ
   イスクの初期回転制御が行なわれ、ビツト同期ク
   ロツク発生用のPLL回路４がロツクされ、フレ
   ーム同期回路でフレーム同期信号が検出されると
   （すなわちPLL回路のロツクレンジ内に引き込ま
   れると）、DAD再生装置内の動作制御装置（図示
   されていない）の指令で電子スイツチ１７が閉成
   されていないモータの速度制御ループが形成さ
   れ、規定回転速度にロツクされる。このモータ回
   転速度のロツク情報を検出して動作制御装置の指
   令で電子スイツチ１６を開成し、検出回路１３，
   １４による初期回転制御を停止するとともに
   PLL回路４を含む速度制御ループによるデイス
   ク回転制御を継続する。 以上述べた如く本発明は、DADの再生信号の
   パルス幅Ｔを最小反転間隔時間Tminおよび最大
   反転間隔時間Tmaxとそれぞれ比較してＴ〓
   TminもしくはＴ〓Tmaxを検出することにより
   得られたTminもしくはTmaxとの時間差検出信
   号に基づいてデイスク用駆動モータを制御するよ
   うにしたので、デイスク再生線速度に大幅な偏差
   を生じた場合にもデイスク回転制御用のPLL回
   路の制御可能範囲に速やかに収まるため、回転速
   度制御不能を回避出来、構成的にも再生信号中の
   個々のパルス幅を測定する必要がないので、回路
   を大幅に簡略化でき、検出誤差が極めて小さい等
   のすぐれた効果を有する。 また本発明によれば、再生信号の最大極性反転
   間隔及び最小極性反転間隔のものだけでなく、記
   録信号の最大極性反転間隔時間よりも長い極性反
   転間隔のもの及び記録信号の最小極性反転間隔よ
   りも短かい極性反転間隔のものが全て検出され、
   これらが検出されなくなるようにデイスクの回転
   が制御されるものであり、例えば飛び越し選局後
   の再スタート時には、１フレーム期間に複数回の
   検出信号が出力されてデイスクノ回転が制御され
   るため、再生信号のビツト同期クロツク周波数を
   PLL回路のロツクレンジ内に迅速に引き込むこ
   とができる。