JPH04271087A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、キャッシュメモリ内
蔵半導体記憶装置に関し、特にキャッシュメモリを同一
チップ上に集積化した半導体メモリに関するものである
。

【０００２】

【従来の技術】従来より、コンピュータシステムのコス
トパーフォーマンスを向上させるために、低速で大容量
したがって低コストのＤＲＡＭで構成したメインメモリ
と中央演算処理装置（ＣＰＵ）との間に、高速のバッフ
ァとして小容量の高速メモリを設けることがよく行なわ
れている。この高速のバッファはキャッシュメモリと呼
ばれ、ＣＰＵが必要とする可能性の高いデータのブロッ
クが、メインメモリからコピーされて記憶されている。 ＣＰＵがアクセスしようとしたＤＲＡＭのアドレスに記
憶されているデータがキャッシュメモリに存在するとき
にはヒットと呼ばれ、ＣＰＵは高速のキャッシュメモリ
に対してアクセスする。一方、ＣＰＵがアクセスしよう
としたアドレスに記憶されているデータがキャッシュメ
モリに存在しないときにはキャッシュミスと呼ばれ、Ｃ
ＰＵは低速のメインメモリにアクセスすると同時に、そ
のデータの属するブロックをキャッシュメモリに転送す
る。

【０００３】しかしながら、このようなキャッシュメモ
リシステムは、高価な高速メモリを必要とするので、コ
ストを重視する小型のシステムでは使用することができ
なかった。そこで従来は、汎用のＤＲＡＭが有している
ページモードまたはスタティックコラムモードを利用し
て簡易キャッシュシステムを構成していた。

【０００４】図５はページモードまたはスタティックコ
ラムモードが可能な従来のＤＲＡＭ素子の基本構成を示
すブロック図である。

【０００５】図において、メモリセルアレイ１には、複
数のワード線（図示せず）および複数のビット線（図示
せず）対が互いに交差するように配置されており、それ
らの各交点にメモリセル（図示せず）が設けられている
。メモリセルアレイ１のワード線はワードドライバ２を
介して行デコーダ部３に接続されている。またメモリセ
ルアレイ１のビット線対はセンスアンプ部４およびＩ／
Ｏスイッチ部５を介して列デコーダ部６に接続されてい
る。行デコーダ部３には行アドレスバッファ７が接続さ
れ、列デコーダ部６には列アドレスバッファ８が接続さ
れている。これらの行アドレスバッファ７及び列アドレ
スバッファ８には、行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡをマルチプレクスしたマルチプレクスアドレ
ス信号ＭＰＸＡが与えられる。さらにＩ／Ｏスイッチ部
５には出力バッファ９および入力バッファ１０が接続さ
れている。

【０００６】図６は従来のＤＲＡＭの読出動作を示す波
形図であり、図６（ａ），図６（ｂ），および図６（ｃ
）にそれぞれＤＲＡＭの通常の読出サイクル，ページモ
ードサイクルおよびスタティックコラムモードサイクル
の動作波形図を示す。

【０００７】図６（ａ）に示す通常の読出サイクルにお
いては、まず、行アドレスバッファ７が、行アドレスス
トローブ信号バーＲＡＳの降下エッジでマルチプレクス
アドレス信号ＭＰＸＡを取込んで行アドレス信号ＲＡと
して行デコーダ部３に与える。行デコーダ部３はその行
アドレス信号ＲＡに応じて、複数のワード線のうち１本
を選択する。これにより、この選択されたワード線に接
続された複数のメモリセル内の情報が各ビット線に読出
され、その情報がセンスアンプ部４により検知，増幅さ
れる。この時点で、１行分のメモリセルの情報がセンス
アンプ部４にラッチされている。次に、列アドレスバッ
ファ８が、コラムアドレスストローブ信号バーＣＡＳの
降下エッジでマルチプレクスアドレス信号ＭＰＸＡを取
込んで列アドレス信号ＣＡとして列デコーダ部６に与え
る。列デコーダ部６は、その列アドレス信号ＣＡに応じ
て、センスアンプ部４にラッチされている１行分の情報
のうち１つを選択する。この選択された情報はＩ／Ｏス
イッチ部５および出力バッファ９を介して出力データＤ
ＯＵＴ　として外部に取出される。この場合のアクセス
タイム（バーＲＡＳアクセスタイム）ｔＲＡＣ　は、ロ
ウアドレスストローブ信号バーＲＡＳの降下エッジから
出力データＤＯＵＴ　が有効となるまでの時間である。 また、この場合のサイクルタイムｔｃ　は、素子がアク
ティブ状態となっている時間とバーＲＡＳプリチャージ
時間ｔＲＰとの和となり、標準的な値としては、ｔＲＡ
Ｃ＝１００ｎｓの場合でｔｃ　＝２００ｎｓ程度となっ
ている。

【０００８】図６（ｂ）および図６（ｃ）に示すページ
モードおよびスタティックコラムモードは、同一行上の
メモリセルを列アドレス信号ＣＡを変化させてアクセス
するものである。ページモードにおいては、コラムアド
レスストローブ信号バーＣＡＳの降下エッジで列アドレ
ス信号ＣＡをラッチし、スタティックコラムモードにお
いては、スタティックＲＡＭ（ＳＲＡＭ）のように列ア
ドレス信号ＣＡの変化のみでアクセスする。ページモー
ドおよびスタティックコラムモードのバーＣＡＳアクセ
スタイムｔＣＡＣ　およびアドレスアクセスタイムｔＡ
ＡはバーＲＡＳアクセスタイムｔＲＡＣ　のほぼ１／２
の値となり、ｔＲＡＣ　＝１００ｎｓに対して５０ｎｓ
程度となる。 この場合、サイクルタイムも高速になり、ページモード
の場合はバーＣＡＳプリチャージ時間ｔｃＰの値による
が、スタティックコラムモードと同様の５０ｎｓ程度の
値が得られている。

【０００９】図７は、図５のＤＲＡＭ素子のページモー
ドあるいはスタティックコラムモードを利用した簡易キ
ャッシュシステムの構成を示すブロック図である。また
図８は図７の簡易キャッシュシステムの動作波形図であ
る。

【００１０】図７において、メインメモリ２０は１Ｍ×
１構成の８個のＤＲＡＭ素子２１により１Ｍバイトに構
成されている。この場合、行アドレス信号ＲＡと列アド
レス信号ＣＡとは合計２０ビット（２２０＝１０４８５
７６＝１Ｍ）必要となる。アドレスマルチプレクサ２２
は、１０ビットの行アドレス信号ＲＡと１０ビットの列
アドレス信号ＣＡとを２回に分けてメインメモリ２０に
与えるものであり、２０ビットのアドレス信号を受ける
２０本のアドレス線Ａ０　〜Ａ１９とマルチプレクスさ
れた１０ビットのアドレス信号（マルチプレクスアドレ
ス信号ＭＰＸＡ）をＤＲＡＭ素子２１に与える１０本の
アドレス線Ａ０　〜Ａ９　を有している。

【００１１】アドレスジェネレータ２３は、ＣＰＵ２４
が必要とするデータに対応するアドレス信号を発生する
。ラッチ（ＴＡＧ）２５は、前のサイクルで選択された
データに対応する行アドレス信号ＲＡを保持しており、
コンパレータ２６は、２０ビットのアドレス信号のうち
１０ビットの行アドレス信号ＲＡと、ＴＡＧ２５に保持
されている行アドレス信号ＲＡＬとを比較する。両者が
一致すれば、前のサイクルと同じ行がアクセスされた（
ヒットした）ことになり、コンパレータ２６は高レベル
のキャッシュヒット（Ｃａｃｈｅ　Ｈｉｔ）信号ＣＨを
発生する。ステートマシン２７は、キャッシュヒット信
号ＣＨに応答して、ロウアドレスストローブ信号バーＲ
ＡＳを低レベルに保ったままコラムアドレスストローブ
信号バーＣＡＳをトグルするページモード制御を行ない
、それに応答してアドレスマルチプレクサ２２はＤＲＡ
Ｍ素子２１に列アドレス信号ＣＡを与える（図８）。こ
のようにヒットした場合には、ＤＲＡＭ素子２１からア
クセスタイムｔＣＡＣ　で高速に出力データが得られる
ことになる。

【００１２】一方、アドレスジェネレータ２３から発生
された行アドレス信号ＲＡとＴＡＧ２５が保持していた
行アドレス信号ＲＡＬとが不一致のとき、前のサイクル
と異なる行がアクセスされた（キャッシュミスした）こ
とになり、コンパレータ２６は高レベルのキャッシュヒ
ット信号ＣＨを発生しない。この場合、ステートマシン
２７は通常の読出サイクルのバーＲＡＳおよびバーＣＡ
Ｓ制御を行ない、アドレスマルチプレクサ２２は行アド
レス信号ＲＡおよび列アドレス信号ＣＡを順にＤＲＡＭ
素子２１に与える（図８）。このようにキャッシュミス
した場合には、バーＲＡＳのプリチャージから始まる通
常の読出サイクルを行ない、低速のアクセスタイムｔＲ
ＡＣ　で出力データが得られることになるので、ステー
トマシン２７はウエイト信号Ｗａｉｔを発生し、ＣＰＵ
２４に待機をかける。キャッシュミスの場合は、ＴＡＧ
２５に新しい行アドレス信号ＲＡが保持される。

【００１３】このように、図７の簡易キャッシュシステ
ムにおいては、ＤＲＡＭ素子のメモリセルアレイの１行
分（１Ｍビット素子の場合は１０２４ビット）のデータ
が１ブロックとなるので、ブロックサイズが不必要に大
きく、ＴＡＧ２５に保持されるブロック数（エントリ数
）が不足する（図７のシステムでは１エントリ）ことに
なり、キャッシュのヒット率が低いという問題点があっ
た。

【００１４】なお、その他の従来例として、米国特許第
４，５７７，２９３号に開示されたような簡易キャッシ
ュシステムもあるが、この簡易キャッシュシステムは１
行分のデータを保持するレジスタをメモリセルアレイ外
に設け、ヒットした場合は直接このレジスタからデータ
を取出すことによりアクセスの高速化を図ったものであ
る。しかしながら、この特許公報に開示された簡易キャ
ッシュシステムも、外部レジスタはメモリセルアレイの
１行分のデータを保持するものであり、ブロックサイズ
（１行分）が不必要に大きく、図５および図７に示す従
来例と同様に、キャッシュのヒット率が低いという問題
を生ずる。

【００１５】そこで提案されたのが図９に示すキャッシ
ュメモリ内蔵ＤＲＡＭ素子である。

【００１６】このＤＲＡＭ素子が図５のＤＲＡＭ素子と
異なるのは以下の点にある。すなわち、ＤＲＡＭメモリ
セルアレイ１は、そのアドレス空間上で複数列のメモリ
セルからなる複数のブロックに分割されている。図９に
おいては４つのブロックＢ１〜Ｂ４に分割されている。 そして、センスアンプ部４とＩ／Ｏスイッチ部５との間
にトランスファゲート部１１およびＳＲＡＭメモリセル
アレイ１２が設けられ、さらにブロックデコーダ１３お
よびウエイデコーダ１４が設けられている。ブロックデ
コーダ１３には、ブロック数に応じて列アドレスバッフ
ァ８から列アドレス信号ＣＡの一部が供給されるが、そ
の活性化はキャッシュヒット信号ＣＨにより制御される
。また、ウエイデコーダ１４には、ウエイアドレスバッ
ファ１５を介してウエイアドレス信号ＷＡが与えられる
。ウエイデコーダ１４はウエイアドレス信号ＷＡに応じ
てＳＲＡＭメモリセルアレイ１２のワード線を選択駆動
する。

【００１７】図１０は図９のＤＲＡＭ素子の一部分の構
成を詳細に示した図である。

【００１８】図１０において、センスアンプ部４，トラ
ンスファーゲート部１１，ＳＲＡＭメモリセルアレイ１
２，Ｉ／Ｏスイッチ部５および列デコータ部６は、ＤＲ
ＡＭメモリセルアレイ１の複数のビット線対ＢＬ，バー
ＢＬに対応して、それぞれ複数のセンスアンプ４０，ト
ランスファゲート１１０，ＳＲＡＭメモリセル１２０，
Ｉ／Ｏスイッチ５０および列デコーダ６０からなる。ま
た、ＤＲＡＭメモリセルアレイ１の各ブロックに対応し
てブロックデコーダ１３が配置されている。各センスア
ンプ４０は各ビット線対ＢＬ，バーＢＬ間に接続されて
いる。そして各ビット線対ＢＬ，バーＢＬはＮチャネル
ＭＯＳＦＥＴＱ１，Ｑ２からなるトランスファゲート１
１０を介してＳＲＡＭメモリセルアレイ１２のビット線
対ＳＢＬ，バーＳＢＬに接続されている。ＳＲＡＭメモ
リセルアレイ１２のビット線対ＳＢＬ，バーＳＢＬはＮ
チャネルＭＯＳＦＥＴＱ３，Ｑ４を介してそれぞれＩ／
ＯバスＩ／Ｏ，バーＩ／Ｏに接続されている。トランス
ファゲート１１０のＭＯＳＦＥＴＱ１，Ｑ２のゲートに
は、ブロックデコーダ１３により各ブロックごとに共通
の転送信号が与えられる。また、各Ｉ／Ｏスイッチ５０
のＭＯＳＦＥＴＱ３，Ｑ４のゲートには、対応する列デ
コーダ６０によりコラム選択信号が与えられる。

【００１９】このＤＲＡＭ素子においては、ブロックデ
コーダ１３が各ブロックに対応するトランスファゲート
１１０に転送信号を与えることにより、ＤＲＡＭメモリ
セルアレイ１からブロック単位で同一行上のデータがＳ
ＲＡＭメモリセルアレイ１２に転送される。ウエイデコ
ーダ１４によりＳＲＡＭメモリセルアレイ１２のワード
線Ｗ１　〜Ｗｎ　のいずれかが選択されると、そのワー
ド線に接続されたＳＲＡＭメモリセル１２０に記憶され
たデータが各ビット線対ＳＢＬ，バーＳＢＬ上に読出さ
れる。ビット線対ＳＢＬ，バーＳＢＬ上に読出されたデ
ータは、列デコーダ６０からＩ／Ｏスイッチ５０にコラ
ム選択信号が与えられることによって、Ｉ／ＯバスＩ／
Ｏ，バーＩ／Ｏに読出される。

【００２０】このＤＲＡＭ素子によると、複数列の１行
のデータを１つのデータブロックとして、異なる行上の
複数のデータブロックが複数のＳＲＡＭメモリセル１２
０に保持される上に、同一列の異なる行上のデータブロ
ックが同時にＳＲＡＭメモリセルアレイ１２上に保持さ
れる（アソシアティビティ）。したがって、このＳＲＡ
Ｍメモリセルアレイをキャッシュメモリとして利用すれ
ば、データのエントリ数を増すことができ、その結果、
キャッシュのヒット率を向上することができる。

【００２１】さらに、ＳＲＡＭメモリセルアレイ１２の
ワード線Ｗ１　〜Ｗｎ　を非活性状態に保っておけば、
ＤＲＡＭメモリセルアレイ１への書込動作時やＤＲＡＭ
メモリセルアレイ１からの読出動作時にも、キャッシュ
メモリへの転送を行なわない構成が可能となり、キャッ
シュメモリシステムへの応用に自由度が増すという利点
が生じる。

【００２２】図１１は図１０のＤＲＡＭ素子を利用した
簡易キャッシュシステムの構成を示すブロック図である
。

【００２３】図１１において、メインメモリ３０は１Ｍ
×１構成の８個のＤＲＡＭ素子３１により１Ｍバイトに
構成されている。図１１のメモリシステムが図７のメモ
リシステムと相違するのは、ＤＲＡＭ素子３１のブロッ
ク分けの数およびＳＲＡＭメモリセルアレイ１２のワー
ド線の本数（セット数）に対応してＴＡＧ２５およびコ
ンパレータ２６の数が増加している点、および、コンパ
レータ２６からの出力であるキャッシュヒット信号ＣＨ
およびウエイアドレス信号ＷＡがＤＲＡＭ素子３１に入
力されている点である。ここでは、ウエイアドレス信号
ＷＡは２ビットである。

【００２４】図１１の簡易キャッシュシステムの動作を
従来の簡易キャッシュシステムの説明で用いた図６（ａ
），図６（ｃ）および図１２の動作波形図を参照しなが
ら説明する。

【００２５】ＴＡＧ２５には、各ブロック別に最も新し
いサイクルで選択された行に対応する行アドレスが複数
組キャッシュ用アドレスセットとして保持されている。 ここでは、ウエイアドレス信号ＷＡとして２ビットを考
えているので、４組の行アドレスが保持されている。し
たがって、ブロック数を４とすると１６組のアドレスセ
ットがＴＡＧ２５に記憶されていることになる。また、
よく使用されるアドレスの組を固定的にＴＡＧ２５に保
持させておいてもよい。

【００２６】まず、ＣＰＵ２４が必要とするデータに対
応するアドレス信号をアドレスジェネレータ２３が発生
する。コンパレータ２６は、２０ビットのアドレス信号
のうち１０ビットの行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡのうちブロック分けに相当する複数ビット（
図１１に示す例では２ビット）と、ＴＡＧ２５に保持さ
れたアドレスセットとを比較する。そして両者が一致す
ればキャッシュヒットしたことになり、コンパレータ２
６は高レベルのキャッシュヒット信号ＣＨおよびヒット
したブロックのウエイアドレス信号ＷＡを発生する。 ステートマシン２７は、このキャッシュヒット信号ＣＨ
に応答してロウアドレスストローブ信号バーＲＡＳを低
レベルに保ったままコラムアドレスストローブ信号バー
ＣＡＳをトグルし、これに応答してアドレスマルチプレ
クサ２２はＤＲＡＭ素子３１に１０ビットの列アドレス
信号ＣＡを与える（図１２参照）。このとき、ＤＲＡＭ
素子３１においては、図９に示したようにキャッシュヒ
ット信号ＣＨによる制御により、列アドレス信号ＣＡは
ブロックデコーダ１３には供給されない。したがって、
ＤＲＡＭメモリセルアレイ１とＳＲＡＭメモリセルアレ
イ１２とは分離された状態を保つ。そして、ウエイアド
レス信号ＷＡに対応した１行分のＳＲＡＭメモリセル１
２０から各ビット線対ＳＢＬ，バーＳＢＬ上にデータが
読出される。また、列アドレス信号ＣＡに応じたＩ／Ｏ
スイッチ５０が、列デコーダ６０によって導通状態にさ
れる。これにより、列アドレス信号ＣＡおよびウエイア
ドレス信号ＷＡに対応するＳＲＡＭメモリセル１２０内
のデータがＩ／ＯバスＩ／Ｏ，バーＩ／Ｏおよび出力バ
ッファ９を介して出力される。このようにヒットした場
合には、ＳＲＡＭメモリセル１２０からページモードの
ようにアクセスタイムｔＣＡＣ　で高速に出力データが
得られることになる。

【００２７】一方、アドレスジェネレータ２３から発生
されたアドレス信号とＴＡＧ２５に保持されたキャッシ
ュ用アドレスセットとが不一致のときは、キャッシュミ
スしたことになり、コンパレータ２６は高レベルのキャ
ッシュヒット信号ＣＨを発生しない。この場合、ステー
トマシン２７は通常の読出サイクルのバーＲＡＳおよび
バーＣＡＳ制御を行ない、アドレスマルチプレクサ２２
は行アドレス信号ＲＡおよび列アドレス信号ＣＡを順に
ＤＲＡＭ素子３１に供給する（図１２参照）。このよう
にキャッシュミスした場合には、低速のアクセスタイム
ｔＲＡＣ　で出力データが得られることになるので、ス
テートマシン２７はウエイト信号Ｗａｉｔを発生し、Ｃ
ＰＵ２４に待機をかける。キャッシュミスの場合は、そ
のときにアクセスされたメモリセルを含むブロックのデ
ータが、ブロックデコーダ１３により導通状態とされる
トランスファゲート１１０を介して、ＤＲＡＭメモリセ
ルアレイ１のビット線ＢＬ，バーＢＬから、ウエイアド
レス信号ＷＡにより選択されたＳＲＡＭメモリセル１２
０のブロックに一括転送される。これにより、このブロ
ックにおけるＳＲＡＭメモリセル１２０の記憶内容が書
換えられる。また、そのブロックの対応するウエイアド
レス信号ＷＡに関するＴＡＧ２５には新しいアドレスセ
ットが保持される。

【００２８】このように、図９のＤＲＡＭ素子を用いた
簡易キャッシュシステムにおいては、キャッシュメモリ
としてのＳＲＡＭメモリセルアレイ１２に複数のブロッ
クのデータが保持されるので、ＴＡＧ２５へのデータの
エントリ数を増加することが可能となり、キャッシュの
ヒット率が高くなる。

【００２９】また、ここでは、キャッシュミスした場合
に、ＤＲＡＭメモリセルアレイにアクセスすると同時に
ＳＲＡＭメモリセルアレイからなるキャッシュメモリに
データを転送する例を示したが、ＳＲＡＭメモリセルア
レイのすべてのワード線を非選択状態にすることでこの
転送を禁止することもできる。同様に、ＤＲＡＭメモリ
セルアレイへの書込動作の場合も、ＳＲＡＭメモリセル
アレイへ転送するか否かを選択することも可能である。 なお、図１１に示した例は、４ウエイセットアソシアテ
ィブキャッシュシステムに相当する。

【００３０】

【発明が解決しようとする課題】しかしながら、上記の
簡易キャッシュメモリ内蔵半導体記憶装置においても、
各ブロックＢ１〜Ｂ４の１行当りのビット数（列数）で
あるブロックサイズが固定である。一方、一般的にコン
ピュータシステムやアプリケーションプログラムによっ
て最適なヒット率が得られるブロックサイズは異なる。 したがって、ブロックサイズが固定したキャッシュメモ
リ内蔵半導体記憶装置ではコンピュータシステムやアプ
リケーションプログラムによっては高いヒット率が得ら
れない問題点があった。

【００３１】この発明は上記のような問題点を解消する
ためになされたもので、コンピュータシステムあるいは
アプリケーションプログラムに適合して高いヒット率を
得ることができるキャッシュメモリ内蔵半導体記憶装置
を提供することを目的としている。

【００３２】

【課題を解決するための手段】この発明に係るキャッシ
ュメモリ内蔵半導体記憶装置は、マトリクス状に配列さ
れた複数のメモリセルからなるメモリセルアレイと、前
記メモリセルアレイの各列に対応して少なくとも１つ以
上のメモリセルが設けられ、高速アクセス可能なキャッ
シュメモリとを有し、少なくとも列アドレスの一部を取
り込むブロックデコーダの制御下で、キャッシュミス時
における前記メモリセルアレイと前記キャッシュメモリ
との間のデータ転送を、複数列を１ブロックサイズとし
たブロック単位で行っており、前記ブロックデコーダは
複数種のブロックサイズからなる複数種のブロック単位
で、前記メモリセルアレイと前記キャッシュメモリとの
間のデータ転送を行うことができるように構成されてい
る。

【００３３】

【作用】この発明におけるブロックデコーダは、キャッ
シュミス時において、複数種のブロックサイズからなる
複数種のブロック単位で、前記メモリセルアレイと前記
キャッシュメモリとの間のデータ転送を行うことができ
るため、コンピュータシステムやアプリケーションプロ
グラムに適応したブロックサイズを選択することができ
る。

【００３４】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例であるキャッシュメ
モリ内蔵半導体記憶装置の全体構成を示すブロック図で
ある。同図に示すように、全体構成は図９で示した従来
例とほぼ同様であり、ブロックデコーダ１３′及び列デ
コーダ部６′の内部が異なる。なお、メモリセルアレイ
１はＨ（＝２（ｎ−２）　）個あるいはＨ／２個に分割
されている。なお、基本的な構成及び動作は図９〜図１
２で示した従来例と同様である。

【００３５】図２は、図１における列デコーダ部６′及
びブロックデコーダ１３′の内部構成を示したものであ
る。同図に示すように、ブロックデコーダ１３′は列信
号ＣＡ３　〜ＣＡｎ　あるいはその反転信号を取り込み
、ＡＮＤゲート（Ｇ１，Ｇ２，Ｇ４，Ｇ５のみ図示）か
らなる論理回路群によりデコードして、列信号ＣＡ３　
〜ＣＡｎ　のデコード結果をスイッチ１６の入力部Ａに
接続し、列信号ＣＡ４　〜ＣＡｎ　のデコード結果をス
イッチ１６の入力部Ｂに接続している。

【００３６】スイッチ１６は後述する選択方法により入
力部Ａ及び入力部Ｂのうち一方を選択し、その出力をＡ
ＮＤゲート（Ｇ３，Ｇ６のみ図示）の一方入力として接
続しており、該ＡＮＤゲートはキャッシュヒット信号Ｃ
Ｈがインバータを介して得られる反転キャッシュヒット
信号バーＣＨを他方入力としている。このＡＮＤゲート
の出力（図２のＣ，Ｄ）がブロックデコーダ１３の出力
（以下、「ブロックデコーダ出力」という）となり、１
つのブロックデコーダ出力がトランスファゲート部１１
における８個のトランスファゲート１１０に共通に付与
される。

【００３７】列デコーダ部６′は列信号ＣＡ３　〜ＣＡ
ｎ　のデコード結果（図２ではＡＮＤゲートＧ２，Ｇ５
の出力）と列信号ＣＡ２　〜ＣＡ０　あるいはその反転
信号をＡＮＤゲート４２に取り込み、その結果をＩ／Ｏ
スイッチ部５に伝達する。

【００３８】このような構成においてスイッチ１６が入
力部Ａを選択した場合、ブロックデコーダは列信号ＣＡ
３　〜ＣＡｎ　のデコード結果に基づき、１つのブロッ
クデコーダ出力のみＨレベルとする。図２を例にして説
明すれば、列信号ＣＡ３　〜ＣＡｎ　が“Ｈ”の時、Ａ
ＮＤゲートＧ３の出力ＣのみＨレベルとなる。したがっ
て、キャッシュミス時にメモリセルアレイ１，ＳＲＡＭ
メモリセルアレイ１２間において、１つのＨレベルのブ
ロックデコーダ出力により選択された８ビットのデータ
転送が行われることから、スイッチ１６が入力部Ａを選
択した場合のメモリセルアレイ１のブロックサイズが８
ビット（ブロック数Ｈ）となる。

【００３９】一方、スイッチ１６が入力部Ｂを選択した
場合、ブロックデコーダは列信号ＣＡ４　〜ＣＡｎ　の
デコード結果に基づき、２つのブロックデコーダ出力が
Ｈレベルとなる。図２を例にして説明すれば、列信号Ｃ
Ａ４　〜ＣＡｎ　が“Ｈ”であれば、列信号ＣＡ３　の
“Ｈ”，“Ｌ”に関係なく、ＡＮＤゲートＧ３及びＧ６
の出力Ｃ及びＤが“Ｈ”となる。したがって、キャッシ
ュミス時にメモリセルアレイ１，ＳＲＡＭメモリセルア
レイ１２間において、２つのＨレベルのブロックデコー
ダ出力により選択された１６（＝８×２）ビットのデー
タ転送が行われることから、スイッチ１６が入力部Ｂを
選択した場合のメモリセルアレイ１のブロックサイズが
１６ビット（ブロック数Ｈ／２）となる。

【００４０】図３はスイッチ１６の具体例を示す説明図
である。同図（ａ）　に示すように、アルミ配線層５１
（入力部Ａ）あるいはアルミ配線層５２（入力部Ｂ）と
アルミ配線層５３（出力ＯＵＴ）との電気的接続を、ア
ルミ配線層５１〜５３と異なるレイヤーにアルミ配線層
５４（アルミ配線層５１と５３の電気的接続を行う）及
び５５（アルミ配線層５２と５３の電気的接続を行う）
のうち一方を形成するようにする。つまり、アルミ配線
層５４の形成用マスクとアルミ配線層５５の形成用マス
クとを使い分けることにより、マスク工程時に入力部Ａ
と入力部Ｂとの選択を行う。

【００４１】また、図３（ｂ）　に示すように、ヒュー
ズ５６及び５７のうち、一方のヒューズをブロウするこ
とにより、入力部Ａと入力部Ｂとの選択を行ってもよい
。

【００４２】さらに、図４（ａ）　に示すように、選択
信号ＳＥのＨ，Ｌに基づきＰチャネルトランジスタ６３
及びＮチャネルトランジスタ６６を共にオフあるいはオ
ンさせることにより、入力部Ａ及び入力部Ｂのうち一方
を選択して出力信号ＯＵＴとすることもできる。なお、
図４（ａ）　において、６１，６２はＮチャネルトラン
ジスタ、６４，６５は抵抗、６７はインバータである。 選択信号ＳＥは、新たな外部信号から作る。またはチッ
プをパッケージングする際のワイヤボンディングの方法
により決定してもよい。

【００４３】また、図４（ｂ）　に示すような回路を、
ブロックデコーダ１３′の前段に設け、選択信号ＳＥに
基づき、列信号ＣＡ３　及びその反転信号をそのままブ
ロックデコーダ１３′及び列デコーダ部６′に伝達する
か、列信号ＣＡ３　及びその反転信号を強制的にＨレベ
ルにするかを選択することにより、スイッチ１６を入力
部Ａに固定した状態（つまり、スイッチ１６を設けなく
てもよい）でブロックサイズの８ビット，１６ビットの
選択を行うように構成することもできる。

【００４４】このように、ブロックデコーダ１３′内に
スイッチ１６のようなブロックサイズ変更手段を設け、
所定の選択手段によりブロックサイズを変更できるよう
に構成したため、コンピュータシステムあるいはアプリ
ケーションプログラムに適合してブロックサイズを選択
することができ、ヒット率の向上を図ることができる。

【００４５】以上の説明ではブロックサイズが８ビット
と１６ビットの切り換えであったが、ブロックサイズは
これにかぎらない、またブロックサイズの切り換えが３
種類以上であっても同様に切り換えることができるのは
明らかである。

【００４６】更にデコーダ６′，１３′の構成もこの例
にかぎらないことは明らかである。

【００４７】

【発明の効果】以上のようにこの発明のブロックデコー
ダは、複数種のブロックサイズからなる複数種のブロッ
ク単位で、メモリセルアレイとキャッシュメモリとの間
のデータ転送を行うことができる。

【００４８】したがって、コンピュータシステムやアプ
リケーションプログラムに適応したブロックサイズを選
択することことにより、高いヒット率を得ることができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例によるキャッシュメモリ内
蔵半導体記憶装置の構成を示すブロック図である。

【図２】図１のキャッシュメモリ内蔵半導体記憶装置に
おけるブロックデコーダ及び列デコーダの内部構成を示
す回路図である。

【図３】ブロックデコーダ内のスイッチの具体例を示す
説明図である。

【図４】ブロックデコーダ内のスイッチ等の具体例を示
す説明図である。

【図５】従来のＤＲＡＭ素子の構成を示すブロック図で
ある。

【図６】従来のＤＲＡＭ素子の高速アクセス機能を示す
波形図である。

【図７】図５のＤＲＡＭ素子を利用した簡易キャッシュ
システムの構成を示すブロック図である。

【図８】図７の簡易キャッシュシステムの動作を示す波
形図である。

【図９】キャッシュメモリ内蔵ＤＲＡＭ素子の構成を示
すブロック図である。

【図１０】図９のＤＲＡＭ素子の一部の構成を詳細に示
すブロック図である。

【図１１】図９のＤＲＡＭ素子を利用した簡易キャッシ
ュシステムの構成を示すブロック図。

【図１２】図１１の簡易キャッシュシステムの動作を示
す波形図である。

【符号の説明】

１　　　　メモリセルアレイ ２　　　　ワードドライバ ３　　　　行デコーダ部 ４　　　　センスアンプ部 ５　　　　Ｉ／Ｏスイッチ部 ６′　　列デコーダ部 ７　　　　行アドレスバッファ ８　　　　列アドレスバッファ ９　　　　出力バッファ １０　　入力バッファ １１　　トランスファゲート部 １２　　ＳＲＡＭメモリセルアレイ １３′ブロックデコーダ １４　　ウエイデコーダ １５　　ウエイアドレスバッファ １６　　スイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マトリクス状に配列された複数のメモ
   リセルからなるメモリセルアレイと、前記メモリセルア
   レイの各列に対応して少なくとも１つ以上のメモリセル
   が設けられ、高速アクセス可能なキャッシュメモリとを
   有し、少なくとも列アドレスの一部を取り込むブロック
   デコーダの制御下で、キャッシュミス時における前記メ
   モリセルアレイと前記キャッシュメモリとの間のデータ
   転送を、複数列を１ブロックサイズとしたブロック単位
   で行うキャッシュメモリ内蔵半導体記憶装置において、
   前記ブロックデコーダは複数種のブロックサイズからな
   る複数種のブロック単位で、前記メモリセルアレイと前
   記キャッシュメモリとの間のデータ転送を行うことがで
   きることを特徴とするキャッシュメモリ内蔵半導体記憶
   装置。