JP2859966B2

JP2859966B2 - 半導体記憶装置

Info

Publication number: JP2859966B2
Application number: JP915691A
Authority: JP
Inventors: 幹雄朝倉; 一康藤島; 秀人日高; 吉雄松田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-29
Filing date: 1991-01-29
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: JPH04271087A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に係
り、特にメモリセルとこのメモリセルの情報を記憶する
記憶部との間での情報転送が改良された半導体記憶装置
に関する。

【０００２】

【従来の技術】従来より、コンピュータシステムのコス
トパーフォーマンスを向上させるために、低速で大容量
したがって低コストのＤＲＡＭで構成したメインメモリ
と中央演算処理装置（ＣＰＵ）との間に、高速のバッフ
ァとして小容量の高速メモリを設けることがよく行なわ
れている。この高速のバッファはキャッシュメモリと呼
ばれ、ＣＰＵが必要とする可能性の高いデータのブロッ
クが、メインメモリからコピーされて記憶されている。
ＣＰＵがアクセスしようとしたＤＲＡＭのアドレスに記
憶されているデータがキャッシュメモリに存在するとき
にはヒットと呼ばれ、ＣＰＵは高速のキャッシュメモリ
に対してアクセスする。一方、ＣＰＵがアクセスしよう
としたアドレスに記憶されているデータがキャッシュメ
モリに存在しないときにはキャッシュミスと呼ばれ、Ｃ
ＰＵは低速のメインメモリにアクセスすると同時に、そ
のデータの属するブロックをキャッシュメモリに転送す
る。

【０００３】しかしながら、このようなキャッシュメモ
リシステムは、高価な高速メモリを必要とするので、コ
ストを重視する小型のシステムでは使用することができ
なかった。そこで従来は、汎用のＤＲＡＭが有している
ページモードまたはスタティックコラムモードを利用し
て簡易キャッシュシステムを構成していた。

【０００４】図５はページモードまたはスタティックコ
ラムモードが可能な従来のＤＲＡＭ素子の基本構成を示
すブロック図である。

【０００５】図において、メモリセルアレイ１には、複
数のワード線（図示せず）および複数のビット線（図示
せず）対が互いに交差するように配置されており、それ
らの各交点にメモリセル（図示せず）が設けられてい
る。メモリセルアレイ１のワード線はワードドライバ２
を介して行デコーダ部３に接続されている。またメモリ
セルアレイ１のビット線対はセンスアンプ部４およびＩ
／Ｏスイッチ部５を介して列デコーダ部６に接続されて
いる。行デコーダ部３には行アドレスバッファ７が接続
され、列デコーダ部６には列アドレスバッファ８が接続
されている。これらの行アドレスバッファ７及び列アド
レスバッファ８には、行アドレス信号ＲＡおよび列アド
レス信号ＣＡをマルチプレクスしたマルチプレクスアド
レス信号ＭＰＸＡが与えられる。さらにＩ／Ｏスイッチ
部５には出力バッファ９および入力バッファ１０が接続
されている。

【０００６】図６は従来のＤＲＡＭの読出動作を示す波
形図であり、図６（ａ），図６（ｂ），および図６
（ｃ）にそれぞれＤＲＡＭの通常の読出サイクル，ペー
ジモードサイクルおよびスタティックコラムモードサイ
クルの動作波形図を示す。

【０００７】図６（ａ）に示す通常の読出サイクルにお
いては、まず、行アドレスバッファ７が、行アドレスス
トローブ信号バーＲＡＳの降下エッジでマルチプレクス
アドレス信号ＭＰＸＡを取込んで行アドレス信号ＲＡと
して行デコーダ部３に与える。行デコーダ部３はその行
アドレス信号ＲＡに応じて、複数のワード線のうち１本
を選択する。これにより、この選択されたワード線に接
続された複数のメモリセル内の情報が各ビット線に読出
され、その情報がセンスアンプ部４により検知，増幅さ
れる。この時点で、１行分のメモリセルの情報がセンス
アンプ部４にラッチされている。次に、列アドレスバッ
ファ８が、コラムアドレスストローブ信号バーＣＡＳの
降下エッジでマルチプレクスアドレス信号ＭＰＸＡを取
込んで列アドレス信号ＣＡとして列デコーダ部６に与え
る。列デコーダ部６は、その列アドレス信号ＣＡに応じ
て、センスアンプ部４にラッチされている１行分の情報
のうち１つを選択する。この選択された情報はＩ／Ｏス
イッチ部５および出力バッファ９を介して出力データＤ
_OUTとして外部に取出される。この場合のアクセスタイ
ム（バーＲＡＳアクセスタイム）ｔ_RACは、ロウアドレ
スストローブ信号バーＲＡＳの降下エッジから出力デー
タＤ_OUTが有効となるまでの時間である。また、この場
合のサイクルタイムｔ_cは、素子がアクティブ状態とな
っている時間とバーＲＡＳプリチャージ時間ｔ_RPとの和
となり、標準的な値としては、ｔ_RAC＝１００ｎｓの場
合でｔ_c＝２００ｎｓ程度となっている。

【０００８】図６（ｂ）および図６（ｃ）に示すページ
モードおよびスタティックコラムモードは、同一行上の
メモリセルを列アドレス信号ＣＡを変化させてアクセス
するものである。ページモードにおいては、コラムアド
レスストローブ信号バーＣＡＳの降下エッジで列アドレ
ス信号ＣＡをラッチし、スタティックコラムモードにお
いては、スタティックＲＡＭ（ＳＲＡＭ）のように列ア
ドレス信号ＣＡの変化のみでアクセスする。ページモー
ドおよびスタティックコラムモードのバーＣＡＳアクセ
スタイムｔ_CACおよびアドレスアクセスタイムｔ_AAはバ
ーＲＡＳアクセスタイムｔ_RACのほぼ１／２の値とな
り、ｔ_RAC＝１００ｎｓに対して５０ｎｓ程度となる。
この場合、サイクルタイムも高速になり、ページモード
の場合はバーＣＡＳプリチャージ時間ｔ_cPの値による
が、スタティックコラムモードと同様の５０ｎｓ程度の
値が得られている。

【０００９】図７は、図５のＤＲＡＭ素子のページモー
ドあるいはスタティックコラムモードを利用した簡易キ
ャッシュシステムの構成を示すブロック図である。また
図８は図７の簡易キャッシュシステムの動作波形図であ
る。

【００１０】図７において、メインメモリ２０は１Ｍ×
１構成の８個のＤＲＡＭ素子２１により１Ｍバイトに構
成されている。この場合、行アドレス信号ＲＡと列アド
レス信号ＣＡとは合計２０ビット（２²⁰＝１０４８５７
６＝１Ｍ）必要となる。アドレスマルチプレクサ２２
は、１０ビットの行アドレス信号ＲＡと１０ビットの列
アドレス信号ＣＡとを２回に分けてメインメモリ２０に
与えるものであり、２０ビットのアドレス信号を受ける
２０本のアドレス線Ａ₀〜Ａ₁₉とマルチプレクスされた
１０ビットのアドレス信号（マルチプレクスアドレス信
号ＭＰＸＡ）をＤＲＡＭ素子２１に与える１０本のアド
レス線Ａ₀〜Ａ₉を有している。

【００１１】アドレスジェネレータ２３は、ＣＰＵ２４
が必要とするデータに対応するアドレス信号を発生す
る。ラッチ（ＴＡＧ）２５は、前のサイクルで選択され
たデータに対応する行アドレス信号ＲＡを保持してお
り、コンパレータ２６は、２０ビットのアドレス信号の
うち１０ビットの行アドレス信号ＲＡと、ＴＡＧ２５に
保持されている行アドレス信号ＲＡＬとを比較する。両
者が一致すれば、前のサイクルと同じ行がアクセスされ
た（ヒットした）ことになり、コンパレータ２６は高レ
ベルのキャッシュヒット（Cache Hit)信号ＣＨを発生す
る。ステートマシン２７は、キャッシュヒット信号ＣＨ
に応答して、ロウアドレスストローブ信号バーＲＡＳを
低レベルに保ったままコラムアドレスストローブ信号バ
ーＣＡＳをトグルするページモード制御を行ない、それ
に応答してアドレスマルチプレクサ２２はＤＲＡＭ素子
２１に列アドレス信号ＣＡを与える（図８）。このよう
にヒットした場合には、ＤＲＡＭ素子２１からアクセス
タイムｔ_CACで高速に出力データが得られることにな
る。

【００１２】一方、アドレスジェネレータ２３から発生
された行アドレス信号ＲＡとＴＡＧ２５が保持していた
行アドレス信号ＲＡＬとが不一致のとき、前のサイクル
と異なる行がアクセスされた（キャッシュミスした）こ
とになり、コンパレータ２６は高レベルのキャッシュヒ
ット信号ＣＨを発生しない。この場合、ステートマシン
２７は通常の読出サイクルのバーＲＡＳおよびバーＣＡ
Ｓ制御を行ない、アドレスマルチプレクサ２２は行アド
レス信号ＲＡおよび列アドレス信号ＣＡを順にＤＲＡＭ
素子２１に与える（図８）。このようにキャッシュミス
した場合には、バーＲＡＳのプリチャージから始まる通
常の読出サイクルを行ない、低速のアクセスタイムｔ
_RACで出力データが得られることになるので、ステート
マシン２７はウエイト信号Ｗａｉｔを発生し、ＣＰＵ２
４に待機をかける。キャッシュミスの場合は、ＴＡＧ２
５に新しい行アドレス信号ＲＡが保持される。

【００１３】このように、図７の簡易キャッシュシステ
ムにおいては、ＤＲＡＭ素子のメモリセルアレイの１行
分（１Ｍビット素子の場合は１０２４ビット）のデータ
が１ブロックとなるので、ブロックサイズが不必要に大
きく、ＴＡＧ２５に保持されるブロック数（エントリ
数）が不足する（図７のシステムでは１エントリ）こと
になり、キャッシュのヒット率が低いという問題点があ
った。

【００１４】なお、その他の従来例として、米国特許第
４，５７７，２９３号に開示されたような簡易キャッシ
ュシステムもあるが、この簡易キャッシュシステムは１
行分のデータを保持するレジスタをメモリセルアレイ外
に設け、ヒットした場合は直接このレジスタからデータ
を取出すことによりアクセスの高速化を図ったものであ
る。しかしながら、この特許公報に開示された簡易キャ
ッシュシステムも、外部レジスタはメモリセルアレイの
１行分のデータを保持するものであり、ブロックサイズ
（１行分）が不必要に大きく、図５および図７に示す従
来例と同様に、キャッシュのヒット率が低いという問題
を生ずる。

【００１５】そこで提案されたのが図９に示すキャッシ
ュメモリ内蔵ＤＲＡＭ素子である。

【００１６】このＤＲＡＭ素子が図５のＤＲＡＭ素子と
異なるのは以下の点にある。すなわち、ＤＲＡＭメモリ
セルアレイ１は、そのアドレス空間上で複数列のメモリ
セルからなる複数のブロックに分割されている。図９に
おいては４つのブロックＢ１〜Ｂ４に分割されている。
そして、センスアンプ部４とＩ／Ｏスイッチ部５との間
にトランスファゲート部１１およびＳＲＡＭメモリセル
アレイ１２が設けられ、さらにブロックデコーダ１３お
よびウエイデコーダ１４が設けられている。ブロックデ
コーダ１３には、ブロック数に応じて列アドレスバッフ
ァ８から列アドレス信号ＣＡの一部が供給されるが、そ
の活性化はキャッシュヒット信号ＣＨにより制御され
る。また、ウエイデコーダ１４には、ウエイアドレスバ
ッファ１５を介してウエイアドレス信号ＷＡが与えられ
る。ウエイデコーダ１４はウエイアドレス信号ＷＡに応
じてＳＲＡＭメモリセルアレイ１２のワード線を選択駆
動する。

【００１７】図１０は図９のＤＲＡＭ素子の一部分の構
成を詳細に示した図である。

【００１８】図１０において、センスアンプ部４，トラ
ンスファゲート部１１，ＳＲＡＭメモリセルアレイ１
２，Ｉ／Ｏスイッチ部５および列デコータ部６は、ＤＲ
ＡＭメモリセルアレイ１の複数のビット線対ＢＬ，バー
ＢＬに対応して、それぞれ複数のセンスアンプ４０，ト
ランスファゲート１１０，ＳＲＡＭメモリセル１２０，
Ｉ／Ｏスイッチ５０および列デコーダ６０からなる。ま
た、ＤＲＡＭメモリセルアレイ１の各ブロックに対応し
てブロックデコーダ１３が配置されている。各センスア
ンプ４０は各ビット線対ＢＬ，バーＢＬ間に接続されて
いる。そして各ビット線対ＢＬ，バーＢＬはＮチャネル
ＭＯＳＦＥＴＱ１，Ｑ２からなるトランスファゲート１
１０を介してＳＲＡＭメモリセルアレイ１２のビット線
対ＳＢＬ，バーＳＢＬに接続されている。ＳＲＡＭメモ
リセルアレイ１２のビット線対ＳＢＬ，バーＳＢＬはＮ
チャネルＭＯＳＦＥＴＱ３，Ｑ４を介してそれぞれＩ／
ＯバスＩ／Ｏ，バーＩ／Ｏに接続されている。トランス
ファゲート１１０のＭＯＳＦＥＴＱ１，Ｑ２のゲートに
は、ブロックデコーダ１３により各ブロックごとに共通
の転送信号が与えられる。また、各Ｉ／Ｏスイッチ５０
のＭＯＳＦＥＴＱ３，Ｑ４のゲートには、対応する列デ
コーダ６０によりコラム選択信号が与えられる。

【００１９】このＤＲＡＭ素子においては、ブロックデ
コーダ１３が各ブロックに対応するトランスファゲート
１１０に転送信号を与えることにより、ＤＲＡＭメモリ
セルアレイ１からブロック単位で同一行上のデータがＳ
ＲＡＭメモリセルアレイ１２に転送される。ウエイデコ
ーダ１４によりＳＲＡＭメモリセルアレイ１２のワード
線Ｗ₁〜Ｗ_nのいずれかが選択されると、そのワード線
に接続されたＳＲＡＭメモリセル１２０に記憶されたデ
ータが各ビット線対ＳＢＬ，バーＳＢＬ上に読出され
る。ビット線対ＳＢＬ，バーＳＢＬ上に読出されたデー
タは、列デコーダ６０からＩ／Ｏスイッチ５０にコラム
選択信号が与えられることによって、Ｉ／ＯバスＩ／
Ｏ，バーＩ／Ｏに読出される。

【００２０】このＤＲＡＭ素子によると、複数列の１行
のデータを１つのデータブロックとして、異なる行上の
複数のデータブロックが複数のＳＲＡＭメモリセル１２
０に保持される上に、同一列の異なる行上のデータブロ
ックが同時にＳＲＡＭメモリセルアレイ１２上に保持さ
れる（アソシアティビティ）。したがって、このＳＲＡ
Ｍメモリセルアレイをキャッシュメモリとして利用すれ
ば、データのエントリ数を増すことができ、その結果、
キャッシュのヒット率を向上することができる。

【００２１】さらに、ＳＲＡＭメモリセルアレイ１２の
ワード線Ｗ₁〜Ｗ_nを非活性状態に保っておけば、ＤＲ
ＡＭメモリセルアレイ１への書込動作時やＤＲＡＭメモ
リセルアレイ１からの読出動作時にも、キャッシュメモ
リへの転送を行なわない構成が可能となり、キャッシュ
メモリシステムへの応用に自由度が増すという利点が生
じる。

【００２２】図１１は図１０のＤＲＡＭ素子を利用した
簡易キャッシュシステムの構成を示すブロック図であ
る。

【００２３】図１１において、メインメモリ３０は１Ｍ
×１構成の８個のＤＲＡＭ素子３１により１Ｍバイトに
構成されている。図１１のメモリシステムが図７のメモ
リシステムと相違するのは、ＤＲＡＭ素子３１のブロッ
ク分けの数およびＳＲＡＭメモリセルアレイ１２のワー
ド線の本数（セット数）に対応してＴＡＧ２５およびコ
ンパレータ２６の数が増加している点、および、コンパ
レータ２６からの出力であるキャッシュヒット信号ＣＨ
およびウエイアドレス信号ＷＡがＤＲＡＭ素子３１に入
力されている点である。ここでは、ウエイアドレス信号
ＷＡは２ビットである。

【００２４】図１１の簡易キャッシュシステムの動作を
従来の簡易キャッシュシステムの説明で用いた図６
（ａ），図６（ｃ）および図１２の動作波形図を参照し
ながら説明する。

【００２５】ＴＡＧ２５には、各ブロック別に最も新し
いサイクルで選択された行に対応する行アドレスが複数
組キャッシュ用アドレスセットとして保持されている。
ここでは、ウエイアドレス信号ＷＡとして２ビットを考
えているので、４組の行アドレスが保持されている。し
たがって、ブロック数を４とすると１６組のアドレスセ
ットがＴＡＧ２５に記憶されていることになる。また、
よく使用されるアドレスの組を固定的にＴＡＧ２５に保
持させておいてもよい。

【００２６】まず、ＣＰＵ２４が必要とするデータに対
応するアドレス信号をアドレスジェネレータ２３が発生
する。コンパレータ２６は、２０ビットのアドレス信号
のうち１０ビットの行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡのうちブロック分けに相当する複数ビット
（図１１に示す例では２ビット）と、ＴＡＧ２５に保持
されたアドレスセットとを比較する。そして両者が一致
すればキャッシュヒットしたことになり、コンパレータ
２６は高レベルのキャッシュヒット信号ＣＨおよびヒッ
トしたブロックのウエイアドレス信号ＷＡを発生する。
ステートマシン２７は、このキャッシュヒット信号ＣＨ
に応答してロウアドレスストローブ信号バーＲＡＳを低
レベルに保ったままコラムアドレスストローブ信号バー
ＣＡＳをトグルし、これに応答してアドレスマルチプレ
クサ２２はＤＲＡＭ素子３１に１０ビットの列アドレス
信号ＣＡを与える（図１２参照）。このとき、ＤＲＡＭ
素子３１においては、図９に示したようにキャッシュヒ
ット信号ＣＨによる制御により、列アドレス信号ＣＡは
ブロックデコーダ１３には供給されない。したがって、
ＤＲＡＭメモリセルアレイ１とＳＲＡＭメモリセルアレ
イ１２とは分離された状態を保つ。そして、ウエイアド
レス信号ＷＡに対応した１行分のＳＲＡＭメモリセル１
２０から各ビット線対ＳＢＬ，バーＳＢＬ上にデータが
読出される。また、列アドレス信号ＣＡに応じたＩ／Ｏ
スイッチ５０が、列デコーダ６０によって導通状態にさ
れる。これにより、列アドレス信号ＣＡおよびウエイア
ドレス信号ＷＡに対応するＳＲＡＭメモリセル１２０内
のデータがＩ／ＯバスＩ／Ｏ，バーＩ／Ｏおよび出力バ
ッファ９を介して出力される。このようにヒットした場
合には、ＳＲＡＭメモリセル１２０からページモードの
ようにアクセスタイムｔ_CA _Cで高速に出力データが得ら
れることになる。

【００２７】一方、アドレスジェネレータ２３から発生
されたアドレス信号とＴＡＧ２５に保持されたキャッシ
ュ用アドレスセットとが不一致のときは、キャッシュミ
スしたことになり、コンパレータ２６は高レベルのキャ
ッシュヒット信号ＣＨを発生しない。この場合、ステー
トマシン２７は通常の読出サイクルのバーＲＡＳおよび
バーＣＡＳ制御を行ない、アドレスマルチプレクサ２２
は行アドレス信号ＲＡおよび列アドレス信号ＣＡを順に
ＤＲＡＭ素子３１に供給する（図１２参照）。このよう
にキャッシュミスした場合には、低速のアクセスタイム
ｔ_RACで出力データが得られることになるので、ステー
トマシン２７はウエイト信号Ｗａｉｔを発生し、ＣＰＵ
２４に待機をかける。キャッシュミスの場合は、そのと
きにアクセスされたメモリセルを含むブロックのデータ
が、ブロックデコーダ１３により導通状態とされるトラ
ンスファゲート１１０を介して、ＤＲＡＭメモリセルア
レイ１のビット線ＢＬ，バーＢＬから、ウエイアドレス
信号ＷＡにより選択されたＳＲＡＭメモリセル１２０の
ブロックに一括転送される。これにより、このブロック
におけるＳＲＡＭメモリセル１２０の記憶内容が書換え
られる。また、そのブロックの対応するウエイアドレス
信号ＷＡに関するＴＡＧ２５には新しいアドレスセット
が保持される。

【００２８】このように、図９のＤＲＡＭ素子を用いた
簡易キャッシュシステムにおいては、キャッシュメモリ
としてのＳＲＡＭメモリセルアレイ１２に複数のブロッ
クのデータが保持されるので、ＴＡＧ２５へのデータの
エントリ数を増加することが可能となり、キャッシュの
ヒット率が高くなる。

【００２９】また、ここでは、キャッシュミスした場合
に、ＤＲＡＭメモリセルアレイにアクセスすると同時に
ＳＲＡＭメモリセルアレイからなるキャッシュメモリに
データを転送する例を示したが、ＳＲＡＭメモリセルア
レイのすべてのワード線を非選択状態にすることでこの
転送を禁止することもできる。同様に、ＤＲＡＭメモリ
セルアレイへの書込動作の場合も、ＳＲＡＭメモリセル
アレイへ転送するか否かを選択することも可能である。
なお、図１１に示した例は、４ウエイセットアソシアテ
ィブキャッシュシステムに相当する。

【００３０】

【発明が解決しようとする課題】しかしながら、上記の
簡易キャッシュメモリ内蔵半導体記憶装置においても、
各ブロックＢ１〜Ｂ４の１行当りのビット数（列数）で
あるブロックサイズが固定である。一方、一般的にコン
ピュータシステムやアプリケーションプログラムによっ
て最適なヒット率が得られるブロックサイズは異なる。
したがって、ブロックサイズが固定したキャッシュメモ
リ内蔵半導体記憶装置ではコンピュータシステムやアプ
リケーションプログラムによっては高いヒット率が得ら
れない問題点があった。

【００３１】この発明は上記のような問題点を解消する
ためになされたもので、コンピュータシステムあるいは
アプリケーションプログラムに適合した半導体記憶装置
を提供することを目的としている。

【００３２】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、複数行及び複数列に配列され
た複数のメモリセルからなるメモリセルアレイと、前記
メモリセルアレイから前記複数のメモリセルのうち所定
数のメモリセルの情報からなるビット情報を一括して転
送する転送処理を実行するデータ転送手段と、前記転送
されたビット情報を格納するデータ記憶手段と、前記デ
ータ記憶手段に格納された前記ビット情報のうち任意の
ビット情報を選択する選択手段とを備え、前記メモリセ
ルアレイ、前記データ転送手段、前記データ記憶手段及
び前記選択手段は同一チップ上で集積化され、前記デー
タ転送手段は、前記データ記憶手段及び前記メモリセル
アレイのうちいずれか一方へのアクセスを指示するアク
セス制御信号を受け、該アクセス制御信号が前記メモリ
セルアレイへのアクセスを指示する時、前記転送処理を
実行し、前記ビット情報における前記所定数を設定する
スイッチ手段をさらに備えて構成される。また、請求項
２記載の半導体記憶装置のように、前記メモリセルアレ
イは、複数列単位の複数のブロックに分割され、前記複
数のブロックを選択するためのブロック選択手段をさら
に備え、前記データ記憶手段は高速にアクセス可能であ
り、前記ビット情報は、前記複数のブロックのうち前記
ブロック選択手段により選択されたブロックの情報であ
り、前記ブロック選択手段は前記スイッチ手段の設定に
応じた数のブロックを一度に選択してもよい。また、請
求項３記載の半導体記憶装置のように、前記スイッチ手
段は、前記所定数として第１の数を指示する第１の信号
を伝搬する第１の配線と、前記所定数として第２の数を
指示する第２の信号を伝搬する第２の配線と、前記第１
及び第２の信号のうちいずれか一方の信号を伝搬するこ
とによりその信号の指示する数を前記所定数に決定する
第３の配線と、前記第１及び第２の配線のうち一方の配
線と前記第３の配線とを電気的に接続する第４の配線と
を備えて構成してもよい。また、請求項４記載の半導体
記憶装置のように、前記スイッチ手段は、前記所定数と
して第１の数を指示する第１の信号を伝搬する第１の配
線と、前記所定数として第２の数を指示する第２の信号
を伝搬する第２の配線と、前記第１の配線と第１のヒュ
ーズを介して電気的に接続され、前記第２の配線と第２
のヒューズを介して電気的に接続され、前記第１及び第
２の信号のうちいずれか一方の信号を伝搬することによ
りその信号の指示する数を前記所定数に決定する第３の
配線とを備え、前記第１及び第２のヒューズのうち一方
のヒューズはブロウされるように構成してもよい。ま
た、請求項５記載の半導体記憶装置のように、前記スイ
ッチ手段は、パッケージングする際のワイヤボンディン
グにより前記ビット情報における前記所定数を設定して
もよい。この発明に係る請求項６記載の半導体記憶装置
は、複数行および複数列に配列され、それぞれが情報を
記憶する複数のメモリセルからなるメモリセルアレイ、
アドレス信号を受け、このアドレス信号に応じて前記メ
モリセルアレイから複数のメモリセルを選択する第１の
選択手段、前記選択手段によって選択されるメモリセル
に記憶された情報をそれぞれ並列に伝達する所定数の情
報伝達線、前記所定数の情報伝達線に対応して設けら
れ、それぞれが転送されてきた情報を記憶する複数の情
報記憶部、前記複数の情報記憶部のうち任意の情報記憶
部を選択する第２の選択手段、および前記所定数の情報
伝達線に接続され、制御信号を受け、この制御信号が第
１の状態を示すと前記所定数の情報伝達線のうちの第１
の数の情報伝達線からの情報をそれぞれ対応した前記情
報記憶部へ並列に転送し、前記制御信号が第２の状態を
示すと、前記所定数の情報伝達線のうちの前記第１の数
よりも小さい第２の数の情報伝達線からの情報をそれぞ
れ対応した前記情報記憶部へ並列に転送する転送処理を
実行する情報転送手段を同一素子中に備え、前記情報転
送手段は、前記情報記憶部及び前記メモリセルアレイの
うちいずれか一方へのアクセスを指示するアクセス制御
信号を受け、該アクセス制御信号が前記メモリセルアレ
イへのアクセスを指示する時、前記転送処理を実行して
いる。

【００３３】

【作用】請求項１から請求項５のいずれかに係る発明の
半導体記憶装置は、スイッチ手段によりメモリセルアレ
イからデータ記憶手段に転送するビット情報の所定数を
設定できるため、アプリケーションに応じて所定数を変
えることで、データがデータ記憶手段から外部に読み出
される確率を高くでき、またこの所定数を小さくするこ
とでビット情報の伝搬に伴う電流量の増大を抑えること
ができる。また、請求項６においては、制御信号を第１
の状態にするか第２の状態にするかによって、メモリセ
ルから情報記憶部へ並列に転送される情報のビット幅を
第１の数とこれよりも小さい第２の数との間で切り換え
ることができるので、コンピュータシステムまたはアプ
リケーションプログラムに応じて情報記憶部から情報が
読み出される確率が高くなるビット幅を選択でき、ま
た、メモリセルから情報記憶部へ並列に転送される情報
のビット幅を小さくすることで転送に要する消費電力を
小さくでき、コンピュータシステムまたはアプリケーシ
ョンプログラムに応じて最適な半導体記憶装置を得るこ
とができる。

【００３４】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例であるキャッシュメ
モリ内蔵半導体記憶装置の全体構成を示すブロック図で
ある。同図に示すように、全体構成は図９で示した従来
例とほぼ同様であり、ブロックデコーダ１３′及び列デ
コーダ部６′の内部が異なる。なお、メモリセルアレイ
１はＨ(=２^(n-2)）個あるいはＨ／２個に分割されてい
る。なお、基本的な構成及び動作は図９〜図１２で示し
た従来例と同様である。

【００３５】図２は、図１における列デコーダ部６′及
びブロックデコーダ１３′の内部構成を示したものであ
る。同図に示すように、ブロックデコーダ１３′は列信
号ＣＡ₃〜ＣＡ_nあるいはその反転信号を取り込み、Ａ
ＮＤゲート（Ｇ１，Ｇ２，Ｇ４，Ｇ５のみ図示）からな
る論理回路群によりデコードして、列信号ＣＡ₃〜ＣＡ
_nのデコード結果をスイッチ１６の入力部Ａに接続し、
列信号ＣＡ₄〜ＣＡ_nのデコード結果をスイッチ１６の
入力部Ｂに接続している。

【００３６】スイッチ１６は後述する選択方法により入
力部Ａ及び入力部Ｂのうち一方を選択し、その出力をＡ
ＮＤゲート（Ｇ３，Ｇ６のみ図示）の一方入力として接
続しており、該ＡＮＤゲートはキャッシュヒット信号Ｃ
Ｈがインバータを介して得られる反転キャッシュヒット
信号バーＣＨを他方入力としている。このＡＮＤゲート
の出力（図２のＣ，Ｄ）がブロックデコーダ１３′の出
力（以下、「ブロックデコーダ出力」という）となり、
１つのブロックデコーダ出力がトランスファゲート部１
１における８個のトランスファゲート１１０に共通に付
与される。

【００３７】列デコーダ部６′は列信号ＣＡ₃〜ＣＡ_n
のデコード結果（図２ではＡＮＤゲートＧ２，Ｇ５の出
力）と列信号ＣＡ₂〜ＣＡ₀あるいはその反転信号をＡ
ＮＤゲート４２に取り込み、その結果をＩ／Ｏスイッチ
部５に伝達する。

【００３８】このような構成においてスイッチ１６が入
力部Ａを選択した場合、ブロックデコーダは列信号ＣＡ
₃〜ＣＡ_nのデコード結果に基づき、１つのブロックデ
コーダ出力のみＨレベルとする。図２を例にして説明す
れば、列信号ＣＡ₃〜ＣＡ_nが“Ｈ”の時、ＡＮＤゲー
トＧ３の出力ＣのみＨレベルとなる。したがって、キャ
ッシュミス時にメモリセルアレイ１，ＳＲＡＭメモリセ
ルアレイ１２間において、１つのＨレベルのブロックデ
コーダ出力により選択された８ビットのデータ転送が行
われることから、スイッチ１６が入力部Ａを選択した場
合のメモリセルアレイ１のブロックサイズが８ビット
（ブロック数Ｈ）となる。

【００３９】一方、スイッチ１６が入力部Ｂを選択した
場合、ブロックデコーダは列信号ＣＡ₄〜ＣＡ_nのデコ
ード結果に基づき、２つのブロックデコーダ出力がＨレ
ベルとなる。図２を例にして説明すれば、列信号ＣＡ₄
〜ＣＡ_nが“Ｈ”であれば、列信号ＣＡ₃の“Ｈ”，
“Ｌ”に関係なく、ＡＮＤゲートＧ３及びＧ６の出力Ｃ
及びＤが“Ｈ”となる。したがって、キャッシュミス時
にメモリセルアレイ１，ＳＲＡＭメモリセルアレイ１２
間において、２つのＨレベルのブロックデコーダ出力に
より選択された１６（＝８×２）ビットのデータ転送が
行われることから、スイッチ１６が入力部Ｂを選択した
場合のメモリセルアレイ１のブロックサイズが１６ビッ
ト（ブロック数Ｈ／２）となる。

【００４０】図３はスイッチ１６の具体例を示す説明図
である。同図(a) に示すように、アルミ配線層５１（入
力部Ａ）あるいはアルミ配線層５２（入力部Ｂ）とアル
ミ配線層５３（出力ＯＵＴ）との電気的接続を、アルミ
配線層５１〜５３と異なるレイヤーにアルミ配線層５４
（アルミ配線層５１と５３の電気的接続を行う）及び５
５（アルミ配線層５２と５３の電気的接続を行う）のう
ち一方を形成するようにする。つまり、アルミ配線層５
４の形成用マスクとアルミ配線層５５の形成用マスクと
を使い分けることにより、マスク工程時に入力部Ａと入
力部Ｂとの選択を行う。

【００４１】また、図３(b) に示すように、ヒューズ５
６及び５７のうち、一方のヒューズをブロウすることに
より、入力部Ａと入力部Ｂとの選択を行ってもよい。

【００４２】さらに、図４(a) に示すように、選択信号
ＳＥのＨ，Ｌに基づきＰチャネルトランジスタ６３及び
Ｎチャネルトランジスタ６６を共にオフあるいはオンさ
せることにより、入力部Ａ及び入力部Ｂのうち一方を選
択して出力信号ＯＵＴとすることもできる。なお、図４
(a) において、６１，６２はＮチャネルトランジスタ、
６４，６５は抵抗、６７はインバータである。選択信号
ＳＥは、新たな外部信号から作る。またはチップをパッ
ケージングする際のワイヤボンディングの方法により決
定してもよい。

【００４３】また、図４(b) に示すような回路を、ブロ
ックデコーダ１３′の前段に設け、選択信号ＳＥに基づ
き、列信号ＣＡ₃及びその反転信号をそのままブロック
デコーダ１３′及び列デコーダ部６′に伝達するか、列
信号ＣＡ₃及びその反転信号を強制的にＨレベルにする
かを選択することにより、スイッチ１６を入力部Ａに固
定した状態（つまり、スイッチ１６を設けなくてもよ
い）でブロックサイズの８ビット，１６ビットの選択を
行うように構成することもできる。

【００４４】このように、ブロックデコーダ１３′内に
スイッチ１６のようなブロックサイズ変更手段を設け、
所定の選択手段によりブロックサイズを変更できるよう
に構成したため、コンピュータシステムあるいはアプリ
ケーションプログラムに適合してブロックサイズを選択
することができ、ヒット率の向上を図ることができる。
すなわち、コンピュータシステムまたはアプリケーショ
ンプログラムが高速動作を第１に要求する場合、ブロッ
クサイズをＳＲＡＭメモリセルアレイ１２から外部に読
み出される確率であるヒット率が高くなるサイズに設定
すればよい。しかし、コンピュータシステムまたはアプ
リケーションプログラムが第１に低消費電力を要求する
場合、ブロックサイズを小さくすることでビット情報の
伝搬に伴う電流量の増大を抑えることもできる。つま
り、ブロックサイズを小さくするとヒット率が高くなる
コンピュータシステムまたはアプリケーションプログラ
ムでの使用の際はブロックサイズを小さくすることでヒ
ット率が高くかつ消費電流が小さくなるが、ブロックサ
イズを大きくするとヒット率が高くなるコンピュータシ
ステムまたはアプリケーションプログラムでの使用の際
はブロックサイズを小さくすることでヒット率が低くな
るが消費電流が小さくなり、ブロックサイズを大きくす
ることでヒット率が高いが消費電流が大きくなり、これ
らの選択は使用するコンピュータシステムまたはアプリ
ケーションプログラムが何を優先して要求するかによっ
て行え、従ってコンピュータシステムまたはアプリケー
ションプログラムに適合したブロックサイズを有する半
導体装置を得ることができる。

【００４５】以上の説明ではブロックサイズが８ビット
と１６ビットの切り換えであったが、ブロックサイズは
これにかぎらない、またブロックサイズの切り換えが３
種類以上であっても同様に切り換えることができるのは
明らかである。また、本実施例では、キャシュメモリ内
蔵半導体記憶装置を例に挙げたが、これに限定されず、
複数行及び複数列に配列された複数のメモリセルからな
るメモリセルアレイと、上記ビット情報を格納する前記
データ記憶手段とを備え、上記メモリセルアレイ及び上
記データ記憶手段が同一チップ上で集積化され、上記メ
モリセルアレイとデータ記憶手段との間でデータ転送を
行う構成の半導体記憶装置すべてにおいて本発明を適応
することができる。

【００４６】更にデコーダ６′，１３′の構成もこの例
にかぎらないことは明らかである。

【００４７】

【発明の効果】請求項１から請求項５のいずれかに係る
発明の半導体記憶装置は、スイッチ手段によりメモリセ
ルアレイからデータ記憶手段に転送するビット情報の所
定数を設定できるため、データがデータ記憶手段から外
部に読み出される確率を高くでき、またビット情報の伝
搬に伴う電流量の増大を抑えることもできる。また、請
求項６においては、制御信号を第１の状態にするか第２
の状態にするかによって、メモリセルから情報記憶部へ
並列に転送される情報のビット幅を第１の数とこれより
も小さい第２の数との間で切り換えることができる情報
転送手段を備えているので、コンピュータシステムまた
はアプリケーションプログラムに応じて最適な半導体記
憶装置を得ることができる。

【００４８】

【図面の簡単な説明】

【図１】この発明の一実施例によるキャッシュメモリ内
蔵半導体記憶装置の構成を示すブロック図である。

【図２】図１のキャッシュメモリ内蔵半導体記憶装置に
おけるブロックデコーダ及び列デコーダの内部構成を示
す回路図である。

【図３】ブロックデコーダ内のスイッチの具体例を示す
説明図である。

【図４】ブロックデコーダ内のスイッチ等の具体例を示
す説明図である。

【図５】従来のＤＲＡＭ素子の構成を示すブロック図で
ある。

【図６】従来のＤＲＡＭ素子の高速アクセス機能を示す
波形図である。

【図７】図５のＤＲＡＭ素子を利用した簡易キャッシュ
システムの構成を示すブロック図である。

【図８】図７の簡易キャッシュシステムの動作を示す波
形図である。

【図９】キャッシュメモリ内蔵ＤＲＡＭ素子の構成を示
すブロック図である。

【図１０】図９のＤＲＡＭ素子の一部の構成を詳細に示
すブロック図である。

【図１１】図９のＤＲＡＭ素子を利用した簡易キャッシ
ュシステムの構成を示すブロック図。

【図１２】図１１の簡易キャッシュシステムの動作を示
す波形図である。

【符号の説明】

１メモリセルアレイ２ワードドライバ３行デコーダ部４センスアンプ部５Ｉ／Ｏスイッチ部６′ 列デコーダ部７行アドレスバッファ８列アドレスバッファ９出力バッファ１０入力バッファ１１トランスファゲート部１２ＳＲＡＭメモリセルアレイ１３′ブロックデコーダ１４ウエイデコーダ１５ウエイアドレスバッファ１６スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者松田吉雄兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (56)参考文献特開昭63−69093（ＪＰ，Ａ) 特開昭62−214585（ＪＰ，Ａ) 特開平１−124193（ＪＰ，Ａ) 特開平１−159891（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】複数行及び複数列に配列された複数のメ
モリセルからなるメモリセルアレイと、前記メモリセルアレイから前記複数のメモリセルのうち
所定数のメモリセルの情報からなるビット情報を一括し
て転送する転送処理を実行するデータ転送手段と、前記転送されたビット情報を格納するデータ記憶手段
と、前記データ記憶手段に格納された前記ビット情報のうち
任意のビット情報を選択する選択手段とを備え、前記メモリセルアレイ、前記データ転送手段、前記デー
タ記憶手段及び前記選択手段は同一チップ上で集積化さ
れ、前記データ転送手段は、前記データ記憶手段及び前
記メモリセルアレイのうちいずれか一方へのアクセスを
指示するアクセス制御信号を受け、該アクセス制御信号
が前記メモリセルアレイへのアクセスを指示する時、前
記転送処理を実行し、前記ビット情報における前記所定数を設定するスイッチ
手段をさらに備えたことを特徴とする、半導体記憶装置。
【請求項２】前記メモリセルアレイは、複数列単位の
複数のブロックに分割され、前記複数のブロックを選択するためのブロック選択手段
をさらに備え、前記データ記憶手段は高速にアクセス可能であり、前記ビット情報は、前記複数のブロックのうち前記ブロ
ック選択手段により選択されたブロックの情報であり、
前記ブロック選択手段は前記スイッチ手段の設定に応じ
た数のブロックを一度に選択する、請求項１記載の半導体記憶装置。
【請求項３】前記スイッチ手段は、前記所定数として第１の数を指示する第１の信号を伝搬
する第１の配線と、前記所定数として第２の数を指示する第２の信号を伝搬
する第２の配線と、前記第１及び第２の数のうち伝搬する信号の指示する数
を前記所定数に決定する第３の配線と、前記第１及び第２の配線のうち一方の配線と前記第３の
配線とを電気的に接続する第４の配線とを備える、請求項１あるいは請求項２記載の半導体記憶装置。
【請求項４】前記スイッチ手段は、前記所定数として第１の数を指示する第１の信号を伝搬
する第１の配線と、前記所定数として第２の数を指示する第２の信号を伝搬
する第２の配線と、前記第１の配線と第１のヒューズを介して電気的に接続
され、前記第２の配線と第２のヒューズを介して電気的
に接続され、前記第１及び第２の数のうち伝搬する信号
の指示する数を前記所定数に決定する第３の配線とを備
え、前記第１及び第２のヒューズのうち一方のヒューズはブ
ロウされる、請求項１あるいは請求項２記載の半導体記憶装置。
【請求項５】前記スイッチ手段は、パッケージングす
る際のワイヤボンディングにより前記ビット情報におけ
る前記所定数を設定する請求項１あるいは請求項２記載
の半導体記憶装置。
【請求項６】複数行および複数列に配列され、それぞ
れが情報を記憶する複数のメモリセルからなるメモリセ
ルアレイ、アドレス信号を受け、このアドレス信号に応じて前記メ
モリセルアレイから複数のメモリセルを選択する第１の
選択手段、前記選択手段によって選択されるメモリセルに記憶され
た情報をそれぞれ並列に伝達する所定数の情報伝達線、前記所定数の情報伝達線に対応して設けられ、それぞれ
が転送されてきた情報を記憶する複数の情報記憶部、前記複数の情報記憶部のうち任意の情報記憶部を選択す
る第２の選択手段、および前記所定数の情報伝達線に接
続され、制御信号を受け、この制御信号が第１の状態を
示すと前記所定数の情報伝達線のうちの第１の数の情報
伝達線からの情報をそれぞれ対応した前記情報記憶部へ
並列に転送し、前記制御信号が第２の状態を示すと、前
記所定数の情報伝達線のうちの前記第１の数よりも小さ
い第２の数の情報伝達線からの情報をそれぞれ対応した
前記情報記憶部へ並列に転送する転送処理を実行する情
報転送手段を同一素子中に備え、前記情報転送手段は、前記情報記憶部及び前記メモリセ
ルアレイのうちいずれか一方へのアクセスを指示するア
クセス制御信号を受け、該アクセス制御信号が前記メモ
リセルアレイへのアクセスを指示する時、前記転送処理
を実行する半導体記憶装置。