JP2859966B2 - 半導体記憶装置 - Google Patents
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に係
り、特にメモリセルとこのメモリセルの情報を記憶する
記憶部との間での情報転送が改良された半導体記憶装置
に関する。
り、特にメモリセルとこのメモリセルの情報を記憶する
記憶部との間での情報転送が改良された半導体記憶装置
に関する。
【0002】
【従来の技術】従来より、コンピュータシステムのコス
トパーフォーマンスを向上させるために、低速で大容量
したがって低コストのDRAMで構成したメインメモリ
と中央演算処理装置(CPU)との間に、高速のバッフ
ァとして小容量の高速メモリを設けることがよく行なわ
れている。この高速のバッファはキャッシュメモリと呼
ばれ、CPUが必要とする可能性の高いデータのブロッ
クが、メインメモリからコピーされて記憶されている。
CPUがアクセスしようとしたDRAMのアドレスに記
憶されているデータがキャッシュメモリに存在するとき
にはヒットと呼ばれ、CPUは高速のキャッシュメモリ
に対してアクセスする。一方、CPUがアクセスしよう
としたアドレスに記憶されているデータがキャッシュメ
モリに存在しないときにはキャッシュミスと呼ばれ、C
PUは低速のメインメモリにアクセスすると同時に、そ
のデータの属するブロックをキャッシュメモリに転送す
る。
トパーフォーマンスを向上させるために、低速で大容量
したがって低コストのDRAMで構成したメインメモリ
と中央演算処理装置(CPU)との間に、高速のバッフ
ァとして小容量の高速メモリを設けることがよく行なわ
れている。この高速のバッファはキャッシュメモリと呼
ばれ、CPUが必要とする可能性の高いデータのブロッ
クが、メインメモリからコピーされて記憶されている。
CPUがアクセスしようとしたDRAMのアドレスに記
憶されているデータがキャッシュメモリに存在するとき
にはヒットと呼ばれ、CPUは高速のキャッシュメモリ
に対してアクセスする。一方、CPUがアクセスしよう
としたアドレスに記憶されているデータがキャッシュメ
モリに存在しないときにはキャッシュミスと呼ばれ、C
PUは低速のメインメモリにアクセスすると同時に、そ
のデータの属するブロックをキャッシュメモリに転送す
る。
【0003】しかしながら、このようなキャッシュメモ
リシステムは、高価な高速メモリを必要とするので、コ
ストを重視する小型のシステムでは使用することができ
なかった。そこで従来は、汎用のDRAMが有している
ページモードまたはスタティックコラムモードを利用し
て簡易キャッシュシステムを構成していた。
リシステムは、高価な高速メモリを必要とするので、コ
ストを重視する小型のシステムでは使用することができ
なかった。そこで従来は、汎用のDRAMが有している
ページモードまたはスタティックコラムモードを利用し
て簡易キャッシュシステムを構成していた。
【0004】図5はページモードまたはスタティックコ
ラムモードが可能な従来のDRAM素子の基本構成を示
すブロック図である。
ラムモードが可能な従来のDRAM素子の基本構成を示
すブロック図である。
【0005】図において、メモリセルアレイ1には、複
数のワード線(図示せず)および複数のビット線(図示
せず)対が互いに交差するように配置されており、それ
らの各交点にメモリセル(図示せず)が設けられてい
る。メモリセルアレイ1のワード線はワードドライバ2
を介して行デコーダ部3に接続されている。またメモリ
セルアレイ1のビット線対はセンスアンプ部4およびI
/Oスイッチ部5を介して列デコーダ部6に接続されて
いる。行デコーダ部3には行アドレスバッファ7が接続
され、列デコーダ部6には列アドレスバッファ8が接続
されている。これらの行アドレスバッファ7及び列アド
レスバッファ8には、行アドレス信号RAおよび列アド
レス信号CAをマルチプレクスしたマルチプレクスアド
レス信号MPXAが与えられる。さらにI/Oスイッチ
部5には出力バッファ9および入力バッファ10が接続
されている。
数のワード線(図示せず)および複数のビット線(図示
せず)対が互いに交差するように配置されており、それ
らの各交点にメモリセル(図示せず)が設けられてい
る。メモリセルアレイ1のワード線はワードドライバ2
を介して行デコーダ部3に接続されている。またメモリ
セルアレイ1のビット線対はセンスアンプ部4およびI
/Oスイッチ部5を介して列デコーダ部6に接続されて
いる。行デコーダ部3には行アドレスバッファ7が接続
され、列デコーダ部6には列アドレスバッファ8が接続
されている。これらの行アドレスバッファ7及び列アド
レスバッファ8には、行アドレス信号RAおよび列アド
レス信号CAをマルチプレクスしたマルチプレクスアド
レス信号MPXAが与えられる。さらにI/Oスイッチ
部5には出力バッファ9および入力バッファ10が接続
されている。
【0006】図6は従来のDRAMの読出動作を示す波
形図であり、図6(a),図6(b),および図6
(c)にそれぞれDRAMの通常の読出サイクル,ペー
ジモードサイクルおよびスタティックコラムモードサイ
クルの動作波形図を示す。
形図であり、図6(a),図6(b),および図6
(c)にそれぞれDRAMの通常の読出サイクル,ペー
ジモードサイクルおよびスタティックコラムモードサイ
クルの動作波形図を示す。
【0007】図6(a)に示す通常の読出サイクルにお
いては、まず、行アドレスバッファ7が、行アドレスス
トローブ信号バーRASの降下エッジでマルチプレクス
アドレス信号MPXAを取込んで行アドレス信号RAと
して行デコーダ部3に与える。行デコーダ部3はその行
アドレス信号RAに応じて、複数のワード線のうち1本
を選択する。これにより、この選択されたワード線に接
続された複数のメモリセル内の情報が各ビット線に読出
され、その情報がセンスアンプ部4により検知,増幅さ
れる。この時点で、1行分のメモリセルの情報がセンス
アンプ部4にラッチされている。次に、列アドレスバッ
ファ8が、コラムアドレスストローブ信号バーCASの
降下エッジでマルチプレクスアドレス信号MPXAを取
込んで列アドレス信号CAとして列デコーダ部6に与え
る。列デコーダ部6は、その列アドレス信号CAに応じ
て、センスアンプ部4にラッチされている1行分の情報
のうち1つを選択する。この選択された情報はI/Oス
イッチ部5および出力バッファ9を介して出力データD
OUT として外部に取出される。この場合のアクセスタイ
ム(バーRASアクセスタイム)tRAC は、ロウアドレ
スストローブ信号バーRASの降下エッジから出力デー
タDOUT が有効となるまでの時間である。また、この場
合のサイクルタイムtc は、素子がアクティブ状態とな
っている時間とバーRASプリチャージ時間tRPとの和
となり、標準的な値としては、tRAC=100nsの場
合でtc =200ns程度となっている。
いては、まず、行アドレスバッファ7が、行アドレスス
トローブ信号バーRASの降下エッジでマルチプレクス
アドレス信号MPXAを取込んで行アドレス信号RAと
して行デコーダ部3に与える。行デコーダ部3はその行
アドレス信号RAに応じて、複数のワード線のうち1本
を選択する。これにより、この選択されたワード線に接
続された複数のメモリセル内の情報が各ビット線に読出
され、その情報がセンスアンプ部4により検知,増幅さ
れる。この時点で、1行分のメモリセルの情報がセンス
アンプ部4にラッチされている。次に、列アドレスバッ
ファ8が、コラムアドレスストローブ信号バーCASの
降下エッジでマルチプレクスアドレス信号MPXAを取
込んで列アドレス信号CAとして列デコーダ部6に与え
る。列デコーダ部6は、その列アドレス信号CAに応じ
て、センスアンプ部4にラッチされている1行分の情報
のうち1つを選択する。この選択された情報はI/Oス
イッチ部5および出力バッファ9を介して出力データD
OUT として外部に取出される。この場合のアクセスタイ
ム(バーRASアクセスタイム)tRAC は、ロウアドレ
スストローブ信号バーRASの降下エッジから出力デー
タDOUT が有効となるまでの時間である。また、この場
合のサイクルタイムtc は、素子がアクティブ状態とな
っている時間とバーRASプリチャージ時間tRPとの和
となり、標準的な値としては、tRAC=100nsの場
合でtc =200ns程度となっている。
【0008】図6(b)および図6(c)に示すページ
モードおよびスタティックコラムモードは、同一行上の
メモリセルを列アドレス信号CAを変化させてアクセス
するものである。ページモードにおいては、コラムアド
レスストローブ信号バーCASの降下エッジで列アドレ
ス信号CAをラッチし、スタティックコラムモードにお
いては、スタティックRAM(SRAM)のように列ア
ドレス信号CAの変化のみでアクセスする。ページモー
ドおよびスタティックコラムモードのバーCASアクセ
スタイムtCAC およびアドレスアクセスタイムtAAはバ
ーRASアクセスタイムtRAC のほぼ1/2の値とな
り、tRAC =100nsに対して50ns程度となる。
この場合、サイクルタイムも高速になり、ページモード
の場合はバーCASプリチャージ時間tcPの値による
が、スタティックコラムモードと同様の50ns程度の
値が得られている。
モードおよびスタティックコラムモードは、同一行上の
メモリセルを列アドレス信号CAを変化させてアクセス
するものである。ページモードにおいては、コラムアド
レスストローブ信号バーCASの降下エッジで列アドレ
ス信号CAをラッチし、スタティックコラムモードにお
いては、スタティックRAM(SRAM)のように列ア
ドレス信号CAの変化のみでアクセスする。ページモー
ドおよびスタティックコラムモードのバーCASアクセ
スタイムtCAC およびアドレスアクセスタイムtAAはバ
ーRASアクセスタイムtRAC のほぼ1/2の値とな
り、tRAC =100nsに対して50ns程度となる。
この場合、サイクルタイムも高速になり、ページモード
の場合はバーCASプリチャージ時間tcPの値による
が、スタティックコラムモードと同様の50ns程度の
値が得られている。
【0009】図7は、図5のDRAM素子のページモー
ドあるいはスタティックコラムモードを利用した簡易キ
ャッシュシステムの構成を示すブロック図である。また
図8は図7の簡易キャッシュシステムの動作波形図であ
る。
ドあるいはスタティックコラムモードを利用した簡易キ
ャッシュシステムの構成を示すブロック図である。また
図8は図7の簡易キャッシュシステムの動作波形図であ
る。
【0010】図7において、メインメモリ20は1M×
1構成の8個のDRAM素子21により1Mバイトに構
成されている。この場合、行アドレス信号RAと列アド
レス信号CAとは合計20ビット(220=104857
6=1M)必要となる。アドレスマルチプレクサ22
は、10ビットの行アドレス信号RAと10ビットの列
アドレス信号CAとを2回に分けてメインメモリ20に
与えるものであり、20ビットのアドレス信号を受ける
20本のアドレス線A0 〜A19とマルチプレクスされた
10ビットのアドレス信号(マルチプレクスアドレス信
号MPXA)をDRAM素子21に与える10本のアド
レス線A0 〜A9 を有している。
1構成の8個のDRAM素子21により1Mバイトに構
成されている。この場合、行アドレス信号RAと列アド
レス信号CAとは合計20ビット(220=104857
6=1M)必要となる。アドレスマルチプレクサ22
は、10ビットの行アドレス信号RAと10ビットの列
アドレス信号CAとを2回に分けてメインメモリ20に
与えるものであり、20ビットのアドレス信号を受ける
20本のアドレス線A0 〜A19とマルチプレクスされた
10ビットのアドレス信号(マルチプレクスアドレス信
号MPXA)をDRAM素子21に与える10本のアド
レス線A0 〜A9 を有している。
【0011】アドレスジェネレータ23は、CPU24
が必要とするデータに対応するアドレス信号を発生す
る。ラッチ(TAG)25は、前のサイクルで選択され
たデータに対応する行アドレス信号RAを保持してお
り、コンパレータ26は、20ビットのアドレス信号の
うち10ビットの行アドレス信号RAと、TAG25に
保持されている行アドレス信号RALとを比較する。両
者が一致すれば、前のサイクルと同じ行がアクセスされ
た(ヒットした)ことになり、コンパレータ26は高レ
ベルのキャッシュヒット(Cache Hit)信号CHを発生す
る。ステートマシン27は、キャッシュヒット信号CH
に応答して、ロウアドレスストローブ信号バーRASを
低レベルに保ったままコラムアドレスストローブ信号バ
ーCASをトグルするページモード制御を行ない、それ
に応答してアドレスマルチプレクサ22はDRAM素子
21に列アドレス信号CAを与える(図8)。このよう
にヒットした場合には、DRAM素子21からアクセス
タイムtCAC で高速に出力データが得られることにな
る。
が必要とするデータに対応するアドレス信号を発生す
る。ラッチ(TAG)25は、前のサイクルで選択され
たデータに対応する行アドレス信号RAを保持してお
り、コンパレータ26は、20ビットのアドレス信号の
うち10ビットの行アドレス信号RAと、TAG25に
保持されている行アドレス信号RALとを比較する。両
者が一致すれば、前のサイクルと同じ行がアクセスされ
た(ヒットした)ことになり、コンパレータ26は高レ
ベルのキャッシュヒット(Cache Hit)信号CHを発生す
る。ステートマシン27は、キャッシュヒット信号CH
に応答して、ロウアドレスストローブ信号バーRASを
低レベルに保ったままコラムアドレスストローブ信号バ
ーCASをトグルするページモード制御を行ない、それ
に応答してアドレスマルチプレクサ22はDRAM素子
21に列アドレス信号CAを与える(図8)。このよう
にヒットした場合には、DRAM素子21からアクセス
タイムtCAC で高速に出力データが得られることにな
る。
【0012】一方、アドレスジェネレータ23から発生
された行アドレス信号RAとTAG25が保持していた
行アドレス信号RALとが不一致のとき、前のサイクル
と異なる行がアクセスされた(キャッシュミスした)こ
とになり、コンパレータ26は高レベルのキャッシュヒ
ット信号CHを発生しない。この場合、ステートマシン
27は通常の読出サイクルのバーRASおよびバーCA
S制御を行ない、アドレスマルチプレクサ22は行アド
レス信号RAおよび列アドレス信号CAを順にDRAM
素子21に与える(図8)。このようにキャッシュミス
した場合には、バーRASのプリチャージから始まる通
常の読出サイクルを行ない、低速のアクセスタイムt
RAC で出力データが得られることになるので、ステート
マシン27はウエイト信号Waitを発生し、CPU2
4に待機をかける。キャッシュミスの場合は、TAG2
5に新しい行アドレス信号RAが保持される。
された行アドレス信号RAとTAG25が保持していた
行アドレス信号RALとが不一致のとき、前のサイクル
と異なる行がアクセスされた(キャッシュミスした)こ
とになり、コンパレータ26は高レベルのキャッシュヒ
ット信号CHを発生しない。この場合、ステートマシン
27は通常の読出サイクルのバーRASおよびバーCA
S制御を行ない、アドレスマルチプレクサ22は行アド
レス信号RAおよび列アドレス信号CAを順にDRAM
素子21に与える(図8)。このようにキャッシュミス
した場合には、バーRASのプリチャージから始まる通
常の読出サイクルを行ない、低速のアクセスタイムt
RAC で出力データが得られることになるので、ステート
マシン27はウエイト信号Waitを発生し、CPU2
4に待機をかける。キャッシュミスの場合は、TAG2
5に新しい行アドレス信号RAが保持される。
【0013】このように、図7の簡易キャッシュシステ
ムにおいては、DRAM素子のメモリセルアレイの1行
分(1Mビット素子の場合は1024ビット)のデータ
が1ブロックとなるので、ブロックサイズが不必要に大
きく、TAG25に保持されるブロック数(エントリ
数)が不足する(図7のシステムでは1エントリ)こと
になり、キャッシュのヒット率が低いという問題点があ
った。
ムにおいては、DRAM素子のメモリセルアレイの1行
分(1Mビット素子の場合は1024ビット)のデータ
が1ブロックとなるので、ブロックサイズが不必要に大
きく、TAG25に保持されるブロック数(エントリ
数)が不足する(図7のシステムでは1エントリ)こと
になり、キャッシュのヒット率が低いという問題点があ
った。
【0014】なお、その他の従来例として、米国特許第
4,577,293号に開示されたような簡易キャッシ
ュシステムもあるが、この簡易キャッシュシステムは1
行分のデータを保持するレジスタをメモリセルアレイ外
に設け、ヒットした場合は直接このレジスタからデータ
を取出すことによりアクセスの高速化を図ったものであ
る。しかしながら、この特許公報に開示された簡易キャ
ッシュシステムも、外部レジスタはメモリセルアレイの
1行分のデータを保持するものであり、ブロックサイズ
(1行分)が不必要に大きく、図5および図7に示す従
来例と同様に、キャッシュのヒット率が低いという問題
を生ずる。
4,577,293号に開示されたような簡易キャッシ
ュシステムもあるが、この簡易キャッシュシステムは1
行分のデータを保持するレジスタをメモリセルアレイ外
に設け、ヒットした場合は直接このレジスタからデータ
を取出すことによりアクセスの高速化を図ったものであ
る。しかしながら、この特許公報に開示された簡易キャ
ッシュシステムも、外部レジスタはメモリセルアレイの
1行分のデータを保持するものであり、ブロックサイズ
(1行分)が不必要に大きく、図5および図7に示す従
来例と同様に、キャッシュのヒット率が低いという問題
を生ずる。
【0015】そこで提案されたのが図9に示すキャッシ
ュメモリ内蔵DRAM素子である。
ュメモリ内蔵DRAM素子である。
【0016】このDRAM素子が図5のDRAM素子と
異なるのは以下の点にある。すなわち、DRAMメモリ
セルアレイ1は、そのアドレス空間上で複数列のメモリ
セルからなる複数のブロックに分割されている。図9に
おいては4つのブロックB1〜B4に分割されている。
そして、センスアンプ部4とI/Oスイッチ部5との間
にトランスファゲート部11およびSRAMメモリセル
アレイ12が設けられ、さらにブロックデコーダ13お
よびウエイデコーダ14が設けられている。ブロックデ
コーダ13には、ブロック数に応じて列アドレスバッフ
ァ8から列アドレス信号CAの一部が供給されるが、そ
の活性化はキャッシュヒット信号CHにより制御され
る。また、ウエイデコーダ14には、ウエイアドレスバ
ッファ15を介してウエイアドレス信号WAが与えられ
る。ウエイデコーダ14はウエイアドレス信号WAに応
じてSRAMメモリセルアレイ12のワード線を選択駆
動する。
異なるのは以下の点にある。すなわち、DRAMメモリ
セルアレイ1は、そのアドレス空間上で複数列のメモリ
セルからなる複数のブロックに分割されている。図9に
おいては4つのブロックB1〜B4に分割されている。
そして、センスアンプ部4とI/Oスイッチ部5との間
にトランスファゲート部11およびSRAMメモリセル
アレイ12が設けられ、さらにブロックデコーダ13お
よびウエイデコーダ14が設けられている。ブロックデ
コーダ13には、ブロック数に応じて列アドレスバッフ
ァ8から列アドレス信号CAの一部が供給されるが、そ
の活性化はキャッシュヒット信号CHにより制御され
る。また、ウエイデコーダ14には、ウエイアドレスバ
ッファ15を介してウエイアドレス信号WAが与えられ
る。ウエイデコーダ14はウエイアドレス信号WAに応
じてSRAMメモリセルアレイ12のワード線を選択駆
動する。
【0017】図10は図9のDRAM素子の一部分の構
成を詳細に示した図である。
成を詳細に示した図である。
【0018】図10において、センスアンプ部4,トラ
ンスファゲート部11,SRAMメモリセルアレイ1
2,I/Oスイッチ部5および列デコータ部6は、DR
AMメモリセルアレイ1の複数のビット線対BL,バー
BLに対応して、それぞれ複数のセンスアンプ40,ト
ランスファゲート110,SRAMメモリセル120,
I/Oスイッチ50および列デコーダ60からなる。ま
た、DRAMメモリセルアレイ1の各ブロックに対応し
てブロックデコーダ13が配置されている。各センスア
ンプ40は各ビット線対BL,バーBL間に接続されて
いる。そして各ビット線対BL,バーBLはNチャネル
MOSFETQ1,Q2からなるトランスファゲート1
10を介してSRAMメモリセルアレイ12のビット線
対SBL,バーSBLに接続されている。SRAMメモ
リセルアレイ12のビット線対SBL,バーSBLはN
チャネルMOSFETQ3,Q4を介してそれぞれI/
OバスI/O,バーI/Oに接続されている。トランス
ファゲート110のMOSFETQ1,Q2のゲートに
は、ブロックデコーダ13により各ブロックごとに共通
の転送信号が与えられる。また、各I/Oスイッチ50
のMOSFETQ3,Q4のゲートには、対応する列デ
コーダ60によりコラム選択信号が与えられる。
ンスファゲート部11,SRAMメモリセルアレイ1
2,I/Oスイッチ部5および列デコータ部6は、DR
AMメモリセルアレイ1の複数のビット線対BL,バー
BLに対応して、それぞれ複数のセンスアンプ40,ト
ランスファゲート110,SRAMメモリセル120,
I/Oスイッチ50および列デコーダ60からなる。ま
た、DRAMメモリセルアレイ1の各ブロックに対応し
てブロックデコーダ13が配置されている。各センスア
ンプ40は各ビット線対BL,バーBL間に接続されて
いる。そして各ビット線対BL,バーBLはNチャネル
MOSFETQ1,Q2からなるトランスファゲート1
10を介してSRAMメモリセルアレイ12のビット線
対SBL,バーSBLに接続されている。SRAMメモ
リセルアレイ12のビット線対SBL,バーSBLはN
チャネルMOSFETQ3,Q4を介してそれぞれI/
OバスI/O,バーI/Oに接続されている。トランス
ファゲート110のMOSFETQ1,Q2のゲートに
は、ブロックデコーダ13により各ブロックごとに共通
の転送信号が与えられる。また、各I/Oスイッチ50
のMOSFETQ3,Q4のゲートには、対応する列デ
コーダ60によりコラム選択信号が与えられる。
【0019】このDRAM素子においては、ブロックデ
コーダ13が各ブロックに対応するトランスファゲート
110に転送信号を与えることにより、DRAMメモリ
セルアレイ1からブロック単位で同一行上のデータがS
RAMメモリセルアレイ12に転送される。ウエイデコ
ーダ14によりSRAMメモリセルアレイ12のワード
線W1 〜Wn のいずれかが選択されると、そのワード線
に接続されたSRAMメモリセル120に記憶されたデ
ータが各ビット線対SBL,バーSBL上に読出され
る。ビット線対SBL,バーSBL上に読出されたデー
タは、列デコーダ60からI/Oスイッチ50にコラム
選択信号が与えられることによって、I/OバスI/
O,バーI/Oに読出される。
コーダ13が各ブロックに対応するトランスファゲート
110に転送信号を与えることにより、DRAMメモリ
セルアレイ1からブロック単位で同一行上のデータがS
RAMメモリセルアレイ12に転送される。ウエイデコ
ーダ14によりSRAMメモリセルアレイ12のワード
線W1 〜Wn のいずれかが選択されると、そのワード線
に接続されたSRAMメモリセル120に記憶されたデ
ータが各ビット線対SBL,バーSBL上に読出され
る。ビット線対SBL,バーSBL上に読出されたデー
タは、列デコーダ60からI/Oスイッチ50にコラム
選択信号が与えられることによって、I/OバスI/
O,バーI/Oに読出される。
【0020】このDRAM素子によると、複数列の1行
のデータを1つのデータブロックとして、異なる行上の
複数のデータブロックが複数のSRAMメモリセル12
0に保持される上に、同一列の異なる行上のデータブロ
ックが同時にSRAMメモリセルアレイ12上に保持さ
れる(アソシアティビティ)。したがって、このSRA
Mメモリセルアレイをキャッシュメモリとして利用すれ
ば、データのエントリ数を増すことができ、その結果、
キャッシュのヒット率を向上することができる。
のデータを1つのデータブロックとして、異なる行上の
複数のデータブロックが複数のSRAMメモリセル12
0に保持される上に、同一列の異なる行上のデータブロ
ックが同時にSRAMメモリセルアレイ12上に保持さ
れる(アソシアティビティ)。したがって、このSRA
Mメモリセルアレイをキャッシュメモリとして利用すれ
ば、データのエントリ数を増すことができ、その結果、
キャッシュのヒット率を向上することができる。
【0021】さらに、SRAMメモリセルアレイ12の
ワード線W1 〜Wn を非活性状態に保っておけば、DR
AMメモリセルアレイ1への書込動作時やDRAMメモ
リセルアレイ1からの読出動作時にも、キャッシュメモ
リへの転送を行なわない構成が可能となり、キャッシュ
メモリシステムへの応用に自由度が増すという利点が生
じる。
ワード線W1 〜Wn を非活性状態に保っておけば、DR
AMメモリセルアレイ1への書込動作時やDRAMメモ
リセルアレイ1からの読出動作時にも、キャッシュメモ
リへの転送を行なわない構成が可能となり、キャッシュ
メモリシステムへの応用に自由度が増すという利点が生
じる。
【0022】図11は図10のDRAM素子を利用した
簡易キャッシュシステムの構成を示すブロック図であ
る。
簡易キャッシュシステムの構成を示すブロック図であ
る。
【0023】図11において、メインメモリ30は1M
×1構成の8個のDRAM素子31により1Mバイトに
構成されている。図11のメモリシステムが図7のメモ
リシステムと相違するのは、DRAM素子31のブロッ
ク分けの数およびSRAMメモリセルアレイ12のワー
ド線の本数(セット数)に対応してTAG25およびコ
ンパレータ26の数が増加している点、および、コンパ
レータ26からの出力であるキャッシュヒット信号CH
およびウエイアドレス信号WAがDRAM素子31に入
力されている点である。ここでは、ウエイアドレス信号
WAは2ビットである。
×1構成の8個のDRAM素子31により1Mバイトに
構成されている。図11のメモリシステムが図7のメモ
リシステムと相違するのは、DRAM素子31のブロッ
ク分けの数およびSRAMメモリセルアレイ12のワー
ド線の本数(セット数)に対応してTAG25およびコ
ンパレータ26の数が増加している点、および、コンパ
レータ26からの出力であるキャッシュヒット信号CH
およびウエイアドレス信号WAがDRAM素子31に入
力されている点である。ここでは、ウエイアドレス信号
WAは2ビットである。
【0024】図11の簡易キャッシュシステムの動作を
従来の簡易キャッシュシステムの説明で用いた図6
(a),図6(c)および図12の動作波形図を参照し
ながら説明する。
従来の簡易キャッシュシステムの説明で用いた図6
(a),図6(c)および図12の動作波形図を参照し
ながら説明する。
【0025】TAG25には、各ブロック別に最も新し
いサイクルで選択された行に対応する行アドレスが複数
組キャッシュ用アドレスセットとして保持されている。
ここでは、ウエイアドレス信号WAとして2ビットを考
えているので、4組の行アドレスが保持されている。し
たがって、ブロック数を4とすると16組のアドレスセ
ットがTAG25に記憶されていることになる。また、
よく使用されるアドレスの組を固定的にTAG25に保
持させておいてもよい。
いサイクルで選択された行に対応する行アドレスが複数
組キャッシュ用アドレスセットとして保持されている。
ここでは、ウエイアドレス信号WAとして2ビットを考
えているので、4組の行アドレスが保持されている。し
たがって、ブロック数を4とすると16組のアドレスセ
ットがTAG25に記憶されていることになる。また、
よく使用されるアドレスの組を固定的にTAG25に保
持させておいてもよい。
【0026】まず、CPU24が必要とするデータに対
応するアドレス信号をアドレスジェネレータ23が発生
する。コンパレータ26は、20ビットのアドレス信号
のうち10ビットの行アドレス信号RAおよび列アドレ
ス信号CAのうちブロック分けに相当する複数ビット
(図11に示す例では2ビット)と、TAG25に保持
されたアドレスセットとを比較する。そして両者が一致
すればキャッシュヒットしたことになり、コンパレータ
26は高レベルのキャッシュヒット信号CHおよびヒッ
トしたブロックのウエイアドレス信号WAを発生する。
ステートマシン27は、このキャッシュヒット信号CH
に応答してロウアドレスストローブ信号バーRASを低
レベルに保ったままコラムアドレスストローブ信号バー
CASをトグルし、これに応答してアドレスマルチプレ
クサ22はDRAM素子31に10ビットの列アドレス
信号CAを与える(図12参照)。このとき、DRAM
素子31においては、図9に示したようにキャッシュヒ
ット信号CHによる制御により、列アドレス信号CAは
ブロックデコーダ13には供給されない。したがって、
DRAMメモリセルアレイ1とSRAMメモリセルアレ
イ12とは分離された状態を保つ。そして、ウエイアド
レス信号WAに対応した1行分のSRAMメモリセル1
20から各ビット線対SBL,バーSBL上にデータが
読出される。また、列アドレス信号CAに応じたI/O
スイッチ50が、列デコーダ60によって導通状態にさ
れる。これにより、列アドレス信号CAおよびウエイア
ドレス信号WAに対応するSRAMメモリセル120内
のデータがI/OバスI/O,バーI/Oおよび出力バ
ッファ9を介して出力される。このようにヒットした場
合には、SRAMメモリセル120からページモードの
ようにアクセスタイムtCA C で高速に出力データが得ら
れることになる。
応するアドレス信号をアドレスジェネレータ23が発生
する。コンパレータ26は、20ビットのアドレス信号
のうち10ビットの行アドレス信号RAおよび列アドレ
ス信号CAのうちブロック分けに相当する複数ビット
(図11に示す例では2ビット)と、TAG25に保持
されたアドレスセットとを比較する。そして両者が一致
すればキャッシュヒットしたことになり、コンパレータ
26は高レベルのキャッシュヒット信号CHおよびヒッ
トしたブロックのウエイアドレス信号WAを発生する。
ステートマシン27は、このキャッシュヒット信号CH
に応答してロウアドレスストローブ信号バーRASを低
レベルに保ったままコラムアドレスストローブ信号バー
CASをトグルし、これに応答してアドレスマルチプレ
クサ22はDRAM素子31に10ビットの列アドレス
信号CAを与える(図12参照)。このとき、DRAM
素子31においては、図9に示したようにキャッシュヒ
ット信号CHによる制御により、列アドレス信号CAは
ブロックデコーダ13には供給されない。したがって、
DRAMメモリセルアレイ1とSRAMメモリセルアレ
イ12とは分離された状態を保つ。そして、ウエイアド
レス信号WAに対応した1行分のSRAMメモリセル1
20から各ビット線対SBL,バーSBL上にデータが
読出される。また、列アドレス信号CAに応じたI/O
スイッチ50が、列デコーダ60によって導通状態にさ
れる。これにより、列アドレス信号CAおよびウエイア
ドレス信号WAに対応するSRAMメモリセル120内
のデータがI/OバスI/O,バーI/Oおよび出力バ
ッファ9を介して出力される。このようにヒットした場
合には、SRAMメモリセル120からページモードの
ようにアクセスタイムtCA C で高速に出力データが得ら
れることになる。
【0027】一方、アドレスジェネレータ23から発生
されたアドレス信号とTAG25に保持されたキャッシ
ュ用アドレスセットとが不一致のときは、キャッシュミ
スしたことになり、コンパレータ26は高レベルのキャ
ッシュヒット信号CHを発生しない。この場合、ステー
トマシン27は通常の読出サイクルのバーRASおよび
バーCAS制御を行ない、アドレスマルチプレクサ22
は行アドレス信号RAおよび列アドレス信号CAを順に
DRAM素子31に供給する(図12参照)。このよう
にキャッシュミスした場合には、低速のアクセスタイム
tRAC で出力データが得られることになるので、ステー
トマシン27はウエイト信号Waitを発生し、CPU
24に待機をかける。キャッシュミスの場合は、そのと
きにアクセスされたメモリセルを含むブロックのデータ
が、ブロックデコーダ13により導通状態とされるトラ
ンスファゲート110を介して、DRAMメモリセルア
レイ1のビット線BL,バーBLから、ウエイアドレス
信号WAにより選択されたSRAMメモリセル120の
ブロックに一括転送される。これにより、このブロック
におけるSRAMメモリセル120の記憶内容が書換え
られる。また、そのブロックの対応するウエイアドレス
信号WAに関するTAG25には新しいアドレスセット
が保持される。
されたアドレス信号とTAG25に保持されたキャッシ
ュ用アドレスセットとが不一致のときは、キャッシュミ
スしたことになり、コンパレータ26は高レベルのキャ
ッシュヒット信号CHを発生しない。この場合、ステー
トマシン27は通常の読出サイクルのバーRASおよび
バーCAS制御を行ない、アドレスマルチプレクサ22
は行アドレス信号RAおよび列アドレス信号CAを順に
DRAM素子31に供給する(図12参照)。このよう
にキャッシュミスした場合には、低速のアクセスタイム
tRAC で出力データが得られることになるので、ステー
トマシン27はウエイト信号Waitを発生し、CPU
24に待機をかける。キャッシュミスの場合は、そのと
きにアクセスされたメモリセルを含むブロックのデータ
が、ブロックデコーダ13により導通状態とされるトラ
ンスファゲート110を介して、DRAMメモリセルア
レイ1のビット線BL,バーBLから、ウエイアドレス
信号WAにより選択されたSRAMメモリセル120の
ブロックに一括転送される。これにより、このブロック
におけるSRAMメモリセル120の記憶内容が書換え
られる。また、そのブロックの対応するウエイアドレス
信号WAに関するTAG25には新しいアドレスセット
が保持される。
【0028】このように、図9のDRAM素子を用いた
簡易キャッシュシステムにおいては、キャッシュメモリ
としてのSRAMメモリセルアレイ12に複数のブロッ
クのデータが保持されるので、TAG25へのデータの
エントリ数を増加することが可能となり、キャッシュの
ヒット率が高くなる。
簡易キャッシュシステムにおいては、キャッシュメモリ
としてのSRAMメモリセルアレイ12に複数のブロッ
クのデータが保持されるので、TAG25へのデータの
エントリ数を増加することが可能となり、キャッシュの
ヒット率が高くなる。
【0029】また、ここでは、キャッシュミスした場合
に、DRAMメモリセルアレイにアクセスすると同時に
SRAMメモリセルアレイからなるキャッシュメモリに
データを転送する例を示したが、SRAMメモリセルア
レイのすべてのワード線を非選択状態にすることでこの
転送を禁止することもできる。同様に、DRAMメモリ
セルアレイへの書込動作の場合も、SRAMメモリセル
アレイへ転送するか否かを選択することも可能である。
なお、図11に示した例は、4ウエイセットアソシアテ
ィブキャッシュシステムに相当する。
に、DRAMメモリセルアレイにアクセスすると同時に
SRAMメモリセルアレイからなるキャッシュメモリに
データを転送する例を示したが、SRAMメモリセルア
レイのすべてのワード線を非選択状態にすることでこの
転送を禁止することもできる。同様に、DRAMメモリ
セルアレイへの書込動作の場合も、SRAMメモリセル
アレイへ転送するか否かを選択することも可能である。
なお、図11に示した例は、4ウエイセットアソシアテ
ィブキャッシュシステムに相当する。
【0030】
【発明が解決しようとする課題】しかしながら、上記の
簡易キャッシュメモリ内蔵半導体記憶装置においても、
各ブロックB1〜B4の1行当りのビット数(列数)で
あるブロックサイズが固定である。一方、一般的にコン
ピュータシステムやアプリケーションプログラムによっ
て最適なヒット率が得られるブロックサイズは異なる。
したがって、ブロックサイズが固定したキャッシュメモ
リ内蔵半導体記憶装置ではコンピュータシステムやアプ
リケーションプログラムによっては高いヒット率が得ら
れない問題点があった。
簡易キャッシュメモリ内蔵半導体記憶装置においても、
各ブロックB1〜B4の1行当りのビット数(列数)で
あるブロックサイズが固定である。一方、一般的にコン
ピュータシステムやアプリケーションプログラムによっ
て最適なヒット率が得られるブロックサイズは異なる。
したがって、ブロックサイズが固定したキャッシュメモ
リ内蔵半導体記憶装置ではコンピュータシステムやアプ
リケーションプログラムによっては高いヒット率が得ら
れない問題点があった。
【0031】この発明は上記のような問題点を解消する
ためになされたもので、コンピュータシステムあるいは
アプリケーションプログラムに適合した半導体記憶装置
を提供することを目的としている。
ためになされたもので、コンピュータシステムあるいは
アプリケーションプログラムに適合した半導体記憶装置
を提供することを目的としている。
【0032】
【課題を解決するための手段】この発明に係る請求項1
記載の半導体記憶装置は、複数行及び複数列に配列され
た複数のメモリセルからなるメモリセルアレイと、前記
メモリセルアレイから前記複数のメモリセルのうち所定
数のメモリセルの情報からなるビット情報を一括して転
送する転送処理を実行するデータ転送手段と、前記転送
されたビット情報を格納するデータ記憶手段と、前記デ
ータ記憶手段に格納された前記ビット情報のうち任意の
ビット情報を選択する選択手段とを備え、前記メモリセ
ルアレイ、前記データ転送手段、前記データ記憶手段及
び前記選択手段は同一チップ上で集積化され、前記デー
タ転送手段は、前記データ記憶手段及び前記メモリセル
アレイのうちいずれか一方へのアクセスを指示するアク
セス制御信号を受け、該アクセス制御信号が前記メモリ
セルアレイへのアクセスを指示する時、前記転送処理を
実行し、前記ビット情報における前記所定数を設定する
スイッチ手段をさらに備えて構成される。また、請求項
2記載の半導体記憶装置のように、前記メモリセルアレ
イは、複数列単位の複数のブロックに分割され、前記複
数のブロックを選択するためのブロック選択手段をさら
に備え、前記データ記憶手段は高速にアクセス可能であ
り、前記ビット情報は、前記複数のブロックのうち前記
ブロック選択手段により選択されたブロックの情報であ
り、前記ブロック選択手段は前記スイッチ手段の設定に
応じた数のブロックを一度に選択してもよい。また、請
求項3記載の半導体記憶装置のように、前記スイッチ手
段は、前記所定数として第1の数を指示する第1の信号
を伝搬する第1の配線と、前記所定数として第2の数を
指示する第2の信号を伝搬する第2の配線と、前記第1
及び第2の信号のうちいずれか一方の信号を伝搬するこ
とによりその信号の指示する数を前記所定数に決定する
第3の配線と、前記第1及び第2の配線のうち一方の配
線と前記第3の配線とを電気的に接続する第4の配線と
を備えて構成してもよい。また、請求項4記載の半導体
記憶装置のように、前記スイッチ手段は、前記所定数と
して第1の数を指示する第1の信号を伝搬する第1の配
線と、前記所定数として第2の数を指示する第2の信号
を伝搬する第2の配線と、前記第1の配線と第1のヒュ
ーズを介して電気的に接続され、前記第2の配線と第2
のヒューズを介して電気的に接続され、前記第1及び第
2の信号のうちいずれか一方の信号を伝搬することによ
りその信号の指示する数を前記所定数に決定する第3の
配線とを備え、前記第1及び第2のヒューズのうち一方
のヒューズはブロウされるように構成してもよい。ま
た、請求項5記載の半導体記憶装置のように、前記スイ
ッチ手段は、パッケージングする際のワイヤボンディン
グにより前記ビット情報における前記所定数を設定して
もよい。この発明に係る請求項6記載の半導体記憶装置
は、複数行および複数列に配列され、それぞれが情報を
記憶する複数のメモリセルからなるメモリセルアレイ、
アドレス信号を受け、このアドレス信号に応じて前記メ
モリセルアレイから複数のメモリセルを選択する第1の
選択手段、前記選択手段によって選択されるメモリセル
に記憶された情報をそれぞれ並列に伝達する所定数の情
報伝達線、前記所定数の情報伝達線に対応して設けら
れ、それぞれが転送されてきた情報を記憶する複数の情
報記憶部、前記複数の情報記憶部のうち任意の情報記憶
部を選択する第2の選択手段、および前記所定数の情報
伝達線に接続され、制御信号を受け、この制御信号が第
1の状態を示すと前記所定数の情報伝達線のうちの第1
の数の情報伝達線からの情報をそれぞれ対応した前記情
報記憶部へ並列に転送し、前記制御信号が第2の状態を
示すと、前記所定数の情報伝達線のうちの前記第1の数
よりも小さい第2の数の情報伝達線からの情報をそれぞ
れ対応した前記情報記憶部へ並列に転送する転送処理を
実行する情報転送手段を同一素子中に備え、前記情報転
送手段は、前記情報記憶部及び前記メモリセルアレイの
うちいずれか一方へのアクセスを指示するアクセス制御
信号を受け、該アクセス制御信号が前記メモリセルアレ
イへのアクセスを指示する時、前記転送処理を実行して
いる。
記載の半導体記憶装置は、複数行及び複数列に配列され
た複数のメモリセルからなるメモリセルアレイと、前記
メモリセルアレイから前記複数のメモリセルのうち所定
数のメモリセルの情報からなるビット情報を一括して転
送する転送処理を実行するデータ転送手段と、前記転送
されたビット情報を格納するデータ記憶手段と、前記デ
ータ記憶手段に格納された前記ビット情報のうち任意の
ビット情報を選択する選択手段とを備え、前記メモリセ
ルアレイ、前記データ転送手段、前記データ記憶手段及
び前記選択手段は同一チップ上で集積化され、前記デー
タ転送手段は、前記データ記憶手段及び前記メモリセル
アレイのうちいずれか一方へのアクセスを指示するアク
セス制御信号を受け、該アクセス制御信号が前記メモリ
セルアレイへのアクセスを指示する時、前記転送処理を
実行し、前記ビット情報における前記所定数を設定する
スイッチ手段をさらに備えて構成される。また、請求項
2記載の半導体記憶装置のように、前記メモリセルアレ
イは、複数列単位の複数のブロックに分割され、前記複
数のブロックを選択するためのブロック選択手段をさら
に備え、前記データ記憶手段は高速にアクセス可能であ
り、前記ビット情報は、前記複数のブロックのうち前記
ブロック選択手段により選択されたブロックの情報であ
り、前記ブロック選択手段は前記スイッチ手段の設定に
応じた数のブロックを一度に選択してもよい。また、請
求項3記載の半導体記憶装置のように、前記スイッチ手
段は、前記所定数として第1の数を指示する第1の信号
を伝搬する第1の配線と、前記所定数として第2の数を
指示する第2の信号を伝搬する第2の配線と、前記第1
及び第2の信号のうちいずれか一方の信号を伝搬するこ
とによりその信号の指示する数を前記所定数に決定する
第3の配線と、前記第1及び第2の配線のうち一方の配
線と前記第3の配線とを電気的に接続する第4の配線と
を備えて構成してもよい。また、請求項4記載の半導体
記憶装置のように、前記スイッチ手段は、前記所定数と
して第1の数を指示する第1の信号を伝搬する第1の配
線と、前記所定数として第2の数を指示する第2の信号
を伝搬する第2の配線と、前記第1の配線と第1のヒュ
ーズを介して電気的に接続され、前記第2の配線と第2
のヒューズを介して電気的に接続され、前記第1及び第
2の信号のうちいずれか一方の信号を伝搬することによ
りその信号の指示する数を前記所定数に決定する第3の
配線とを備え、前記第1及び第2のヒューズのうち一方
のヒューズはブロウされるように構成してもよい。ま
た、請求項5記載の半導体記憶装置のように、前記スイ
ッチ手段は、パッケージングする際のワイヤボンディン
グにより前記ビット情報における前記所定数を設定して
もよい。この発明に係る請求項6記載の半導体記憶装置
は、複数行および複数列に配列され、それぞれが情報を
記憶する複数のメモリセルからなるメモリセルアレイ、
アドレス信号を受け、このアドレス信号に応じて前記メ
モリセルアレイから複数のメモリセルを選択する第1の
選択手段、前記選択手段によって選択されるメモリセル
に記憶された情報をそれぞれ並列に伝達する所定数の情
報伝達線、前記所定数の情報伝達線に対応して設けら
れ、それぞれが転送されてきた情報を記憶する複数の情
報記憶部、前記複数の情報記憶部のうち任意の情報記憶
部を選択する第2の選択手段、および前記所定数の情報
伝達線に接続され、制御信号を受け、この制御信号が第
1の状態を示すと前記所定数の情報伝達線のうちの第1
の数の情報伝達線からの情報をそれぞれ対応した前記情
報記憶部へ並列に転送し、前記制御信号が第2の状態を
示すと、前記所定数の情報伝達線のうちの前記第1の数
よりも小さい第2の数の情報伝達線からの情報をそれぞ
れ対応した前記情報記憶部へ並列に転送する転送処理を
実行する情報転送手段を同一素子中に備え、前記情報転
送手段は、前記情報記憶部及び前記メモリセルアレイの
うちいずれか一方へのアクセスを指示するアクセス制御
信号を受け、該アクセス制御信号が前記メモリセルアレ
イへのアクセスを指示する時、前記転送処理を実行して
いる。
【0033】
【作用】請求項1から請求項5のいずれかに係る発明の
半導体記憶装置は、スイッチ手段によりメモリセルアレ
イからデータ記憶手段に転送するビット情報の所定数を
設定できるため、アプリケーションに応じて所定数を変
えることで、データがデータ記憶手段から外部に読み出
される確率を高くでき、またこの所定数を小さくするこ
とでビット情報の伝搬に伴う電流量の増大を抑えること
ができる。また、請求項6においては、制御信号を第1
の状態にするか第2の状態にするかによって、メモリセ
ルから情報記憶部へ並列に転送される情報のビット幅を
第1の数とこれよりも小さい第2の数との間で切り換え
ることができるので、コンピュータシステムまたはアプ
リケーションプログラムに応じて情報記憶部から情報が
読み出される確率が高くなるビット幅を選択でき、ま
た、メモリセルから情報記憶部へ並列に転送される情報
のビット幅を小さくすることで転送に要する消費電力を
小さくでき、コンピュータシステムまたはアプリケーシ
ョンプログラムに応じて最適な半導体記憶装置を得るこ
とができる。
半導体記憶装置は、スイッチ手段によりメモリセルアレ
イからデータ記憶手段に転送するビット情報の所定数を
設定できるため、アプリケーションに応じて所定数を変
えることで、データがデータ記憶手段から外部に読み出
される確率を高くでき、またこの所定数を小さくするこ
とでビット情報の伝搬に伴う電流量の増大を抑えること
ができる。また、請求項6においては、制御信号を第1
の状態にするか第2の状態にするかによって、メモリセ
ルから情報記憶部へ並列に転送される情報のビット幅を
第1の数とこれよりも小さい第2の数との間で切り換え
ることができるので、コンピュータシステムまたはアプ
リケーションプログラムに応じて情報記憶部から情報が
読み出される確率が高くなるビット幅を選択でき、ま
た、メモリセルから情報記憶部へ並列に転送される情報
のビット幅を小さくすることで転送に要する消費電力を
小さくでき、コンピュータシステムまたはアプリケーシ
ョンプログラムに応じて最適な半導体記憶装置を得るこ
とができる。
【0034】
【実施例】以下、この発明の一実施例を図について説明
する。図1は、この発明の一実施例であるキャッシュメ
モリ内蔵半導体記憶装置の全体構成を示すブロック図で
ある。同図に示すように、全体構成は図9で示した従来
例とほぼ同様であり、ブロックデコーダ13′及び列デ
コーダ部6′の内部が異なる。なお、メモリセルアレイ
1はH(=2(n-2) )個あるいはH/2個に分割されてい
る。なお、基本的な構成及び動作は図9〜図12で示し
た従来例と同様である。
する。図1は、この発明の一実施例であるキャッシュメ
モリ内蔵半導体記憶装置の全体構成を示すブロック図で
ある。同図に示すように、全体構成は図9で示した従来
例とほぼ同様であり、ブロックデコーダ13′及び列デ
コーダ部6′の内部が異なる。なお、メモリセルアレイ
1はH(=2(n-2) )個あるいはH/2個に分割されてい
る。なお、基本的な構成及び動作は図9〜図12で示し
た従来例と同様である。
【0035】図2は、図1における列デコーダ部6′及
びブロックデコーダ13′の内部構成を示したものであ
る。同図に示すように、ブロックデコーダ13′は列信
号CA3 〜CAn あるいはその反転信号を取り込み、A
NDゲート(G1,G2,G4,G5のみ図示)からな
る論理回路群によりデコードして、列信号CA3 〜CA
n のデコード結果をスイッチ16の入力部Aに接続し、
列信号CA4 〜CAn のデコード結果をスイッチ16の
入力部Bに接続している。
びブロックデコーダ13′の内部構成を示したものであ
る。同図に示すように、ブロックデコーダ13′は列信
号CA3 〜CAn あるいはその反転信号を取り込み、A
NDゲート(G1,G2,G4,G5のみ図示)からな
る論理回路群によりデコードして、列信号CA3 〜CA
n のデコード結果をスイッチ16の入力部Aに接続し、
列信号CA4 〜CAn のデコード結果をスイッチ16の
入力部Bに接続している。
【0036】スイッチ16は後述する選択方法により入
力部A及び入力部Bのうち一方を選択し、その出力をA
NDゲート(G3,G6のみ図示)の一方入力として接
続しており、該ANDゲートはキャッシュヒット信号C
Hがインバータを介して得られる反転キャッシュヒット
信号バーCHを他方入力としている。このANDゲート
の出力(図2のC,D)がブロックデコーダ13′の出
力(以下、「ブロックデコーダ出力」という)となり、
1つのブロックデコーダ出力がトランスファゲート部1
1における8個のトランスファゲート110に共通に付
与される。
力部A及び入力部Bのうち一方を選択し、その出力をA
NDゲート(G3,G6のみ図示)の一方入力として接
続しており、該ANDゲートはキャッシュヒット信号C
Hがインバータを介して得られる反転キャッシュヒット
信号バーCHを他方入力としている。このANDゲート
の出力(図2のC,D)がブロックデコーダ13′の出
力(以下、「ブロックデコーダ出力」という)となり、
1つのブロックデコーダ出力がトランスファゲート部1
1における8個のトランスファゲート110に共通に付
与される。
【0037】列デコーダ部6′は列信号CA3 〜CAn
のデコード結果(図2ではANDゲートG2,G5の出
力)と列信号CA2 〜CA0 あるいはその反転信号をA
NDゲート42に取り込み、その結果をI/Oスイッチ
部5に伝達する。
のデコード結果(図2ではANDゲートG2,G5の出
力)と列信号CA2 〜CA0 あるいはその反転信号をA
NDゲート42に取り込み、その結果をI/Oスイッチ
部5に伝達する。
【0038】このような構成においてスイッチ16が入
力部Aを選択した場合、ブロックデコーダは列信号CA
3 〜CAn のデコード結果に基づき、1つのブロックデ
コーダ出力のみHレベルとする。図2を例にして説明す
れば、列信号CA3 〜CAn が“H”の時、ANDゲー
トG3の出力CのみHレベルとなる。したがって、キャ
ッシュミス時にメモリセルアレイ1,SRAMメモリセ
ルアレイ12間において、1つのHレベルのブロックデ
コーダ出力により選択された8ビットのデータ転送が行
われることから、スイッチ16が入力部Aを選択した場
合のメモリセルアレイ1のブロックサイズが8ビット
(ブロック数H)となる。
力部Aを選択した場合、ブロックデコーダは列信号CA
3 〜CAn のデコード結果に基づき、1つのブロックデ
コーダ出力のみHレベルとする。図2を例にして説明す
れば、列信号CA3 〜CAn が“H”の時、ANDゲー
トG3の出力CのみHレベルとなる。したがって、キャ
ッシュミス時にメモリセルアレイ1,SRAMメモリセ
ルアレイ12間において、1つのHレベルのブロックデ
コーダ出力により選択された8ビットのデータ転送が行
われることから、スイッチ16が入力部Aを選択した場
合のメモリセルアレイ1のブロックサイズが8ビット
(ブロック数H)となる。
【0039】一方、スイッチ16が入力部Bを選択した
場合、ブロックデコーダは列信号CA4 〜CAn のデコ
ード結果に基づき、2つのブロックデコーダ出力がHレ
ベルとなる。図2を例にして説明すれば、列信号CA4
〜CAn が“H”であれば、列信号CA3 の“H”,
“L”に関係なく、ANDゲートG3及びG6の出力C
及びDが“H”となる。したがって、キャッシュミス時
にメモリセルアレイ1,SRAMメモリセルアレイ12
間において、2つのHレベルのブロックデコーダ出力に
より選択された16(=8×2)ビットのデータ転送が
行われることから、スイッチ16が入力部Bを選択した
場合のメモリセルアレイ1のブロックサイズが16ビッ
ト(ブロック数H/2)となる。
場合、ブロックデコーダは列信号CA4 〜CAn のデコ
ード結果に基づき、2つのブロックデコーダ出力がHレ
ベルとなる。図2を例にして説明すれば、列信号CA4
〜CAn が“H”であれば、列信号CA3 の“H”,
“L”に関係なく、ANDゲートG3及びG6の出力C
及びDが“H”となる。したがって、キャッシュミス時
にメモリセルアレイ1,SRAMメモリセルアレイ12
間において、2つのHレベルのブロックデコーダ出力に
より選択された16(=8×2)ビットのデータ転送が
行われることから、スイッチ16が入力部Bを選択した
場合のメモリセルアレイ1のブロックサイズが16ビッ
ト(ブロック数H/2)となる。
【0040】図3はスイッチ16の具体例を示す説明図
である。同図(a) に示すように、アルミ配線層51(入
力部A)あるいはアルミ配線層52(入力部B)とアル
ミ配線層53(出力OUT)との電気的接続を、アルミ
配線層51〜53と異なるレイヤーにアルミ配線層54
(アルミ配線層51と53の電気的接続を行う)及び5
5(アルミ配線層52と53の電気的接続を行う)のう
ち一方を形成するようにする。つまり、アルミ配線層5
4の形成用マスクとアルミ配線層55の形成用マスクと
を使い分けることにより、マスク工程時に入力部Aと入
力部Bとの選択を行う。
である。同図(a) に示すように、アルミ配線層51(入
力部A)あるいはアルミ配線層52(入力部B)とアル
ミ配線層53(出力OUT)との電気的接続を、アルミ
配線層51〜53と異なるレイヤーにアルミ配線層54
(アルミ配線層51と53の電気的接続を行う)及び5
5(アルミ配線層52と53の電気的接続を行う)のう
ち一方を形成するようにする。つまり、アルミ配線層5
4の形成用マスクとアルミ配線層55の形成用マスクと
を使い分けることにより、マスク工程時に入力部Aと入
力部Bとの選択を行う。
【0041】また、図3(b) に示すように、ヒューズ5
6及び57のうち、一方のヒューズをブロウすることに
より、入力部Aと入力部Bとの選択を行ってもよい。
6及び57のうち、一方のヒューズをブロウすることに
より、入力部Aと入力部Bとの選択を行ってもよい。
【0042】さらに、図4(a) に示すように、選択信号
SEのH,Lに基づきPチャネルトランジスタ63及び
Nチャネルトランジスタ66を共にオフあるいはオンさ
せることにより、入力部A及び入力部Bのうち一方を選
択して出力信号OUTとすることもできる。なお、図4
(a) において、61,62はNチャネルトランジスタ、
64,65は抵抗、67はインバータである。選択信号
SEは、新たな外部信号から作る。またはチップをパッ
ケージングする際のワイヤボンディングの方法により決
定してもよい。
SEのH,Lに基づきPチャネルトランジスタ63及び
Nチャネルトランジスタ66を共にオフあるいはオンさ
せることにより、入力部A及び入力部Bのうち一方を選
択して出力信号OUTとすることもできる。なお、図4
(a) において、61,62はNチャネルトランジスタ、
64,65は抵抗、67はインバータである。選択信号
SEは、新たな外部信号から作る。またはチップをパッ
ケージングする際のワイヤボンディングの方法により決
定してもよい。
【0043】また、図4(b) に示すような回路を、ブロ
ックデコーダ13′の前段に設け、選択信号SEに基づ
き、列信号CA3 及びその反転信号をそのままブロック
デコーダ13′及び列デコーダ部6′に伝達するか、列
信号CA3 及びその反転信号を強制的にHレベルにする
かを選択することにより、スイッチ16を入力部Aに固
定した状態(つまり、スイッチ16を設けなくてもよ
い)でブロックサイズの8ビット,16ビットの選択を
行うように構成することもできる。
ックデコーダ13′の前段に設け、選択信号SEに基づ
き、列信号CA3 及びその反転信号をそのままブロック
デコーダ13′及び列デコーダ部6′に伝達するか、列
信号CA3 及びその反転信号を強制的にHレベルにする
かを選択することにより、スイッチ16を入力部Aに固
定した状態(つまり、スイッチ16を設けなくてもよ
い)でブロックサイズの8ビット,16ビットの選択を
行うように構成することもできる。
【0044】このように、ブロックデコーダ13′内に
スイッチ16のようなブロックサイズ変更手段を設け、
所定の選択手段によりブロックサイズを変更できるよう
に構成したため、コンピュータシステムあるいはアプリ
ケーションプログラムに適合してブロックサイズを選択
することができ、ヒット率の向上を図ることができる。
すなわち、コンピュータシステムまたはアプリケーショ
ンプログラムが高速動作を第1に要求する場合、ブロッ
クサイズをSRAMメモリセルアレイ12から外部に読
み出される確率であるヒット率が高くなるサイズに設定
すればよい。しかし、コンピュータシステムまたはアプ
リケーションプログラムが第1に低消費電力を要求する
場合、ブロックサイズを小さくすることでビット情報の
伝搬に伴う電流量の増大を抑えることもできる。つま
り、ブロックサイズを小さくするとヒット率が高くなる
コンピュータシステムまたはアプリケーションプログラ
ムでの使用の際はブロックサイズを小さくすることでヒ
ット率が高くかつ消費電流が小さくなるが、ブロックサ
イズを大きくするとヒット率が高くなるコンピュータシ
ステムまたはアプリケーションプログラムでの使用の際
はブロックサイズを小さくすることでヒット率が低くな
るが消費電流が小さくなり、ブロックサイズを大きくす
ることでヒット率が高いが消費電流が大きくなり、これ
らの選択は使用するコンピュータシステムまたはアプリ
ケーションプログラムが何を優先して要求するかによっ
て行え、従ってコンピュータシステムまたはアプリケー
ションプログラムに適合したブロックサイズを有する半
導体装置を得ることができる。
スイッチ16のようなブロックサイズ変更手段を設け、
所定の選択手段によりブロックサイズを変更できるよう
に構成したため、コンピュータシステムあるいはアプリ
ケーションプログラムに適合してブロックサイズを選択
することができ、ヒット率の向上を図ることができる。
すなわち、コンピュータシステムまたはアプリケーショ
ンプログラムが高速動作を第1に要求する場合、ブロッ
クサイズをSRAMメモリセルアレイ12から外部に読
み出される確率であるヒット率が高くなるサイズに設定
すればよい。しかし、コンピュータシステムまたはアプ
リケーションプログラムが第1に低消費電力を要求する
場合、ブロックサイズを小さくすることでビット情報の
伝搬に伴う電流量の増大を抑えることもできる。つま
り、ブロックサイズを小さくするとヒット率が高くなる
コンピュータシステムまたはアプリケーションプログラ
ムでの使用の際はブロックサイズを小さくすることでヒ
ット率が高くかつ消費電流が小さくなるが、ブロックサ
イズを大きくするとヒット率が高くなるコンピュータシ
ステムまたはアプリケーションプログラムでの使用の際
はブロックサイズを小さくすることでヒット率が低くな
るが消費電流が小さくなり、ブロックサイズを大きくす
ることでヒット率が高いが消費電流が大きくなり、これ
らの選択は使用するコンピュータシステムまたはアプリ
ケーションプログラムが何を優先して要求するかによっ
て行え、従ってコンピュータシステムまたはアプリケー
ションプログラムに適合したブロックサイズを有する半
導体装置を得ることができる。
【0045】以上の説明ではブロックサイズが8ビット
と16ビットの切り換えであったが、ブロックサイズは
これにかぎらない、またブロックサイズの切り換えが3
種類以上であっても同様に切り換えることができるのは
明らかである。また、本実施例では、キャシュメモリ内
蔵半導体記憶装置を例に挙げたが、これに限定されず、
複数行及び複数列に配列された複数のメモリセルからな
るメモリセルアレイと、上記ビット情報を格納する前記
データ記憶手段とを備え、上記メモリセルアレイ及び上
記データ記憶手段が同一チップ上で集積化され、上記メ
モリセルアレイとデータ記憶手段との間でデータ転送を
行う構成の半導体記憶装置すべてにおいて本発明を適応
することができる。
と16ビットの切り換えであったが、ブロックサイズは
これにかぎらない、またブロックサイズの切り換えが3
種類以上であっても同様に切り換えることができるのは
明らかである。また、本実施例では、キャシュメモリ内
蔵半導体記憶装置を例に挙げたが、これに限定されず、
複数行及び複数列に配列された複数のメモリセルからな
るメモリセルアレイと、上記ビット情報を格納する前記
データ記憶手段とを備え、上記メモリセルアレイ及び上
記データ記憶手段が同一チップ上で集積化され、上記メ
モリセルアレイとデータ記憶手段との間でデータ転送を
行う構成の半導体記憶装置すべてにおいて本発明を適応
することができる。
【0046】更にデコーダ6′,13′の構成もこの例
にかぎらないことは明らかである。
にかぎらないことは明らかである。
【0047】
【発明の効果】請求項1から請求項5のいずれかに係る
発明の半導体記憶装置は、スイッチ手段によりメモリセ
ルアレイからデータ記憶手段に転送するビット情報の所
定数を設定できるため、データがデータ記憶手段から外
部に読み出される確率を高くでき、またビット情報の伝
搬に伴う電流量の増大を抑えることもできる。また、請
求項6においては、制御信号を第1の状態にするか第2
の状態にするかによって、メモリセルから情報記憶部へ
並列に転送される情報のビット幅を第1の数とこれより
も小さい第2の数との間で切り換えることができる情報
転送手段を備えているので、コンピュータシステムまた
はアプリケーションプログラムに応じて最適な半導体記
憶装置を得ることができる。
発明の半導体記憶装置は、スイッチ手段によりメモリセ
ルアレイからデータ記憶手段に転送するビット情報の所
定数を設定できるため、データがデータ記憶手段から外
部に読み出される確率を高くでき、またビット情報の伝
搬に伴う電流量の増大を抑えることもできる。また、請
求項6においては、制御信号を第1の状態にするか第2
の状態にするかによって、メモリセルから情報記憶部へ
並列に転送される情報のビット幅を第1の数とこれより
も小さい第2の数との間で切り換えることができる情報
転送手段を備えているので、コンピュータシステムまた
はアプリケーションプログラムに応じて最適な半導体記
憶装置を得ることができる。
【0048】
【図1】この発明の一実施例によるキャッシュメモリ内
蔵半導体記憶装置の構成を示すブロック図である。
蔵半導体記憶装置の構成を示すブロック図である。
【図2】図1のキャッシュメモリ内蔵半導体記憶装置に
おけるブロックデコーダ及び列デコーダの内部構成を示
す回路図である。
おけるブロックデコーダ及び列デコーダの内部構成を示
す回路図である。
【図3】ブロックデコーダ内のスイッチの具体例を示す
説明図である。
説明図である。
【図4】ブロックデコーダ内のスイッチ等の具体例を示
す説明図である。
す説明図である。
【図5】従来のDRAM素子の構成を示すブロック図で
ある。
ある。
【図6】従来のDRAM素子の高速アクセス機能を示す
波形図である。
波形図である。
【図7】図5のDRAM素子を利用した簡易キャッシュ
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図8】図7の簡易キャッシュシステムの動作を示す波
形図である。
形図である。
【図9】キャッシュメモリ内蔵DRAM素子の構成を示
すブロック図である。
すブロック図である。
【図10】図9のDRAM素子の一部の構成を詳細に示
すブロック図である。
すブロック図である。
【図11】図9のDRAM素子を利用した簡易キャッシ
ュシステムの構成を示すブロック図。
ュシステムの構成を示すブロック図。
【図12】図11の簡易キャッシュシステムの動作を示
す波形図である。
す波形図である。
1 メモリセルアレイ 2 ワードドライバ 3 行デコーダ部 4 センスアンプ部 5 I/Oスイッチ部 6′ 列デコーダ部 7 行アドレスバッファ 8 列アドレスバッファ 9 出力バッファ 10 入力バッファ 11 トランスファゲート部 12 SRAMメモリセルアレイ 13′ブロックデコーダ 14 ウエイデコーダ 15 ウエイアドレスバッファ 16 スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 吉雄 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭63−69093(JP,A) 特開 昭62−214585(JP,A) 特開 平1−124193(JP,A) 特開 平1−159891(JP,A) (58)調査した分野(Int.Cl.6,DB名) G11C 11/407
Claims (6)
- 【請求項1】 複数行及び複数列に配列された複数のメ
モリセルからなるメモリセルアレイと、 前記メモリセルアレイから前記複数のメモリセルのうち
所定数のメモリセルの情報からなるビット情報を一括し
て転送する転送処理を実行するデータ転送手段と、 前記転送されたビット情報を格納するデータ記憶手段
と、 前記データ記憶手段に格納された前記ビット情報のうち
任意のビット情報を選択する選択手段とを備え、 前記メモリセルアレイ、前記データ転送手段、前記デー
タ記憶手段及び前記選択手段は同一チップ上で集積化さ
れ、前記データ転送手段は、前記データ記憶手段及び前
記メモリセルアレイのうちいずれか一方へのアクセスを
指示するアクセス制御信号を受け、該アクセス制御信号
が前記メモリセルアレイへのアクセスを指示する時、前
記転送処理を実行し、 前記ビット情報における前記所定数を設定するスイッチ
手段をさらに備えたことを特徴とする、 半導体記憶装置。 - 【請求項2】 前記メモリセルアレイは、複数列単位の
複数のブロックに分割され、 前記複数のブロックを選択するためのブロック選択手段
をさらに備え、 前記データ記憶手段は高速にアクセス可能であり、 前記ビット情報は、前記複数のブロックのうち前記ブロ
ック選択手段により選択されたブロックの情報であり、
前記ブロック選択手段は前記スイッチ手段の設定に応じ
た数のブロックを一度に選択する、 請求項1記載の半導体記憶装置。 - 【請求項3】 前記スイッチ手段は、 前記所定数として第1の数を指示する第1の信号を伝搬
する第1の配線と、 前記所定数として第2の数を指示する第2の信号を伝搬
する第2の配線と、 前記第1及び第2の数のうち伝搬する信号の指示する数
を前記所定数に決定する第3の配線と、 前記第1及び第2の配線のうち一方の配線と前記第3の
配線とを電気的に接続する第4の配線とを備える、 請求項1あるいは請求項2記載の半導体記憶装置。 - 【請求項4】 前記スイッチ手段は、 前記所定数として第1の数を指示する第1の信号を伝搬
する第1の配線と、 前記所定数として第2の数を指示する第2の信号を伝搬
する第2の配線と、 前記第1の配線と第1のヒューズを介して電気的に接続
され、前記第2の配線と第2のヒューズを介して電気的
に接続され、前記第1及び第2の数のうち伝搬する信号
の指示する数を前記所定数に決定する第3の配線とを備
え、 前記第1及び第2のヒューズのうち一方のヒューズはブ
ロウされる、 請求項1あるいは請求項2記載の半導体記憶装置。 - 【請求項5】 前記スイッチ手段は、パッケージングす
る際のワイヤボンディングにより前記ビット情報におけ
る前記所定数を設定する請求項1あるいは請求項2記載
の半導体記憶装置。 - 【請求項6】 複数行および複数列に配列され、それぞ
れが情報を記憶する複数のメモリセルからなるメモリセ
ルアレイ、 アドレス信号を受け、このアドレス信号に応じて前記メ
モリセルアレイから複数のメモリセルを選択する第1の
選択手段、 前記選択手段によって選択されるメモリセルに記憶され
た情報をそれぞれ並列に伝達する所定数の情報伝達線、 前記所定数の情報伝達線に対応して設けられ、それぞれ
が転送されてきた情報を記憶する複数の情報記憶部、 前記複数の情報記憶部のうち任意の情報記憶部を選択す
る第2の選択手段、および前記所定数の情報伝達線に接
続され、制御信号を受け、この制御信号が第1の状態を
示すと前記所定数の情報伝達線のうちの第1の数の情報
伝達線からの情報をそれぞれ対応した前記情報記憶部へ
並列に転送し、前記制御信号が第2の状態を示すと、前
記所定数の情報伝達線のうちの前記第1の数よりも小さ
い第2の数の情報伝達線からの情報をそれぞれ対応した
前記情報記憶部へ並列に転送する転送処理を実行する情
報転送手段を同一素子中に備え、 前記情報転送手段は、前記情報記憶部及び前記メモリセ
ルアレイのうちいずれか一方へのアクセスを指示するア
クセス制御信号を受け、該アクセス制御信号が前記メモ
リセルアレイへのアクセスを指示する時、前記転送処理
を実行する 半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP915691A JP2859966B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP915691A JP2859966B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04271087A JPH04271087A (ja) | 1992-09-28 |
JP2859966B2 true JP2859966B2 (ja) | 1999-02-24 |
Family
ID=11712760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP915691A Expired - Fee Related JP2859966B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2859966B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03122891A (ja) * | 1989-10-06 | 1991-05-24 | Toshiba Corp | マルチポートメモリ装置 |
-
1991
- 1991-01-29 JP JP915691A patent/JP2859966B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04271087A (ja) | 1992-09-28 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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