JPH03122891A

JPH03122891A - マルチポートメモリ装置

Info

Publication number: JPH03122891A
Application number: JP1261482A
Authority: JP
Inventors: Masao Kudo; 工藤　真佐男; Shigeo Oshima; 成夫大島; Akira Higuchi; 彰樋口; Tatsuo Igawa; 井川　立雄
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-10-06
Filing date: 1989-10-06
Publication date: 1991-05-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、マルチポートメモリ装置に関し、より詳しく
は、ランダムアクセスメモリ　（ＲＡ　Ｍ　）ポートと
シリアルアクセスメモリ（ＳＡＭ）ポートとを同じチッ
プ上に形成したマルチポートメモリ装置に関する。

（従来の技術）一般に、マルチポートメモリは、メモリセルをＭ行×Ｎ
列×ｎビットのマトリックス状に配置したメモリセルア
レイ（マルチアドレス型のダイナミックランダムアクセ
スメモリ：ＲＡＭ）と、Ｎ×ｎ個のデータレジスタ及び
Ｎ×ｎ対（組）のトランスファーゲートから成るシリア
ル部から構成されている。マルチポートメモリは、主と
して、画像記憶用として用いられている。

半導体プロセス技術の進歩に伴い、ＲＡＭ部は大容量化
が計られている。画像処理の分野では、多ワード構成の
ものよりも、多ビット、即ち複数のＩＯビンを有する構
成のものが多く用いられている。例えば、５４ｋｂｉｔ
の時代には６４にワード×１ビットであったものが、２
５６ｋｂ　ｉ　ｔの時代に入ると６４にワード×４ビッ
トになった。

更に、ＩＭｂ　ｉ　ｔの時代になると、２５６にワード
×４ビット、または１２８にワード×８ビット構成のも
のが、要求されるようになってきた。

このような、マルチボートメモリにおいては、データ転
送サイクルでは、トランスファーゲートを介して、メモ
リセルアレイ中のある行に配置されたメモリセルとデー
タレジスタとの間でデータ転送が行われる。

第５図は、従来のメモリ装置の一例の概略構成図である
。同図において、メモリセルアレイ１００は、マトリッ
クス状にメモリセルを配置してＭ行×Ｎ列×ｎビットの
メモリセルアレイとして構成されている。そのメモリセ
ルアレイ１００のビット線は、データ転送を制御するた
めの、トランジスタで構成されるトランスファーゲート
２０　（２０（０）　〜２０　（ｎ−１））を介してデ
ータレジスタ３０　［：’３０　（０）〜３０（ｎ−１
））と接続される。トランスファーゲート制御回路６０
０は、トランスファー制御信号ＴＲＧによりトランスフ
ァーゲート２０　　（２０（０）〜２０（ｎ−１））を
制御している。一方、制御回路７００は、データ転送サ
イクルを制御する。

かかる構成の装置は次のように動作する。制御回路７０
０によってデータ転送サイクル、つまり、リード転送サ
イクル及びライト転送サイクル等を実行する。即ち、ト
ランスファーゲート制御回路６００からトランスファー
制御信号ＴＲＧが出力される。この制御信号ＴＲＧによ
り、すべてのトランスファーゲーｈ２０　（２０（０）
〜２０（ｎ−１））が開く。これにより、全てのデータ
が、データレジスタ３０　（３０（０）　〜３０　（ｎ
−１）〕からメモリセルアレイ１００に転送され、また
はこれとは逆にメモリセルアレイ１００からデータレジ
スタ３０　（３０’　（０）〜３０（ｎ−１）〕に転送
される。

（発明が解決しようとする課題）従来のメモリ装置は以上のように構成されている。多ビ
ット化が進んでいるにもかかわらず、トランスファーゲ
ート２０　（２，０（０）〜２０（ｎ−１）〕が、制御
回路６００によって一括して制御されている。このため
、メモリセルアレイ１００やデータレジスタ３０　（３
０（０）〜３０（ｎ−１））のあるＩＯのデータを書き
換える必要がない場合も、データ転送サイクルによっで
ある全ＩＯのデータが書き換えられてしまうという問題
点があった。

本発明は、上記に鑑みてなされたもので、その目的は、
選択されたワード線に接続し、かつ異なる■０ピンとデ
ータのやりとりを行なうメモリセルのうち任意のメモリ
セルのみにおいてデータ転送が行われるようにして、不
必要なデータの書き換えを防止したマルチボートメモリ
装置を得ることにある。

〔発明の構成〕

（課題を解決するための手段）本発明のマルチポートメモリ装置は、Ｍ行×Ｎ列のメモ
リセルを有するｎピッ小構成のメモリセルアレイと、Ｎ
×ｎ個のデータレジスタとの間で、前記メモリセルアレ
イと前記データレジスタとの間に接続したＮ×ｎのトラ
ンスファーゲートを開放することによりデータの相互伝
送をしてデータのリード、ライトを行うようにしたマル
チポートメモリ装置において、前記Ｎ×ｎのトランスファーゲートのうちの任意のもの
について開放するためのｎビットのマスクデータを格納
するｎビット構成のマスクデータレジスタと、前記ｎビットのマスクデータの各ビットに応じて、前記
Ｎ×ｎのトランスファーゲートのうちの任意のものをそ
れぞれ個別に開放するためのｎ　１１．ｆｌのゲート信
号を出力するゲート信号出力手段と、を備えるものとし
て構成される。

（作　用）マスクデータレジスタにｎビットのマスクデータが格納
されている。ゲート信号入力手段からマスクレジスタ中
のｎビットのマスクデータに応じたｎ個のゲート信号が
出力される。これらのｎ個のゲート信号によって、Ｎ×
ｎのトランスファーゲートのうちの任意のものが選択的
に開放される。

開放されたトランスファーゲートを通じて、任意ＩＯの
データのみがリード、ライトされる。

（実施例）以下、図面を参照しながら本発明の詳細な説明する。

第１図は本発明の一実施例に係るマルチボートメモリ装
置の概略構成図である。この第１図において、メモリセ
ルアレイ１００は、Ｍ行×Ｎ列×ｎビットのマトリック
ス状に配置されたメモリセルである。入力データバッフ
ァ５０　［５０（０）〜５０（ｎ−１））は、ｎビット
のマスクデータｌ０（０〜ｎ−１）を外部から取り込ん
で、−時的に格納しておくものである。

マスクデータレジスタ４０　［４０（０）〜４０（ｎ−
１））は、入力データバッフ７５０　［５０（０）〜５
０（ｎ−１））からのマスクデータ、即ち、データｌ０
（０〜ｎ−１）に基づくマスクデータを格納するもので
ある。トランスファーゲート信号制御回路４５　（４５
（０）〜４５（ｎ−１）〕は、トランスファーゲート制
御回路６００からのトランスファー制御信号ＴＲＧと、
マスクデータレジスタ４０　［４０（０）〜４０（ｎｌ
））からのマスクデータとの論理条件に基づいて、トラ
ンスファーゲート制御信号ＴＲＧ　（０）〜ＴＲＧ　（
ｎ−１）を発生し、それぞれトランスファーゲート２０
　（２０（０）〜２０（ｎ−１）〕に与える。

上記トランスファーゲート信号制御回路４５（０〜ｎ−
１）のロジック回路を第２図に示す。この第２図かられ
かるように、マスクデータレジスタ４０（０−ｎ−１）
からのマスクデータ（０〜ｎ−１）はインバータ回路９
００に入力され、ここで反転されてノア回路１０００の
一方の入力端に与えられる。ノア回路１０００の他方の
入力端にはローアドレスストローブＲＡＳが入力されて
いる。ノア回路１０００の出力はアンド回路１０１０の
一方の入力端に入力される。アンド回路１０１０の他方
の入力端には、トランスファーゲート制御回路６００か
らのトランスファー制御信号ＴＲＧが人力されている。

アンド回路１０１０の出力としてトランスファー制御信
号ＴＲＧ　（０〜ｎ−１）が得られる。

次に、第１図の装置の動作を第３図のタイミングチャー
トに従って説明する。

タイミングｔ２において、ローアドレスストローブＲＡ
Ｓが立ち下がった時に、マスクデータが“Ｌ”レベルな
らば、トランスファーゲート信号制御回路４５ｎからト
ランスファー制御信号ＴＲＧ　（０〜ｎ−１）は“Ｌ″
が出力される。これにより、メモリセルアレイ１００か
らデータレジスタ３０への、または、データレジスタ３
０からメモリセルアレイ１００への、データ転送が禁止
される。一方、タイミングｔ２にマスクデータが′Ｈル
ベルならば、トランスファーゲート２０からトランスフ
ァー制御信号ＴＲＧ　（０−ｎ−１）は“Ｈ”が出力さ
れる。これにより、メモリセルアレイ１００からデータ
レジスタ３０への、または、データレジスタ３０からメ
モリセルアレイ１００への、データ転送が実行される。

ライト転送は、外部入力信号であるローアドレスストロ
ーブＲＡＳの立ち下がるタイミングｔ２において、第３
図に示すように、ライトイネーブルＷＢ／ＷＥが“Ｌ″
レベル且つデータ転送／出力イネーブルＤＴ１０Ｅが“
Ｌ“レベルの時に実行される。そして、選択したマスク
データｌ０（０〜ｎ−１）に対応して、トランスファー
ゲート２０が、図示しないセンス増幅器が動作する前に
開く。これにより、データレジスタ３０に取り込まれて
いたデータが、メモリセルアレイ１００のビット線に転
送されて、ロウアドレスによって選択された１行分のメ
モリセルの任意のビットに選択的に書き込まれる。

一方、リード転送は外部からの入力信号であるローアド
レスストローブにτ）の立ち下がるタイミングｔ２にお
いて、第３図に示すように、ライトイネーブルＷＢ／Ｗ
Ｅが′Ｈ“レベルで且つデータ転送／出力イネーブルＤ
Ｔ１０Ｅが“Ｌ″レベル時に実行される。

メモリセルアレイ１００の１行分のメモリセルデータが
ビット線に出力される。そして、センス増幅器が動作し
て、トランスファーゲート２０に接続されたビット線の
レベルを確定する。この後、トランスファーゲート信号
制御回路４５の作用により、選択したマスクデータｌ０
（０〜ｎ−１）に対応するトランスファーゲート２０が
開き、メモリセルアレイ１００からデータレジスタ３０
にデータが転送される。

なお、上記実施例では、リード転送サイクルまたはライ
ト転送サイクルの実行中に、入力データバッファ５０か
らマスクデータレジスタ４０に、マスクデータ■０（０
〜ｎ−１）を取り込む場合を例示した。しかしながら、
第４図のタイミングチャートに示すように、転送サイク
ルとは別のサイクルで、上記マスクデータ１０（０〜ロ
ー１）を取り込むこともできる。即ち、タイミングｔ３
において、入力データバッファ５０からマスクデータレ
ジスタ４０にマスクデータｌ０（０〜ｎ　−１）を取り
込む。そして、データ転送は、タイミングｔ４において
、この取り込んだマスクデータ■０（０〜ｎ−１）に基
づいてデータ転送サイクルを実行するようにしても良い
。

また、上記実施例ではリード転送サイクル及びライト転
送サイクルの両方において、それぞれに対応するマスク
データｌ０（０−ｎ−１）を入力データバッファ５０か
らマスクデータレジスタ４０に取り込む場合を例示した
。しかしながら、どちらか一方のサイクルにおいてのみ
、マスクデータ１０（０〜ｎ−１）を新たに取り込むよ
うにしてもよい。

上記実施例によれば、以下の効果が得られる。

即ち、トランスファーゲート制御信号をｌｏ（０〜ｎ−
１）単位に分割させた為に、選択したｌｏ（０〜ｎ−１
）のみデータ転送が可能になった。

また、別サイクルでマスクデータをマスクレジスタに取
り込むようにした場合には、各データ転送サイクル中に
マスクデータをマスクレジスタに取り込まなくてすみ、
制御が簡単に行える。

〔発明の効果〕

本発明によれば、マスクデータに応じである１０のデー
タのみの転送が可能である。

マスクデータレジスタ、４５（４５０，４５１、・・・
、４５ｎ−１）・・・トランスファーゲート信号制御回
路、５０　（５００，５０１、・・・、５０ｎ）・・・
入力データバッファ、６００・・・トランスファーゲー
ト制御回路、７００・・・制御回路。

【図面の簡単な説明】

第１図は本発明の一実施例の概略構成図、第２図は第１
図のトランスファーゲート信号制御回路の詳細を示すブ
ロック図、第３図は第１図の構成の動作を説明するため
のタイミングチャート、第４図は第１図の構成の動作の
他の例を説明するためのタイミングチャート、第５図は
従来のメモリ装置の概略構成図である。

Claims

【特許請求の範囲】　Ｍ行×Ｎ列のメモリセルを有するｎビット構成のメモ
リセルアレイと、Ｎ×ｎ個のデータレジスタとの間で、
前記メモリセルアレイと前記データレジスタとの間に接
続したＮ×ｎのトランスファーゲートを開放することに
よりデータの相互伝送をしてデータのリード、ライトを
行うようにしたマルチポートメモリ装置において、前記Ｎ×ｎのトランスファーゲートのうちの任意のもの
について開放するためのｎビットのマスクデータを格納
するｎビット構成のマスクデータレジスタと、前記ｎビットのマスクデータの各ビットに応じて、前記
Ｎ×ｎのトランスファーゲートのうちの任意のものをそ
れぞれ個別に開放するためのｎ個のゲート信号を出力す
るゲート信号出力手段と、を備えることを特徴とするマ
ルチポートメモリ装置。