JPH03122891A - マルチポートメモリ装置 - Google Patents
マルチポートメモリ装置Info
- Publication number
- JPH03122891A JPH03122891A JP1261482A JP26148289A JPH03122891A JP H03122891 A JPH03122891 A JP H03122891A JP 1261482 A JP1261482 A JP 1261482A JP 26148289 A JP26148289 A JP 26148289A JP H03122891 A JPH03122891 A JP H03122891A
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- JP
- Japan
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- data
- transfer
- mask
- memory cell
- mask data
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- Pending
Links
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、マルチポートメモリ装置に関し、より詳しく
は、ランダムアクセスメモリ (RA M )ポートと
シリアルアクセスメモリ(SAM)ポートとを同じチッ
プ上に形成したマルチポートメモリ装置に関する。
は、ランダムアクセスメモリ (RA M )ポートと
シリアルアクセスメモリ(SAM)ポートとを同じチッ
プ上に形成したマルチポートメモリ装置に関する。
(従来の技術)
一般に、マルチポートメモリは、メモリセルをM行×N
列×nビットのマトリックス状に配置したメモリセルア
レイ(マルチアドレス型のダイナミックランダムアクセ
スメモリ:RAM)と、N×n個のデータレジスタ及び
N×n対(組)のトランスファーゲートから成るシリア
ル部から構成されている。マルチポートメモリは、主と
して、画像記憶用として用いられている。
列×nビットのマトリックス状に配置したメモリセルア
レイ(マルチアドレス型のダイナミックランダムアクセ
スメモリ:RAM)と、N×n個のデータレジスタ及び
N×n対(組)のトランスファーゲートから成るシリア
ル部から構成されている。マルチポートメモリは、主と
して、画像記憶用として用いられている。
半導体プロセス技術の進歩に伴い、RAM部は大容量化
が計られている。画像処理の分野では、多ワード構成の
ものよりも、多ビット、即ち複数のIOビンを有する構
成のものが多く用いられている。例えば、54kbit
の時代には64にワード×1ビットであったものが、2
56kb i tの時代に入ると64にワード×4ビッ
トになった。
が計られている。画像処理の分野では、多ワード構成の
ものよりも、多ビット、即ち複数のIOビンを有する構
成のものが多く用いられている。例えば、54kbit
の時代には64にワード×1ビットであったものが、2
56kb i tの時代に入ると64にワード×4ビッ
トになった。
更に、IMb i tの時代になると、256にワード
×4ビット、または128にワード×8ビット構成のも
のが、要求されるようになってきた。
×4ビット、または128にワード×8ビット構成のも
のが、要求されるようになってきた。
このような、マルチボートメモリにおいては、データ転
送サイクルでは、トランスファーゲートを介して、メモ
リセルアレイ中のある行に配置されたメモリセルとデー
タレジスタとの間でデータ転送が行われる。
送サイクルでは、トランスファーゲートを介して、メモ
リセルアレイ中のある行に配置されたメモリセルとデー
タレジスタとの間でデータ転送が行われる。
第5図は、従来のメモリ装置の一例の概略構成図である
。同図において、メモリセルアレイ100は、マトリッ
クス状にメモリセルを配置してM行×N列×nビットの
メモリセルアレイとして構成されている。そのメモリセ
ルアレイ100のビット線は、データ転送を制御するた
めの、トランジスタで構成されるトランスファーゲート
20 (20(0) 〜20 (n−1))を介してデ
ータレジスタ30 [:’30 (0)〜30(n−1
))と接続される。トランスファーゲート制御回路60
0は、トランスファー制御信号TRGによりトランスフ
ァーゲート20 (20(0)〜20(n−1))を
制御している。一方、制御回路700は、データ転送サ
イクルを制御する。
。同図において、メモリセルアレイ100は、マトリッ
クス状にメモリセルを配置してM行×N列×nビットの
メモリセルアレイとして構成されている。そのメモリセ
ルアレイ100のビット線は、データ転送を制御するた
めの、トランジスタで構成されるトランスファーゲート
20 (20(0) 〜20 (n−1))を介してデ
ータレジスタ30 [:’30 (0)〜30(n−1
))と接続される。トランスファーゲート制御回路60
0は、トランスファー制御信号TRGによりトランスフ
ァーゲート20 (20(0)〜20(n−1))を
制御している。一方、制御回路700は、データ転送サ
イクルを制御する。
かかる構成の装置は次のように動作する。制御回路70
0によってデータ転送サイクル、つまり、リード転送サ
イクル及びライト転送サイクル等を実行する。即ち、ト
ランスファーゲート制御回路600からトランスファー
制御信号TRGが出力される。この制御信号TRGによ
り、すべてのトランスファーゲーh20 (20(0)
〜20(n−1))が開く。これにより、全てのデータ
が、データレジスタ30 (30(0) 〜30 (n
−1)〕からメモリセルアレイ100に転送され、また
はこれとは逆にメモリセルアレイ100からデータレジ
スタ30 (30’ (0)〜30(n−1)〕に転送
される。
0によってデータ転送サイクル、つまり、リード転送サ
イクル及びライト転送サイクル等を実行する。即ち、ト
ランスファーゲート制御回路600からトランスファー
制御信号TRGが出力される。この制御信号TRGによ
り、すべてのトランスファーゲーh20 (20(0)
〜20(n−1))が開く。これにより、全てのデータ
が、データレジスタ30 (30(0) 〜30 (n
−1)〕からメモリセルアレイ100に転送され、また
はこれとは逆にメモリセルアレイ100からデータレジ
スタ30 (30’ (0)〜30(n−1)〕に転送
される。
(発明が解決しようとする課題)
従来のメモリ装置は以上のように構成されている。多ビ
ット化が進んでいるにもかかわらず、トランスファーゲ
ート20 (2,0(0)〜20(n−1)〕が、制御
回路600によって一括して制御されている。このため
、メモリセルアレイ100やデータレジスタ30 (3
0(0)〜30(n−1))のあるIOのデータを書き
換える必要がない場合も、データ転送サイクルによっで
ある全IOのデータが書き換えられてしまうという問題
点があった。
ット化が進んでいるにもかかわらず、トランスファーゲ
ート20 (2,0(0)〜20(n−1)〕が、制御
回路600によって一括して制御されている。このため
、メモリセルアレイ100やデータレジスタ30 (3
0(0)〜30(n−1))のあるIOのデータを書き
換える必要がない場合も、データ転送サイクルによっで
ある全IOのデータが書き換えられてしまうという問題
点があった。
本発明は、上記に鑑みてなされたもので、その目的は、
選択されたワード線に接続し、かつ異なる■0ピンとデ
ータのやりとりを行なうメモリセルのうち任意のメモリ
セルのみにおいてデータ転送が行われるようにして、不
必要なデータの書き換えを防止したマルチボートメモリ
装置を得ることにある。
選択されたワード線に接続し、かつ異なる■0ピンとデ
ータのやりとりを行なうメモリセルのうち任意のメモリ
セルのみにおいてデータ転送が行われるようにして、不
必要なデータの書き換えを防止したマルチボートメモリ
装置を得ることにある。
(課題を解決するための手段)
本発明のマルチポートメモリ装置は、M行×N列のメモ
リセルを有するnピッ小構成のメモリセルアレイと、N
×n個のデータレジスタとの間で、前記メモリセルアレ
イと前記データレジスタとの間に接続したN×nのトラ
ンスファーゲートを開放することによりデータの相互伝
送をしてデータのリード、ライトを行うようにしたマル
チポートメモリ装置において、 前記N×nのトランスファーゲートのうちの任意のもの
について開放するためのnビットのマスクデータを格納
するnビット構成のマスクデータレジスタと、 前記nビットのマスクデータの各ビットに応じて、前記
N×nのトランスファーゲートのうちの任意のものをそ
れぞれ個別に開放するためのn 11.flのゲート信
号を出力するゲート信号出力手段と、を備えるものとし
て構成される。
リセルを有するnピッ小構成のメモリセルアレイと、N
×n個のデータレジスタとの間で、前記メモリセルアレ
イと前記データレジスタとの間に接続したN×nのトラ
ンスファーゲートを開放することによりデータの相互伝
送をしてデータのリード、ライトを行うようにしたマル
チポートメモリ装置において、 前記N×nのトランスファーゲートのうちの任意のもの
について開放するためのnビットのマスクデータを格納
するnビット構成のマスクデータレジスタと、 前記nビットのマスクデータの各ビットに応じて、前記
N×nのトランスファーゲートのうちの任意のものをそ
れぞれ個別に開放するためのn 11.flのゲート信
号を出力するゲート信号出力手段と、を備えるものとし
て構成される。
(作 用)
マスクデータレジスタにnビットのマスクデータが格納
されている。ゲート信号入力手段からマスクレジスタ中
のnビットのマスクデータに応じたn個のゲート信号が
出力される。これらのn個のゲート信号によって、N×
nのトランスファーゲートのうちの任意のものが選択的
に開放される。
されている。ゲート信号入力手段からマスクレジスタ中
のnビットのマスクデータに応じたn個のゲート信号が
出力される。これらのn個のゲート信号によって、N×
nのトランスファーゲートのうちの任意のものが選択的
に開放される。
開放されたトランスファーゲートを通じて、任意IOの
データのみがリード、ライトされる。
データのみがリード、ライトされる。
(実施例)
以下、図面を参照しながら本発明の詳細な説明する。
第1図は本発明の一実施例に係るマルチボートメモリ装
置の概略構成図である。この第1図において、メモリセ
ルアレイ100は、M行×N列×nビットのマトリック
ス状に配置されたメモリセルである。入力データバッフ
ァ50 [50(0)〜50(n−1))は、nビット
のマスクデータl0(0〜n−1)を外部から取り込ん
で、−時的に格納しておくものである。
置の概略構成図である。この第1図において、メモリセ
ルアレイ100は、M行×N列×nビットのマトリック
ス状に配置されたメモリセルである。入力データバッフ
ァ50 [50(0)〜50(n−1))は、nビット
のマスクデータl0(0〜n−1)を外部から取り込ん
で、−時的に格納しておくものである。
マスクデータレジスタ40 [40(0)〜40(n−
1))は、入力データバッフ750 [50(0)〜5
0(n−1))からのマスクデータ、即ち、データl0
(0〜n−1)に基づくマスクデータを格納するもので
ある。トランスファーゲート信号制御回路45 (45
(0)〜45(n−1)〕は、トランスファーゲート制
御回路600からのトランスファー制御信号TRGと、
マスクデータレジスタ40 [40(0)〜40(nl
))からのマスクデータとの論理条件に基づいて、トラ
ンスファーゲート制御信号TRG (0)〜TRG (
n−1)を発生し、それぞれトランスファーゲート20
(20(0)〜20(n−1)〕に与える。
1))は、入力データバッフ750 [50(0)〜5
0(n−1))からのマスクデータ、即ち、データl0
(0〜n−1)に基づくマスクデータを格納するもので
ある。トランスファーゲート信号制御回路45 (45
(0)〜45(n−1)〕は、トランスファーゲート制
御回路600からのトランスファー制御信号TRGと、
マスクデータレジスタ40 [40(0)〜40(nl
))からのマスクデータとの論理条件に基づいて、トラ
ンスファーゲート制御信号TRG (0)〜TRG (
n−1)を発生し、それぞれトランスファーゲート20
(20(0)〜20(n−1)〕に与える。
上記トランスファーゲート信号制御回路45(0〜n−
1)のロジック回路を第2図に示す。この第2図かられ
かるように、マスクデータレジスタ40(0−n−1)
からのマスクデータ(0〜n−1)はインバータ回路9
00に入力され、ここで反転されてノア回路1000の
一方の入力端に与えられる。ノア回路1000の他方の
入力端にはローアドレスストローブRASが入力されて
いる。ノア回路1000の出力はアンド回路1010の
一方の入力端に入力される。アンド回路1010の他方
の入力端には、トランスファーゲート制御回路600か
らのトランスファー制御信号TRGが人力されている。
1)のロジック回路を第2図に示す。この第2図かられ
かるように、マスクデータレジスタ40(0−n−1)
からのマスクデータ(0〜n−1)はインバータ回路9
00に入力され、ここで反転されてノア回路1000の
一方の入力端に与えられる。ノア回路1000の他方の
入力端にはローアドレスストローブRASが入力されて
いる。ノア回路1000の出力はアンド回路1010の
一方の入力端に入力される。アンド回路1010の他方
の入力端には、トランスファーゲート制御回路600か
らのトランスファー制御信号TRGが人力されている。
アンド回路1010の出力としてトランスファー制御信
号TRG (0〜n−1)が得られる。
号TRG (0〜n−1)が得られる。
次に、第1図の装置の動作を第3図のタイミングチャー
トに従って説明する。
トに従って説明する。
タイミングt2において、ローアドレスストローブRA
Sが立ち下がった時に、マスクデータが“L”レベルな
らば、トランスファーゲート信号制御回路45nからト
ランスファー制御信号TRG (0〜n−1)は“L″
が出力される。これにより、メモリセルアレイ100か
らデータレジスタ30への、または、データレジスタ3
0からメモリセルアレイ100への、データ転送が禁止
される。一方、タイミングt2にマスクデータが′Hル
ベルならば、トランスファーゲート20からトランスフ
ァー制御信号TRG (0−n−1)は“H”が出力さ
れる。これにより、メモリセルアレイ100からデータ
レジスタ30への、または、データレジスタ30からメ
モリセルアレイ100への、データ転送が実行される。
Sが立ち下がった時に、マスクデータが“L”レベルな
らば、トランスファーゲート信号制御回路45nからト
ランスファー制御信号TRG (0〜n−1)は“L″
が出力される。これにより、メモリセルアレイ100か
らデータレジスタ30への、または、データレジスタ3
0からメモリセルアレイ100への、データ転送が禁止
される。一方、タイミングt2にマスクデータが′Hル
ベルならば、トランスファーゲート20からトランスフ
ァー制御信号TRG (0−n−1)は“H”が出力さ
れる。これにより、メモリセルアレイ100からデータ
レジスタ30への、または、データレジスタ30からメ
モリセルアレイ100への、データ転送が実行される。
ライト転送は、外部入力信号であるローアドレスストロ
ーブRASの立ち下がるタイミングt2において、第3
図に示すように、ライトイネーブルWB/WEが“L″
レベル且つデータ転送/出力イネーブルDT10Eが“
L“レベルの時に実行される。そして、選択したマスク
データl0(0〜n−1)に対応して、トランスファー
ゲート20が、図示しないセンス増幅器が動作する前に
開く。これにより、データレジスタ30に取り込まれて
いたデータが、メモリセルアレイ100のビット線に転
送されて、ロウアドレスによって選択された1行分のメ
モリセルの任意のビットに選択的に書き込まれる。
ーブRASの立ち下がるタイミングt2において、第3
図に示すように、ライトイネーブルWB/WEが“L″
レベル且つデータ転送/出力イネーブルDT10Eが“
L“レベルの時に実行される。そして、選択したマスク
データl0(0〜n−1)に対応して、トランスファー
ゲート20が、図示しないセンス増幅器が動作する前に
開く。これにより、データレジスタ30に取り込まれて
いたデータが、メモリセルアレイ100のビット線に転
送されて、ロウアドレスによって選択された1行分のメ
モリセルの任意のビットに選択的に書き込まれる。
一方、リード転送は外部からの入力信号であるローアド
レスストローブにτ)の立ち下がるタイミングt2にお
いて、第3図に示すように、ライトイネーブルWB/W
Eが′H“レベルで且つデータ転送/出力イネーブルD
T10Eが“L″レベル時に実行される。
レスストローブにτ)の立ち下がるタイミングt2にお
いて、第3図に示すように、ライトイネーブルWB/W
Eが′H“レベルで且つデータ転送/出力イネーブルD
T10Eが“L″レベル時に実行される。
メモリセルアレイ100の1行分のメモリセルデータが
ビット線に出力される。そして、センス増幅器が動作し
て、トランスファーゲート20に接続されたビット線の
レベルを確定する。この後、トランスファーゲート信号
制御回路45の作用により、選択したマスクデータl0
(0〜n−1)に対応するトランスファーゲート20が
開き、メモリセルアレイ100からデータレジスタ30
にデータが転送される。
ビット線に出力される。そして、センス増幅器が動作し
て、トランスファーゲート20に接続されたビット線の
レベルを確定する。この後、トランスファーゲート信号
制御回路45の作用により、選択したマスクデータl0
(0〜n−1)に対応するトランスファーゲート20が
開き、メモリセルアレイ100からデータレジスタ30
にデータが転送される。
なお、上記実施例では、リード転送サイクルまたはライ
ト転送サイクルの実行中に、入力データバッファ50か
らマスクデータレジスタ40に、マスクデータ■0(0
〜n−1)を取り込む場合を例示した。しかしながら、
第4図のタイミングチャートに示すように、転送サイク
ルとは別のサイクルで、上記マスクデータ10(0〜ロ
ー1)を取り込むこともできる。即ち、タイミングt3
において、入力データバッファ50からマスクデータレ
ジスタ40にマスクデータl0(0〜n −1)を取り
込む。そして、データ転送は、タイミングt4において
、この取り込んだマスクデータ■0(0〜n−1)に基
づいてデータ転送サイクルを実行するようにしても良い
。
ト転送サイクルの実行中に、入力データバッファ50か
らマスクデータレジスタ40に、マスクデータ■0(0
〜n−1)を取り込む場合を例示した。しかしながら、
第4図のタイミングチャートに示すように、転送サイク
ルとは別のサイクルで、上記マスクデータ10(0〜ロ
ー1)を取り込むこともできる。即ち、タイミングt3
において、入力データバッファ50からマスクデータレ
ジスタ40にマスクデータl0(0〜n −1)を取り
込む。そして、データ転送は、タイミングt4において
、この取り込んだマスクデータ■0(0〜n−1)に基
づいてデータ転送サイクルを実行するようにしても良い
。
また、上記実施例ではリード転送サイクル及びライト転
送サイクルの両方において、それぞれに対応するマスク
データl0(0−n−1)を入力データバッファ50か
らマスクデータレジスタ40に取り込む場合を例示した
。しかしながら、どちらか一方のサイクルにおいてのみ
、マスクデータ10(0〜n−1)を新たに取り込むよ
うにしてもよい。
送サイクルの両方において、それぞれに対応するマスク
データl0(0−n−1)を入力データバッファ50か
らマスクデータレジスタ40に取り込む場合を例示した
。しかしながら、どちらか一方のサイクルにおいてのみ
、マスクデータ10(0〜n−1)を新たに取り込むよ
うにしてもよい。
上記実施例によれば、以下の効果が得られる。
即ち、トランスファーゲート制御信号をlo(0〜n−
1)単位に分割させた為に、選択したlo(0〜n−1
)のみデータ転送が可能になった。
1)単位に分割させた為に、選択したlo(0〜n−1
)のみデータ転送が可能になった。
また、別サイクルでマスクデータをマスクレジスタに取
り込むようにした場合には、各データ転送サイクル中に
マスクデータをマスクレジスタに取り込まなくてすみ、
制御が簡単に行える。
り込むようにした場合には、各データ転送サイクル中に
マスクデータをマスクレジスタに取り込まなくてすみ、
制御が簡単に行える。
本発明によれば、マスクデータに応じである10のデー
タのみの転送が可能である。
タのみの転送が可能である。
マスクデータレジスタ、45(450,451、・・・
、45n−1)・・・トランスファーゲート信号制御回
路、50 (500,501、・・・、50n)・・・
入力データバッファ、600・・・トランスファーゲー
ト制御回路、700・・・制御回路。
、45n−1)・・・トランスファーゲート信号制御回
路、50 (500,501、・・・、50n)・・・
入力データバッファ、600・・・トランスファーゲー
ト制御回路、700・・・制御回路。
第1図は本発明の一実施例の概略構成図、第2図は第1
図のトランスファーゲート信号制御回路の詳細を示すブ
ロック図、第3図は第1図の構成の動作を説明するため
のタイミングチャート、第4図は第1図の構成の動作の
他の例を説明するためのタイミングチャート、第5図は
従来のメモリ装置の概略構成図である。
図のトランスファーゲート信号制御回路の詳細を示すブ
ロック図、第3図は第1図の構成の動作を説明するため
のタイミングチャート、第4図は第1図の構成の動作の
他の例を説明するためのタイミングチャート、第5図は
従来のメモリ装置の概略構成図である。
Claims (1)
- 【特許請求の範囲】 M行×N列のメモリセルを有するnビット構成のメモ
リセルアレイと、N×n個のデータレジスタとの間で、
前記メモリセルアレイと前記データレジスタとの間に接
続したN×nのトランスファーゲートを開放することに
よりデータの相互伝送をしてデータのリード、ライトを
行うようにしたマルチポートメモリ装置において、 前記N×nのトランスファーゲートのうちの任意のもの
について開放するためのnビットのマスクデータを格納
するnビット構成のマスクデータレジスタと、 前記nビットのマスクデータの各ビットに応じて、前記
N×nのトランスファーゲートのうちの任意のものをそ
れぞれ個別に開放するためのn個のゲート信号を出力す
るゲート信号出力手段と、を備えることを特徴とするマ
ルチポートメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1261482A JPH03122891A (ja) | 1989-10-06 | 1989-10-06 | マルチポートメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1261482A JPH03122891A (ja) | 1989-10-06 | 1989-10-06 | マルチポートメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03122891A true JPH03122891A (ja) | 1991-05-24 |
Family
ID=17362520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1261482A Pending JPH03122891A (ja) | 1989-10-06 | 1989-10-06 | マルチポートメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03122891A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271087A (ja) * | 1991-01-29 | 1992-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2007330554A (ja) * | 2006-06-15 | 2007-12-27 | Sega Corp | 取り出し装置および取り出し装置を備えた物品払い出し装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03173995A (ja) * | 1989-09-25 | 1991-07-29 | Mitsubishi Electric Corp | マルチポート・ランダム・アクセス・メモリ |
-
1989
- 1989-10-06 JP JP1261482A patent/JPH03122891A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03173995A (ja) * | 1989-09-25 | 1991-07-29 | Mitsubishi Electric Corp | マルチポート・ランダム・アクセス・メモリ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271087A (ja) * | 1991-01-29 | 1992-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2007330554A (ja) * | 2006-06-15 | 2007-12-27 | Sega Corp | 取り出し装置および取り出し装置を備えた物品払い出し装置 |
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