JPH03205680A - 行列配置の複数の記憶セルを有する記憶装置 - Google Patents
行列配置の複数の記憶セルを有する記憶装置Info
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- JPH03205680A JPH03205680A JP2264930A JP26493090A JPH03205680A JP H03205680 A JPH03205680 A JP H03205680A JP 2264930 A JP2264930 A JP 2264930A JP 26493090 A JP26493090 A JP 26493090A JP H03205680 A JPH03205680 A JP H03205680A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、半導体記憶装置の分野、特にチップ上にキャ
ッシュケイパビリテイー有する半導体記憶装置に関する
。
ッシュケイパビリテイー有する半導体記憶装置に関する
。
[従来の技術]
半導体分野において引き続いている傾向は、動的等速読
出し記憶装置(以下、DRAM)のような半導体記憶装
置内のチップ当たりの記憶ビット密度の増大である。過
去10年の間、DRAMの各新世代は、その先行世代の
4倍の率で記憶容量を増大を実現しており、DRAMチ
ップの最新世代はチップ当たり4メガビットを含んでい
る。記憶装置のこのような密度の急速な増大は、記憶帯
幅、すなわち、使用者が記憶装置内のビットにアクセス
することのできる速度を増大することの要求となって現
れている。記憶装置の密度の増大に伴う記憶帯幅の向上
がないと、新世代の記憶装置によって実現された追加ビ
ットは、使用者に対して利用率を低下させる。
出し記憶装置(以下、DRAM)のような半導体記憶装
置内のチップ当たりの記憶ビット密度の増大である。過
去10年の間、DRAMの各新世代は、その先行世代の
4倍の率で記憶容量を増大を実現しており、DRAMチ
ップの最新世代はチップ当たり4メガビットを含んでい
る。記憶装置のこのような密度の急速な増大は、記憶帯
幅、すなわち、使用者が記憶装置内のビットにアクセス
することのできる速度を増大することの要求となって現
れている。記憶装置の密度の増大に伴う記憶帯幅の向上
がないと、新世代の記憶装置によって実現された追加ビ
ットは、使用者に対して利用率を低下させる。
多様な体系的技術が、単にアクセス時間を向上すること
の他に、記憶帯幅の向上を目指している。
の他に、記憶帯幅の向上を目指している。
最新のDRAMは、動的列復号アクセス性を備えるよう
に造られており、ここでは、アクセスされた行内の分離
したビットが、行アドレス又は列アドレスストローブ信
号を転送されることを要せず、単に、列アドレスを転送
されることによってアクセスされる。静的列復号ケイパ
ビリティーを有するDRAMの例は、米国テキサスイン
スツルメント社(Texas Inst『uments
Incorporated)によって製造されかつ販
売されているTMS4C1027DRAM,及び198
8年6月14日交付されかつテキサスインスツルメント
社に譲受された米国特許第4.750.839号に記載
されたDRAMがある。ビデオ及びグラフィク目的のた
めに、ビデオDRAMがあり、テキサスインッルメント
社に全て譲受された1987年1月27日交付された米
国特許第4,639.890号、1987年1月13日
交付された米国特許第4,636,986号、及び19
89年2月21日交付された米国特許第4,807,1
89号に記載されているが、このDRAMは、レジスタ
を含み、アクセスされた行からこのレジスタ内に多数の
ビットが記憶配列の等速呼出しに対して非同期的にかつ
これから独立にロードされ、及び直列に出力される。
に造られており、ここでは、アクセスされた行内の分離
したビットが、行アドレス又は列アドレスストローブ信
号を転送されることを要せず、単に、列アドレスを転送
されることによってアクセスされる。静的列復号ケイパ
ビリティーを有するDRAMの例は、米国テキサスイン
スツルメント社(Texas Inst『uments
Incorporated)によって製造されかつ販
売されているTMS4C1027DRAM,及び198
8年6月14日交付されかつテキサスインスツルメント
社に譲受された米国特許第4.750.839号に記載
されたDRAMがある。ビデオ及びグラフィク目的のた
めに、ビデオDRAMがあり、テキサスインッルメント
社に全て譲受された1987年1月27日交付された米
国特許第4,639.890号、1987年1月13日
交付された米国特許第4,636,986号、及び19
89年2月21日交付された米国特許第4,807,1
89号に記載されているが、このDRAMは、レジスタ
を含み、アクセスされた行からこのレジスタ内に多数の
ビットが記憶配列の等速呼出しに対して非同期的にかつ
これから独立にロードされ、及び直列に出力される。
データ処理システムの記憶装置を利用の向上するために
このシステムに内に使用される通常の技術は、キャッシ
ュの使用である。キャッシュ記憶は、比較的小形かつ高
速記憶であって、アドレスされた記憶場所を囲むいくつ
かの主記憶場所かららデータを記憶する。キャッシュ動
作の理論は、システム中央処理装置(CPU)が(アド
レス値の上で)隣接又は近くの記憶場所及び最近アドレ
スされた記憶場所をひんばにアドレスするであろうとい
うことにある。キャッシュ内に記憶されているデータの
各群は、「タグ」、すなわち、このキャッシュに記憶さ
れたデータに共通の記憶アドレスの部分に関連し、及び
比較器は中央処理装置によって転送された記憶アドレス
の部分,をキャッシュ内に記憶された1つ又は複数のタ
グと比較する。もし所望の記憶アドレスがタグ値と一致
する(すなわち、キャッシュ「ヒット」が起こる)なら
ば、このキャッシュは、主記憶がアドレスされたとした
場合におけるよりも、所望データを遥かに高速で転送す
るようにアクセスされることができ、これによってこの
システムの有効記憶帯幅を向上する。
このシステムに内に使用される通常の技術は、キャッシ
ュの使用である。キャッシュ記憶は、比較的小形かつ高
速記憶であって、アドレスされた記憶場所を囲むいくつ
かの主記憶場所かららデータを記憶する。キャッシュ動
作の理論は、システム中央処理装置(CPU)が(アド
レス値の上で)隣接又は近くの記憶場所及び最近アドレ
スされた記憶場所をひんばにアドレスするであろうとい
うことにある。キャッシュ内に記憶されているデータの
各群は、「タグ」、すなわち、このキャッシュに記憶さ
れたデータに共通の記憶アドレスの部分に関連し、及び
比較器は中央処理装置によって転送された記憶アドレス
の部分,をキャッシュ内に記憶された1つ又は複数のタ
グと比較する。もし所望の記憶アドレスがタグ値と一致
する(すなわち、キャッシュ「ヒット」が起こる)なら
ば、このキャッシュは、主記憶がアドレスされたとした
場合におけるよりも、所望データを遥かに高速で転送す
るようにアクセスされることができ、これによってこの
システムの有効記憶帯幅を向上する。
所望の記憶アドレスの適当な部分がキャッシュ内に記憶
されているデータと一致しない(すなわち、キャッシュ
「ミス」の際には、主記憶がアクセスされなければなら
ず、この結果、キャッシュアクセスに比較して遅延を生
じ、及び、一般に、キャッシュの部分は、次いで、新し
くアドレスされた主記憶場所の近接場所内の主記憶から
のデータで再充填される。キャッシュの代わりに主記憶
をアクセスするために要求される追加時間と新記憶アド
レスの近接アドレスからの新データでキャッシュを再充
填するために要求される追加時間との和は、「ミスペナ
ルティー」と呼ばれる。
されているデータと一致しない(すなわち、キャッシュ
「ミス」の際には、主記憶がアクセスされなければなら
ず、この結果、キャッシュアクセスに比較して遅延を生
じ、及び、一般に、キャッシュの部分は、次いで、新し
くアドレスされた主記憶場所の近接場所内の主記憶から
のデータで再充填される。キャッシュの代わりに主記憶
をアクセスするために要求される追加時間と新記憶アド
レスの近接アドレスからの新データでキャッシュを再充
填するために要求される追加時間との和は、「ミスペナ
ルティー」と呼ばれる。
注意すべきことは、キャッシュの再充填に要求される時
間、並びに所望記憶アドレスに対する主記憶への初期ア
クセスは、主記憶サイクル時間に依存し、かつキャッシ
ュ内のビット数(又はキャッシュ「線」と通常呼ばれる
所与のタグに関連するキャッシュの部分)に正比例する
。結果として、もしミスペナルティーが大きくなれば、
例え、低ミス率であっても、このシステムの有効記憶帯
幅が減少するであうろ。キャッシュの記憶帯幅の向上に
よってシステムの性能を向上するに当たり、したがって
、キャッシュミス率を減少させるのみならず、各キャッ
シュミスに関連するミスペナルティーを減少させること
が重要である。
間、並びに所望記憶アドレスに対する主記憶への初期ア
クセスは、主記憶サイクル時間に依存し、かつキャッシ
ュ内のビット数(又はキャッシュ「線」と通常呼ばれる
所与のタグに関連するキャッシュの部分)に正比例する
。結果として、もしミスペナルティーが大きくなれば、
例え、低ミス率であっても、このシステムの有効記憶帯
幅が減少するであうろ。キャッシュの記憶帯幅の向上に
よってシステムの性能を向上するに当たり、したがって
、キャッシュミス率を減少させるのみならず、各キャッ
シュミスに関連するミスペナルティーを減少させること
が重要である。
上述したような静的列復号特徴を有するDRAMは、キ
ャッシュ編成内に使用されている。
ャッシュ編成内に使用されている。
これについては、次を参照されたい。J.グッドマン及
びM− C.チャン、「記憶階眉としての静的列RAM
の使用」、第11回年次コンピュータシンポジュウム(
米国電気電子学会コンピュータ部会プレス、1984年
)、ページ167から17 4 (J, Goodma
n and M−C. Chiang. “The
Use ofStatic Column RAM a
s a Memor7 Hierarcb7 .The
lIfbAnnual Sytnposivm on
CompIIter^rchitecjure (I
EEE Computer Sosiel7 Pres
s ,1984)pp.167〜174)。しかしなが
ら、このような記憶装置は、静的列緩衝記憶内に記憶の
1行全部を記憶し、それゆえキャッシュヒットは、その
アドレスが単一行内にあることを要求する。静的列緩衝
記憶内に記憶されている行の寸法は(例えば、もし多数
の順序アドレスがアドレスされようとするならば)、多
数のキャッシュヒットを可能とするでろうけれども、キ
ャッシュヒットの公算は、もし多数の行アドレスが緩衝
記憶内に少なくとも部分的に記憶された場合に得られる
であろう公算よりは、低下させられる。
びM− C.チャン、「記憶階眉としての静的列RAM
の使用」、第11回年次コンピュータシンポジュウム(
米国電気電子学会コンピュータ部会プレス、1984年
)、ページ167から17 4 (J, Goodma
n and M−C. Chiang. “The
Use ofStatic Column RAM a
s a Memor7 Hierarcb7 .The
lIfbAnnual Sytnposivm on
CompIIter^rchitecjure (I
EEE Computer Sosiel7 Pres
s ,1984)pp.167〜174)。しかしなが
ら、このような記憶装置は、静的列緩衝記憶内に記憶の
1行全部を記憶し、それゆえキャッシュヒットは、その
アドレスが単一行内にあることを要求する。静的列緩衝
記憶内に記憶されている行の寸法は(例えば、もし多数
の順序アドレスがアドレスされようとするならば)、多
数のキャッシュヒットを可能とするでろうけれども、キ
ャッシュヒットの公算は、もし多数の行アドレスが緩衝
記憶内に少なくとも部分的に記憶された場合に得られる
であろう公算よりは、低下させられる。
[発明が解決しようとする問題点コ
本発明の目的は、チップ上キャッシュ記憶内の多元セッ
ト連想に起因してキャッシュミス率を減少した記憶装置
を提供することにある。
ト連想に起因してキャッシュミス率を減少した記憶装置
を提供することにある。
本発明の他の目的は、DRAMチップ内に効率的に組み
込まれるこのような記憶装置を提供することにある。
込まれるこのような記憶装置を提供することにある。
本発明の更に他の目的は、キャッシュケイパビリティー
を利用するために最少のチップ外論理素子しか必要とし
ないような記憶装置を提供することにある。
を利用するために最少のチップ外論理素子しか必要とし
ないような記憶装置を提供することにある。
本発明の更に他の目的は、キャッシュの内容を擾乱する
ことなく配列データをリフレッシュすることのできるよ
うな記憶装置を提供することにある。
ことなく配列データをリフレッシュすることのできるよ
うな記憶装置を提供することにある。
本発明の更に他の目的は、キャッシュの部分の更新中に
この記憶内のデータをリフレッシュすることのできるよ
うな記憶装置を提供するとにある。
この記憶内のデータをリフレッシュすることのできるよ
うな記憶装置を提供するとにある。
本発明の更に他の目的は、このような記憶装置を利用す
るシステムを提供することにある。
るシステムを提供することにある。
また、本発明のその他の数々の目的は、付図との関連に
おける次の説明を参照するならば、当業者にとって明白
になるであろう。
おける次の説明を参照するならば、当業者にとって明白
になるであろう。
[問題を解決するための手段]
本発明は、記憶配列の各列に関連する多数のラッチを配
設することによって半導体記憶装置内に組み込まれるが
、これらのラッチの各々はこの列に対するセンス増幅器
に選択的に接続可能である。
設することによって半導体記憶装置内に組み込まれるが
、これらのラッチの各々はこの列に対するセンス増幅器
に選択的に接続可能である。
これらのラッチは、いくつかのセットに群分され、これ
らのセットは記憶配列の列のセットに対応する。記憶配
列の選択された行からのデータは、データが読み取りか
つ書き込まれるべき選択されたラッチのセット内にロー
ドされる。列の各セットに関連する多数ラッチの選択は
、多数の列アドレスストローブ信号によって達成される
。
らのセットは記憶配列の列のセットに対応する。記憶配
列の選択された行からのデータは、データが読み取りか
つ書き込まれるべき選択されたラッチのセット内にロー
ドされる。列の各セットに関連する多数ラッチの選択は
、多数の列アドレスストローブ信号によって達成される
。
[実施例]
第1図は、本発明のセット連想による記憶配列2の編成
を示し、本発明によって達成されるキヤシュ動作の向上
を説明することを目的としている。
を示し、本発明によって達成されるキヤシュ動作の向上
を説明することを目的としている。
配列2は記憶セルの方形配置であり、これらのセルは最
近のDRAM内に使用される1トランジスタ1コンデン
サ記憶セルであり、このような記憶セルが行と列に配置
されている。動作の説明のために、配列2は0から31
までの番号を付けられた32の行を含む。配列2は列の
4つの群に分割され、それゆえ、行の各々は4つの群の
各々内に列を含む。したがって、配列2は、副配列6。
近のDRAM内に使用される1トランジスタ1コンデン
サ記憶セルであり、このような記憶セルが行と列に配置
されている。動作の説明のために、配列2は0から31
までの番号を付けられた32の行を含む。配列2は列の
4つの群に分割され、それゆえ、行の各々は4つの群の
各々内に列を含む。したがって、配列2は、副配列6。
から63を含む。もとより、注意すべきことは、配列の
所望の体系及びキャッシュ性能に応じて、4っの副配列
6より少なく又は多くてしても代替的に使用可能である
ということである。
所望の体系及びキャッシュ性能に応じて、4っの副配列
6より少なく又は多くてしても代替的に使用可能である
ということである。
配列2に関連して、レジスタ4A及び4Bかある。レジ
スタ4A及び4Bの各々内に含まれるビット数は、配列
2内の列の数に等しい。レジスタ4A及び4Bは、また
、それぞれ、4つの副レジスタ4A から4A3及び4
B Oから4B3に分0 割され、各副レジスタは副配列6の1つに関連する。副
配列6の各々は、したがって、これに関連する一対の副
レジスタ4A及び4Bを有する。
スタ4A及び4Bの各々内に含まれるビット数は、配列
2内の列の数に等しい。レジスタ4A及び4Bは、また
、それぞれ、4つの副レジスタ4A から4A3及び4
B Oから4B3に分0 割され、各副レジスタは副配列6の1つに関連する。副
配列6の各々は、したがって、これに関連する一対の副
レジスタ4A及び4Bを有する。
向上したキャッシュ動作は、本発明によれば、配列2に
対する多数の副レジスタ4A及び4Bの可用度によって
、得られる。副配列6の2つの行の内容が分離的にキャ
ッシュされるような方式は、2元連想と呼ばれる。いう
までもなく明らかなことは、各副配列6に対して追加の
副レジスタ4を配設することができれば、rnJ元セッ
ト連想を実現することができ、ここで、nは副配列の行
の内容を記憶することのできる副レジスタの数である。
対する多数の副レジスタ4A及び4Bの可用度によって
、得られる。副配列6の2つの行の内容が分離的にキャ
ッシュされるような方式は、2元連想と呼ばれる。いう
までもなく明らかなことは、各副配列6に対して追加の
副レジスタ4を配設することができれば、rnJ元セッ
ト連想を実現することができ、ここで、nは副配列の行
の内容を記憶することのできる副レジスタの数である。
副配列6の各々内の異なる行からのデータを記憶する多
数の副レジスタ4A及び4Bは、キャッシュヒットの公
算を増大し、それによってキャッシュ性能を向上する。
数の副レジスタ4A及び4Bは、キャッシュヒットの公
算を増大し、それによってキャッシュ性能を向上する。
第1図を参照すると、副配列6。は、強調斜線縞を入ら
れた行4及び21を有し、これら2つの行がレジスタ4
A及び4Bに記憶されることを示す。この例においては
、副配列6 の行4の内容は、副レジスタAAD内O に記憶され、かつ行21の内容は副レジスタA B o
内に記憶される。したがって、もしこの記憶配列が、副
配列6oに関連する群内の列に対する行4又は行21の
いずれか内の1ビットに対するアドレスを受け取るなら
ば、キャッシュ「ヒット」が起こり、そのデータを、行
アドレスを復号しかつこの行を附勢することなく、すな
わち、この記憶配列のキャッシュサイクル時間で以て読
み取り又は書き込むことができる。
れた行4及び21を有し、これら2つの行がレジスタ4
A及び4Bに記憶されることを示す。この例においては
、副配列6 の行4の内容は、副レジスタAAD内O に記憶され、かつ行21の内容は副レジスタA B o
内に記憶される。したがって、もしこの記憶配列が、副
配列6oに関連する群内の列に対する行4又は行21の
いずれか内の1ビットに対するアドレスを受け取るなら
ば、キャッシュ「ヒット」が起こり、そのデータを、行
アドレスを復号しかつこの行を附勢することなく、すな
わち、この記憶配列のキャッシュサイクル時間で以て読
み取り又は書き込むことができる。
他の副配列6 から63は、異なる行からのデー
ータをそれぞれの副レジスタ4A1及び4B内に記憶さ
せることができる。例えば、副配列61内の行7の内容
は副レジスタ4A内に記憶され、副配列6 内の行13
の内容は副レジスタ4B,内1 に記憶される。注意すべきことは、これらの行の各々が
副レジスタ4A又は4Bのいずれか内に記憶されるとい
うこと、及び副配列61について第1図に示されるよう
に、2つの行のうちの上側の行(副配列61に対する行
7)は下側の副レジスタ4B内に記憶されるということ
である。副配列?■を参照すると、行4の内容は副レジ
スタ4 B 2内に記憶され、上に注意したように、副
配列6oからの行4の内容は副レジスタA A o内に
記憶される。したがって、異なる副配列6内の同じ行の
内容が、レジスタ4A及び4Bの異なる1つに記憶され
る。
せることができる。例えば、副配列61内の行7の内容
は副レジスタ4A内に記憶され、副配列6 内の行13
の内容は副レジスタ4B,内1 に記憶される。注意すべきことは、これらの行の各々が
副レジスタ4A又は4Bのいずれか内に記憶されるとい
うこと、及び副配列61について第1図に示されるよう
に、2つの行のうちの上側の行(副配列61に対する行
7)は下側の副レジスタ4B内に記憶されるということ
である。副配列?■を参照すると、行4の内容は副レジ
スタ4 B 2内に記憶され、上に注意したように、副
配列6oからの行4の内容は副レジスタA A o内に
記憶される。したがって、異なる副配列6内の同じ行の
内容が、レジスタ4A及び4Bの異なる1つに記憶され
る。
第2図を参照して、第1図に関連して上に説明された2
元セット連想で構成された記憶配列10の動作を説明し
よう。配列10は、記憶セルの方形配置であり、これら
のセルは技術上周知のように行と列に配置された動的記
憶セルのような記憶セルである。行復号器12は、アド
レス線路Xnを経由して外部から転送されたアドレス信
号の行アドレス部分を受信し、かつ行アドレスを復号し
て行アドレス値に対応する配列10内の行を附勢する。
元セット連想で構成された記憶配列10の動作を説明し
よう。配列10は、記憶セルの方形配置であり、これら
のセルは技術上周知のように行と列に配置された動的記
憶セルのような記憶セルである。行復号器12は、アド
レス線路Xnを経由して外部から転送されたアドレス信
号の行アドレス部分を受信し、かつ行アドレスを復号し
て行アドレス値に対応する配列10内の行を附勢する。
注意すべきことは、クロツク回路、読み書き制御回路、
入出力回路、及びDRAMに必要なかつ慣用的に含まれ
るようなその他の回路類は、第2図に示されていなくて
も、当然、存在しているということである。
入出力回路、及びDRAMに必要なかつ慣用的に含まれ
るようなその他の回路類は、第2図に示されていなくて
も、当然、存在しているということである。
従来のDRAMにおけるように、配列10内の列の各々
は、局部センス増幅器14に関連している。行復号器1
2によって選択された行内にある配列10の各記憶セル
に対して局部センス増幅器14の1つは、従来の仕方で
、記憶されたデータ状態を検知し、また(読取リサイク
ル、又は書き込まれていない列に対する書込みサイクル
の際には)検知したデータ状態をその再記憶セルに戻し
て回復する。しかしながら、本発明のn元セット連想を
実施するためには、局部センス増幅器14のセットをキ
ャッシュとして使用すことはできず、これは行の選択が
この行内に記憶されたデータ状態を破壊するからである
。したがって、ラッチのセットが本発明による記憶装置
内に配設され、このセットが、キャッシュモードにおい
て記憶されるデータのnセットの状態を記憶することが
できる。更に、このようなラッチ配置は、配列10を分
割することなく配列10の区分化を行うことができ、こ
れはキャッシュ線のセットが物理的行のデータの部分の
みへのアクセスを可能とするからである。このラッチ配
置を使用することによって、単一キャッシュセグメント
に関連するよりも多い数の記憶セルを、1つの行を附勢
することによって、リフレッシュすることができる。
は、局部センス増幅器14に関連している。行復号器1
2によって選択された行内にある配列10の各記憶セル
に対して局部センス増幅器14の1つは、従来の仕方で
、記憶されたデータ状態を検知し、また(読取リサイク
ル、又は書き込まれていない列に対する書込みサイクル
の際には)検知したデータ状態をその再記憶セルに戻し
て回復する。しかしながら、本発明のn元セット連想を
実施するためには、局部センス増幅器14のセットをキ
ャッシュとして使用すことはできず、これは行の選択が
この行内に記憶されたデータ状態を破壊するからである
。したがって、ラッチのセットが本発明による記憶装置
内に配設され、このセットが、キャッシュモードにおい
て記憶されるデータのnセットの状態を記憶することが
できる。更に、このようなラッチ配置は、配列10を分
割することなく配列10の区分化を行うことができ、こ
れはキャッシュ線のセットが物理的行のデータの部分の
みへのアクセスを可能とするからである。このラッチ配
置を使用することによって、単一キャッシュセグメント
に関連するよりも多い数の記憶セルを、1つの行を附勢
することによって、リフレッシュすることができる。
注意すべきことは、単一線が各局部センス増幅器14と
配列10との間を接続するように示されているけれども
、一対の共役的ビット線が各局部センス増幅器14と配
列10内のその関連する列との間を接続すると理解する
ことである。このような転送は、最新のDRAMに対し
て行われており、これは、センス増幅器が、一般に、一
対をなすビット線間の差電荷を検知し、この一対の線の
1本は選択された記憶セルに接続され、他の線は疑似又
は参照セルに接続される。更に、第2図において、デー
タを転送するの他の線上も単一線で示されているけれど
も、このような転送にも一対の共役線が使用され、この
場合にも本発明は同様に適用可能であると理解すべきで
ある。
配列10との間を接続するように示されているけれども
、一対の共役的ビット線が各局部センス増幅器14と配
列10内のその関連する列との間を接続すると理解する
ことである。このような転送は、最新のDRAMに対し
て行われており、これは、センス増幅器が、一般に、一
対をなすビット線間の差電荷を検知し、この一対の線の
1本は選択された記憶セルに接続され、他の線は疑似又
は参照セルに接続される。更に、第2図において、デー
タを転送するの他の線上も単一線で示されているけれど
も、このような転送にも一対の共役線が使用され、この
場合にも本発明は同様に適用可能であると理解すべきで
ある。
主センス増幅器16が第2図の実施例に使用され、本発
明によるn元(この場合、2元)セット連想を実行する
。局部センス増幅器14の各々は、一対の主センス増幅
器16(すなわち、16A及び16B)に関連し、これ
とパストランジスター5及びパストランジスター8A又
は18Bのlつを経由して転送する。パストランジスタ
ー5は、記憶装置に与えられた列アドレスから導出され
る線選択信号RLによって制御され、所望のキャッシュ
線を選択し、このキャッシュ線は第1図に関連して上に
諭じられたように特定の副配列内の1つの行の部分であ
る。第2図に示された例においては、各線は、順序(R
L,RL1,・・・0 RL に分離した線選択信号RLに関連する。関n 連する線選択信号RLが高状態のとき、これに接続した
パストランジスター5は導通し、これを通してその関連
する局部センス増幅器14のデータ状態を転送する。第
2図の例においては、線選択信号RLoは局部センス増
幅器14o.14,.142に関連している。したがっ
て、選択信号RL及びパストランジスター5を経由して
、配列10の、キャッシュ線に関連する副配列への区分
化が完威され、一方、配列10の全物理的行は行復号器
12による1つの行の選択によってリフレッシュされる
。
明によるn元(この場合、2元)セット連想を実行する
。局部センス増幅器14の各々は、一対の主センス増幅
器16(すなわち、16A及び16B)に関連し、これ
とパストランジスター5及びパストランジスター8A又
は18Bのlつを経由して転送する。パストランジスタ
ー5は、記憶装置に与えられた列アドレスから導出され
る線選択信号RLによって制御され、所望のキャッシュ
線を選択し、このキャッシュ線は第1図に関連して上に
諭じられたように特定の副配列内の1つの行の部分であ
る。第2図に示された例においては、各線は、順序(R
L,RL1,・・・0 RL に分離した線選択信号RLに関連する。関n 連する線選択信号RLが高状態のとき、これに接続した
パストランジスター5は導通し、これを通してその関連
する局部センス増幅器14のデータ状態を転送する。第
2図の例においては、線選択信号RLoは局部センス増
幅器14o.14,.142に関連している。したがっ
て、選択信号RL及びパストランジスター5を経由して
、配列10の、キャッシュ線に関連する副配列への区分
化が完威され、一方、配列10の全物理的行は行復号器
12による1つの行の選択によってリフレッシュされる
。
第2図の実施例の記憶装置の2元セット連想は、それぞ
れ、パストランジスタ18A及び18Bのセットに関連
するセット選択信号SSA及びSSBによって制御され
る。以下に説明されるように、セット選択信号SSA及
びSSBは、好適には、従来のDRAMに与えられた従
来の列アドレスストローブCAS−クロック信号の仕方
と類似の仕方でこの記憶装置に与えられるクロツク信号
から導出される。セット選択信号SSAは、駆動される
と、適当な線選択信号RLによって選択された線に対す
る局部センス増幅器14の内容をパストランジスタ18
Aを通して主センス増幅器16Aに転送させる。同様に
、セット選択信号SSBが駆動されると、パストランジ
スタ18Bが導通し、選択された線に関連する局部セン
ス増幅器14の内容を主センス増幅器16Bに転送され
る。
れ、パストランジスタ18A及び18Bのセットに関連
するセット選択信号SSA及びSSBによって制御され
る。以下に説明されるように、セット選択信号SSA及
びSSBは、好適には、従来のDRAMに与えられた従
来の列アドレスストローブCAS−クロック信号の仕方
と類似の仕方でこの記憶装置に与えられるクロツク信号
から導出される。セット選択信号SSAは、駆動される
と、適当な線選択信号RLによって選択された線に対す
る局部センス増幅器14の内容をパストランジスタ18
Aを通して主センス増幅器16Aに転送させる。同様に
、セット選択信号SSBが駆動されると、パストランジ
スタ18Bが導通し、選択された線に関連する局部セン
ス増幅器14の内容を主センス増幅器16Bに転送され
る。
セット選択信号SSA及びSSBは、また列復号器20
に転送される。列復号器20はまた、アドレス線V に
よって示され、記憶装置に提示さn れたアドレスの列アドレス部分を受信する。この実施例
においては、列復号器20は、キャッシュ線がロードさ
れようとするとき、選択された線内の局部センス増幅器
14からのデータを主センス増幅器16の所望の1つに
受信させ、及びデータ線DA及びDBに、これら内の特
定のビットのアクセスの場合にそうであるように、デー
タをこれから読み取り又はこれらに書き込むために主セ
ンス増幅器16の選択された1つを接続する。
に転送される。列復号器20はまた、アドレス線V に
よって示され、記憶装置に提示さn れたアドレスの列アドレス部分を受信する。この実施例
においては、列復号器20は、キャッシュ線がロードさ
れようとするとき、選択された線内の局部センス増幅器
14からのデータを主センス増幅器16の所望の1つに
受信させ、及びデータ線DA及びDBに、これら内の特
定のビットのアクセスの場合にそうであるように、デー
タをこれから読み取り又はこれらに書き込むために主セ
ンス増幅器16の選択された1つを接続する。
この実施例においては、列復号器20は、2つのセクシ
ョン、すなわち、最下位ビットLSBセクション20a
及び最上位ビットMSBセクション20bにあるように
機能的に関係することができる。最下位セクション20
aは、セット選択信号SSA及びSSBを解読して、そ
れぞれ、パストランジスタ18A及び18Bを経由して
主センス増幅器に転送される線路上のデータ状態を検知
するために、主センス増幅器16A又は16Bのどちら
のセットが使用可能とされるべきか選択する。最上位セ
クション29Bは、列アドレスを復号して、データ線D
A又はDB(主センス増幅器16Aのセットに対するデ
ータ線DA及び主センス増幅器16Bのセットに対する
データ線DB)への転送のために主センス増幅器16の
1つ(又は2つ以上)を選択するためにキャッシュ線内
のどのビットがアクセスされるべきか、表示する。
ョン、すなわち、最下位ビットLSBセクション20a
及び最上位ビットMSBセクション20bにあるように
機能的に関係することができる。最下位セクション20
aは、セット選択信号SSA及びSSBを解読して、そ
れぞれ、パストランジスタ18A及び18Bを経由して
主センス増幅器に転送される線路上のデータ状態を検知
するために、主センス増幅器16A又は16Bのどちら
のセットが使用可能とされるべきか選択する。最上位セ
クション29Bは、列アドレスを復号して、データ線D
A又はDB(主センス増幅器16Aのセットに対するデ
ータ線DA及び主センス増幅器16Bのセットに対する
データ線DB)への転送のために主センス増幅器16の
1つ(又は2つ以上)を選択するためにキャッシュ線内
のどのビットがアクセスされるべきか、表示する。
もとより、当業者に明らかなように、選択された線に対
応する主センス増幅器16のセットを使用可能とするた
めに列復号器20の編成に対して、他の代替実施例も利
用可能である。
応する主センス増幅器16のセットを使用可能とするた
めに列復号器20の編成に対して、他の代替実施例も利
用可能である。
セット選択信号SSA及びSSBの状態に従って、記憶
装置の動作を制御する代替実施例は、第9図に示されて
いる。この実施例において、セット選択信号SSA及び
SSBは、列復号器20には転送されないで、代わりに
出力使用可能回路21に転送される。出力使用可能回路
21は、また、主センス増幅器16からのデータ線DA
及びDBの接続を受けている。セット選択信号SSA及
びSSBのうちのどちらが(選択されたキャッシュ線内
の主センス増幅器16の、セットA又はBを選択する)
ように能動化しているかに応答して、出力使用可能回路
21は、外部回路との転送のために、データ線DA又は
DBのいずれかをデータ線Dに接続する。この代替実施
例は、第2図の実施例より向上したキャッシュ読取り性
能を与えるが、これは、列復号器20がセット選択信号
SSA及びSSBの状態に応答するような第2図の実施
例に反して、列復号器20による列アドレスの復号に続
く記憶サイクル内の点まではセット選択信号SSA及び
SSBがキャッシュヒット読取り動作内で必要でないか
らである。第9図の記憶装置に接続されたキャッシュ制
御器は、したがって、列復号器20がキャッシュタグ比
較動作中に列アドレスを復号しつつあるので、(セット
選択信号SSA及びSSBを発生する信号の駆動によっ
て)キャッシュヒットが起こったか否かを判断するため
に追加時間を要するであうろ。
装置の動作を制御する代替実施例は、第9図に示されて
いる。この実施例において、セット選択信号SSA及び
SSBは、列復号器20には転送されないで、代わりに
出力使用可能回路21に転送される。出力使用可能回路
21は、また、主センス増幅器16からのデータ線DA
及びDBの接続を受けている。セット選択信号SSA及
びSSBのうちのどちらが(選択されたキャッシュ線内
の主センス増幅器16の、セットA又はBを選択する)
ように能動化しているかに応答して、出力使用可能回路
21は、外部回路との転送のために、データ線DA又は
DBのいずれかをデータ線Dに接続する。この代替実施
例は、第2図の実施例より向上したキャッシュ読取り性
能を与えるが、これは、列復号器20がセット選択信号
SSA及びSSBの状態に応答するような第2図の実施
例に反して、列復号器20による列アドレスの復号に続
く記憶サイクル内の点まではセット選択信号SSA及び
SSBがキャッシュヒット読取り動作内で必要でないか
らである。第9図の記憶装置に接続されたキャッシュ制
御器は、したがって、列復号器20がキャッシュタグ比
較動作中に列アドレスを復号しつつあるので、(セット
選択信号SSA及びSSBを発生する信号の駆動によっ
て)キャッシュヒットが起こったか否かを判断するため
に追加時間を要するであうろ。
ここで、第3図を参照すると、本発明を含む実施例の4
メガビット記憶装置100のレイアウトが示されている
。この実施例の記憶装置は、物理的に4.096行Xi
.024列として編成され、これに伴い記憶セルが32
の配列10内に含まれる。各配列10は、記憶セルの2
56の物理的行と512の物理的列を有する。行復号器
12は、2つの部分に分割され、1つづつ記憶装置10
0の各端にあり、これに関連する2,048行のうちの
1つを選択する。物理的に列よりも多い行が存在するの
で、及び多重化アドレス記憶内で、リフレッシュが行ア
ドレスストローブ信号と関連して行アドレスを転送する
ことによって、従来のように達成されるので、2つ以上
の行が各サイクル内に使用可能とされかつ選択されるで
あろう。この実施例においては、行復号器12の部分の
各々によって1つの行が選択されるが、この場合、最上
位列アドレスビットが選択された2つの行のうちのどち
らの行を入出力に対して選択するか、更に選択する。こ
こに説明された本発明の実施例は、「正方形]配列、又
は他の多様なアドレス指定方式による行及び列の他の方
形構成にも適用可能である。
メガビット記憶装置100のレイアウトが示されている
。この実施例の記憶装置は、物理的に4.096行Xi
.024列として編成され、これに伴い記憶セルが32
の配列10内に含まれる。各配列10は、記憶セルの2
56の物理的行と512の物理的列を有する。行復号器
12は、2つの部分に分割され、1つづつ記憶装置10
0の各端にあり、これに関連する2,048行のうちの
1つを選択する。物理的に列よりも多い行が存在するの
で、及び多重化アドレス記憶内で、リフレッシュが行ア
ドレスストローブ信号と関連して行アドレスを転送する
ことによって、従来のように達成されるので、2つ以上
の行が各サイクル内に使用可能とされかつ選択されるで
あろう。この実施例においては、行復号器12の部分の
各々によって1つの行が選択されるが、この場合、最上
位列アドレスビットが選択された2つの行のうちのどち
らの行を入出力に対して選択するか、更に選択する。こ
こに説明された本発明の実施例は、「正方形]配列、又
は他の多様なアドレス指定方式による行及び列の他の方
形構成にも適用可能である。
配列10の各々間に局部センス増幅器14のバンクがあ
る。この実施例においては、局部センス増幅器14は、
1988年10月31日提出されかつテキサスイスッル
メント社に譲受された米国特許出願第265.112号
に記載されているように、隣接する配列10間で共用さ
れる。この構成における局部センス増幅器14は、好適
には、折返しビット線、又は1987年10月20日交
付されかつテキサスインスッルメント社に譲受された米
国特許第4,701,885号に記載されたような準折
返しビット線を、利用する。もとより、当業者にとって
周知のような局部センス増幅器の他の配置を、これに代
替して使用することもできる。
る。この実施例においては、局部センス増幅器14は、
1988年10月31日提出されかつテキサスイスッル
メント社に譲受された米国特許出願第265.112号
に記載されているように、隣接する配列10間で共用さ
れる。この構成における局部センス増幅器14は、好適
には、折返しビット線、又は1987年10月20日交
付されかつテキサスインスッルメント社に譲受された米
国特許第4,701,885号に記載されたような準折
返しビット線を、利用する。もとより、当業者にとって
周知のような局部センス増幅器の他の配置を、これに代
替して使用することもできる。
局部センス増幅器14の各バンクは、上に説明されたよ
うに主センス増幅器16A及び16Bの2つのバンクと
転送するようになっており、後者への選択された転送は
以下に説明されるような仕方で制御される。主センス増
幅器16A及び16Bの一対のバンクは、記憶装ffi
lE100の1つの象限内の8つの配列10に関連する
。第3図に示されるように、8つの配列10からなる1
つの群に関連する主センス増幅器16A及び16Bのバ
ンクの各々は4つのセクションに分割される。
うに主センス増幅器16A及び16Bの2つのバンクと
転送するようになっており、後者への選択された転送は
以下に説明されるような仕方で制御される。主センス増
幅器16A及び16Bの一対のバンクは、記憶装ffi
lE100の1つの象限内の8つの配列10に関連する
。第3図に示されるように、8つの配列10からなる1
つの群に関連する主センス増幅器16A及び16Bのバ
ンクの各々は4つのセクションに分割される。
これらのセクションは、記憶装置100内のキャッシュ
線に対応する。この実施例においては、記憶装置100
は、16のキャッシュ線の各々ごとに主センス増幅器の
2つのセットを有し、各セットは1つの配列10内の選
択された行からの128の連続ビットを記憶する。第1
図に関連して上に説明されたように、16のキャッシュ
線ごとの主センス増幅器の2つのセットの各々は、互い
に異なるそれぞれ1つのアドレスされた行からの128
のビットを記憶することができ、このことは、第3図の
実施例においては、隣合うキャッシュ線の各々に対する
1つのセット、並びに同じキャッシュ線に対する他のセ
ットが互いに異なる配列10内の1つの行からの128
ビットを記憶することができることを意味する。第3図
の実施例においては、キャッシュ線は象限に群分けれて
おり、したがって、各象限内の8つのセットはその象限
内の8つの配列10とのみ関連するデータを記憶するこ
とができる。主センス増幅器16A及び16Bのセット
の様々な代替的配置は当業者にとって明らかであろうが
、このような配置は、レイアウト及び相互接続の複雑性
に費用を掛けるならば、キャッシュ線の配列10への割
り当てに融通性を持たせることができる。
線に対応する。この実施例においては、記憶装置100
は、16のキャッシュ線の各々ごとに主センス増幅器の
2つのセットを有し、各セットは1つの配列10内の選
択された行からの128の連続ビットを記憶する。第1
図に関連して上に説明されたように、16のキャッシュ
線ごとの主センス増幅器の2つのセットの各々は、互い
に異なるそれぞれ1つのアドレスされた行からの128
のビットを記憶することができ、このことは、第3図の
実施例においては、隣合うキャッシュ線の各々に対する
1つのセット、並びに同じキャッシュ線に対する他のセ
ットが互いに異なる配列10内の1つの行からの128
ビットを記憶することができることを意味する。第3図
の実施例においては、キャッシュ線は象限に群分けれて
おり、したがって、各象限内の8つのセットはその象限
内の8つの配列10とのみ関連するデータを記憶するこ
とができる。主センス増幅器16A及び16Bのセット
の様々な代替的配置は当業者にとって明らかであろうが
、このような配置は、レイアウト及び相互接続の複雑性
に費用を掛けるならば、キャッシュ線の配列10への割
り当てに融通性を持たせることができる。
列復号器20は、記憶装置100の同じ側上の配列10
の2つの象限に関連する主センス増幅器16A及び16
Bの対抗するバンク間に配置される。この実施例におけ
る列復号器20は、2つのセクションに分割され、記憶
装置全体の(もし記憶装iiiooが単一人力と単一出
力を有するならば)列のうちの1つを選択する。もとよ
り、所望のレイアトに対して、他の従来の復号方式も所
望の列を選択するために使用することができる。第3図
の構成は、4メガビット記憶装置のような大容量DRA
Mにとって、特に好適である。
の2つの象限に関連する主センス増幅器16A及び16
Bの対抗するバンク間に配置される。この実施例におけ
る列復号器20は、2つのセクションに分割され、記憶
装置全体の(もし記憶装iiiooが単一人力と単一出
力を有するならば)列のうちの1つを選択する。もとよ
り、所望のレイアトに対して、他の従来の復号方式も所
望の列を選択するために使用することができる。第3図
の構成は、4メガビット記憶装置のような大容量DRA
Mにとって、特に好適である。
ここで、第4図を参照して、局部センス増幅器14のバ
ンクの各々から第3図に示された記憶装置100の1つ
の象限に対する主センス増幅器16A及び16Bへの転
送について説明しよう。
ンクの各々から第3図に示された記憶装置100の1つ
の象限に対する主センス増幅器16A及び16Bへの転
送について説明しよう。
明確のために、第4図中には配列10は示されていない
が、第3図に示されたように、配列10は局部センス増
幅器14の各水平な群間に配置されているものとする。
が、第3図に示されたように、配列10は局部センス増
幅器14の各水平な群間に配置されているものとする。
第3図の実施例においては、1つの象限に対する主セン
ス増幅器16A及び16Bのバンクに関連する8つの配
列10があり、かつ主センス増幅器16A及び16Bの
バンクは4つのキャッシュ線に分割され、キャッシュ線
の各々が8つの配列10の各々からデータを受信する。
ス増幅器16A及び16Bのバンクに関連する8つの配
列10があり、かつ主センス増幅器16A及び16Bの
バンクは4つのキャッシュ線に分割され、キャッシュ線
の各々が8つの配列10の各々からデータを受信する。
第5図を参照すると、第3図及び第4図の4メガビット
記憶装置に対するアドレスマップが、バイーワン(単一
ビット入力及び単一出力)記憶装置編成の場合において
、示されいる。全4メガビット(222ビット)をアド
レスするためには、もとより22アドレスビットが要求
される、すなわち、多重化DRAMに対して従来のよう
に、最上位11ビットは行アドレス部分であり、かつ最
下位11ビットは列アドレス部分である。このようなア
ドレス信号の行アドレス部分は、上に説明されたように
列復号器20の各側上で1つづつ、2つの行を選択し、
したがって、1つの行が記憶装置100の象限の各々内
において選択される。
記憶装置に対するアドレスマップが、バイーワン(単一
ビット入力及び単一出力)記憶装置編成の場合において
、示されいる。全4メガビット(222ビット)をアド
レスするためには、もとより22アドレスビットが要求
される、すなわち、多重化DRAMに対して従来のよう
に、最上位11ビットは行アドレス部分であり、かつ最
下位11ビットは列アドレス部分である。このようなア
ドレス信号の行アドレス部分は、上に説明されたように
列復号器20の各側上で1つづつ、2つの行を選択し、
したがって、1つの行が記憶装置100の象限の各々内
において選択される。
行アドレス信号の最上位3ビットは、各象限内の8つの
配列のどれが選択された行を含むか選択し、及び最下位
8ビットは選択された配列10内のどの行を選択すべき
か判断する。アドレス信号の列アドレス部分に関しては
、その最上位4ビットが16のキャッシュ線のうちのど
れを選択するか判断し(すなわち、この例では線選択信
号RLOからRL15を発生するために)及び列アドレ
ス部分の最下位7ビットが選択されたキャッユ線内の所
望のビットを選択する。
配列のどれが選択された行を含むか選択し、及び最下位
8ビットは選択された配列10内のどの行を選択すべき
か判断する。アドレス信号の列アドレス部分に関しては
、その最上位4ビットが16のキャッシュ線のうちのど
れを選択するか判断し(すなわち、この例では線選択信
号RLOからRL15を発生するために)及び列アドレ
ス部分の最下位7ビットが選択されたキャッユ線内の所
望のビットを選択する。
第4図に戻りこれを参照して、主センス増幅器と転送を
行うべき局部センス増幅器14の群の選択を説明しよう
。第2図に関連して上に説明された線選択信号RLOか
らRLnは、選択された線内の局部センス増幅の内容を
主センス増幅器16A及び16Bへ転送するために使用
される。局部センス増幅器の多数の群がこの実施例に使
用されるので、行アドレスは局部センス増幅器14のど
の群がその関連する主センス増幅器16と転送を行うべ
きか選択する。したがって、バストランジタス15のゲ
ートは、適当な配列を選択する復号された信号(このよ
うな復号された信号は、第4図において、所与のキャッ
シュ線に関連する8つの配列10に対する使用可能信号
(AROからAR7として示されている)と線選択信号
RLOからRLnと論理ANDによって制御される。こ
のような論理ANDは、もとより、従来の仕方で実行さ
れる。
行うべき局部センス増幅器14の群の選択を説明しよう
。第2図に関連して上に説明された線選択信号RLOか
らRLnは、選択された線内の局部センス増幅の内容を
主センス増幅器16A及び16Bへ転送するために使用
される。局部センス増幅器の多数の群がこの実施例に使
用されるので、行アドレスは局部センス増幅器14のど
の群がその関連する主センス増幅器16と転送を行うべ
きか選択する。したがって、バストランジタス15のゲ
ートは、適当な配列を選択する復号された信号(このよ
うな復号された信号は、第4図において、所与のキャッ
シュ線に関連する8つの配列10に対する使用可能信号
(AROからAR7として示されている)と線選択信号
RLOからRLnと論理ANDによって制御される。こ
のような論理ANDは、もとより、従来の仕方で実行さ
れる。
注意すべきことは、第3図のレイアウトに示されている
ような共用センス増幅器構想に起因して、各象限内に8
つの配列10の1対■での対応を示す局部センス増幅器
14の8つのバンクはなく、その代わりに9つの物理的
バンクが存在する。ここでの説明は、局部センス増幅器
14の物理的配置ではなく、各象限内の8つの配列10
内の記憶場所に対応することを意図している。
ような共用センス増幅器構想に起因して、各象限内に8
つの配列10の1対■での対応を示す局部センス増幅器
14の8つのバンクはなく、その代わりに9つの物理的
バンクが存在する。ここでの説明は、局部センス増幅器
14の物理的配置ではなく、各象限内の8つの配列10
内の記憶場所に対応することを意図している。
書込み動作においては、もし線選択信号RLOに関連す
るキャッシュ線が列アドレスの最上位4ビットによって
選択されたならば、選択された行に対する局部センス増
幅器14に関連するパストランジスタ15は、使用可能
とされるであうろ。
るキャッシュ線が列アドレスの最上位4ビットによって
選択されたならば、選択された行に対する局部センス増
幅器14に関連するパストランジスタ15は、使用可能
とされるであうろ。
もし、例えば、選択された行が象限の頂部から2番目の
配列内にあるならば、使用可能信号ARIと線選択信号
RLOの論理ANDが使用可能であり、したがって12
8のパストランジスタ15がこの信号を受け(第4図に
おいて、これらのうちの2つを、すなわち、列0と1に
受信するように示されている)、かつこれらは第4図の
頂部から2番目の局部センス増幅器14のセットに関連
しており、使用可能とされるであうろ。これらの局部セ
ンス増幅器14の内容は、次いで、主データ線24 及
び24o−に載せられてこのキッシュ記0 憶線内の全128ビットを主センス増幅器16A及び1
8Bの所望のセットに転送する。
配列内にあるならば、使用可能信号ARIと線選択信号
RLOの論理ANDが使用可能であり、したがって12
8のパストランジスタ15がこの信号を受け(第4図に
おいて、これらのうちの2つを、すなわち、列0と1に
受信するように示されている)、かつこれらは第4図の
頂部から2番目の局部センス増幅器14のセットに関連
しており、使用可能とされるであうろ。これらの局部セ
ンス増幅器14の内容は、次いで、主データ線24 及
び24o−に載せられてこのキッシュ記0 憶線内の全128ビットを主センス増幅器16A及び1
8Bの所望のセットに転送する。
上に論じたように、セット選択信号SSA及びSSBは
クロック信号であり、所望のキャッシュ線に関連するセ
ットのうのどれがデータを局部センス増幅器14から受
信するかを判断する。セツト選択信号SSA及びSSB
は、また、多重化アドレスDRAM上に従来使用されて
いる列アドレススロトーブ信号としても使用され、この
場合、セット選択信号SSA及びSSBの所望の1つは
所望のキャッシュ線を選択するのに必要とされる列復号
中に転送される。関連するバストランジスタ18A又は
18Bの1つは、それゆえアドレスされたキャッシュ線
内の各列に対して使用可能とされ、したがって、主デー
タ線24o及び24oの状態は、これらのパストランジ
スタを通り、キャッシュ線の主センス増幅器16A及び
16Bの所望セット内に転送される。
クロック信号であり、所望のキャッシュ線に関連するセ
ットのうのどれがデータを局部センス増幅器14から受
信するかを判断する。セツト選択信号SSA及びSSB
は、また、多重化アドレスDRAM上に従来使用されて
いる列アドレススロトーブ信号としても使用され、この
場合、セット選択信号SSA及びSSBの所望の1つは
所望のキャッシュ線を選択するのに必要とされる列復号
中に転送される。関連するバストランジスタ18A又は
18Bの1つは、それゆえアドレスされたキャッシュ線
内の各列に対して使用可能とされ、したがって、主デー
タ線24o及び24oの状態は、これらのパストランジ
スタを通り、キャッシュ線の主センス増幅器16A及び
16Bの所望セット内に転送される。
読取り動作を完成させるために、列復号器20は、列ア
ドレス信号を受信し、かつ主データ線24 及び24o
−の状態を受信しかつ記憶するよ0 うに、所望セット内の主センス増幅器16A及び16B
を使用可能とする。この機能は、最上位4ビットの列ア
ドレスビットへのセット選択信号SSA及びSSAの論
理動作から決定される。このような使用可能信号は、選
択されないキャッシュ線内の主センス増幅器16A及び
16B1及び選択されたキャッシュ線内の選択されない
セットに関連する主センス増幅器16A及び16Bがそ
れらに関連する主データ線24上の(決定されない)デ
ータ状態を検知しないようにするために、要求される。
ドレス信号を受信し、かつ主データ線24 及び24o
−の状態を受信しかつ記憶するよ0 うに、所望セット内の主センス増幅器16A及び16B
を使用可能とする。この機能は、最上位4ビットの列ア
ドレスビットへのセット選択信号SSA及びSSAの論
理動作から決定される。このような使用可能信号は、選
択されないキャッシュ線内の主センス増幅器16A及び
16B1及び選択されたキャッシュ線内の選択されない
セットに関連する主センス増幅器16A及び16Bがそ
れらに関連する主データ線24上の(決定されない)デ
ータ状態を検知しないようにするために、要求される。
このような検知は、もとより、主データ線内に記憶され
ているデータを破壊するおそれがある。
ているデータを破壊するおそれがある。
主センス増幅器16は、従来の設計に従って構成される
。このような主センス増幅器の例は、1987年12月
29日交付されかつテキサスインスツルメント社に譲受
された米国特許第4,716,320号に記載されてい
る。この主センス増幅器は、能動プルアップ及びプルダ
ウンデバイスを含み、これらの検知動作を可能としかつ
また、これらのデバイスがオン状態にある限り、検知し
たデータに従ってこの主センス増幅器の状態をラッチす
る。更に、主センス増幅器は等化トランジスタを含み、
このトランジスタは検知動作前に検知節点を共通電位に
等化するために、予充電中ターンオンする。
。このような主センス増幅器の例は、1987年12月
29日交付されかつテキサスインスツルメント社に譲受
された米国特許第4,716,320号に記載されてい
る。この主センス増幅器は、能動プルアップ及びプルダ
ウンデバイスを含み、これらの検知動作を可能としかつ
また、これらのデバイスがオン状態にある限り、検知し
たデータに従ってこの主センス増幅器の状態をラッチす
る。更に、主センス増幅器は等化トランジスタを含み、
このトランジスタは検知動作前に検知節点を共通電位に
等化するために、予充電中ターンオンする。
この実施例による記憶装置100においては、主センス
増幅器16の動作は、列復号器2oによって、関連する
キャッシュ線が選択されたか否かに従って、プルアップ
、プルダウントランジスタ及び等化トランジスタのゲー
トの電圧を制御することによって、制御される。明確の
ために、列復号器20を主センス増幅器16に接続する
線は、第4図に示されていない。読取り動作中に新デー
タをロードされるように選択されたキャッシュ線及びセ
ットに関連する主センス増幅器16に対しては、列復号
器20は、主センス増幅器16内のプルアップ、プルダ
ウントランジスタをターンオカし、かつ等化トランジス
タをターンオンし、その結果、これらの主センス増幅器
16は、新データ状態を受信するように予充電される。
増幅器16の動作は、列復号器2oによって、関連する
キャッシュ線が選択されたか否かに従って、プルアップ
、プルダウントランジスタ及び等化トランジスタのゲー
トの電圧を制御することによって、制御される。明確の
ために、列復号器20を主センス増幅器16に接続する
線は、第4図に示されていない。読取り動作中に新デー
タをロードされるように選択されたキャッシュ線及びセ
ットに関連する主センス増幅器16に対しては、列復号
器20は、主センス増幅器16内のプルアップ、プルダ
ウントランジスタをターンオカし、かつ等化トランジス
タをターンオンし、その結果、これらの主センス増幅器
16は、新データ状態を受信するように予充電される。
これらの主センス増幅器16に対して新データが主デー
タ線24上に転送させられるようなときには、関連する
データ状態を検知しかつラッチする適当なサイクル時間
で、列復号器20はプルアップ及びプルダウントランジ
スタをターンオンし、かつ等化トラジスタをターンオフ
することができる。
タ線24上に転送させられるようなときには、関連する
データ状態を検知しかつラッチする適当なサイクル時間
で、列復号器20はプルアップ及びプルダウントランジ
スタをターンオンし、かつ等化トラジスタをターンオフ
することができる。
読取り動作中に選択されないキャッシュ線に関連する主
センス増幅器16に対しては、及び選択されたキャッシ
ュ線の選択されないセットに関連する主センス増幅器1
6に対しては、列復号器20は、それらの増幅器内の能
動プルアップ及びプルダウントランジスタをオン状態に
維持し、かつそれら内の等化トランジスタをオフ状態に
維持し、その結果、データはそれら増幅器内にラッチさ
れる。
センス増幅器16に対しては、及び選択されたキャッシ
ュ線の選択されないセットに関連する主センス増幅器1
6に対しては、列復号器20は、それらの増幅器内の能
動プルアップ及びプルダウントランジスタをオン状態に
維持し、かつそれら内の等化トランジスタをオフ状態に
維持し、その結果、データはそれら増幅器内にラッチさ
れる。
列復号器20は、また、選択されたキャッシュ線内の所
望ビットを選択する機能を遂行し、及び、記憶装rit
100の外部に出力するために、パストランジスタ22
A及び22Aを経由して、選択されたキャッシュ線の選
択されたセット内の主センス増幅器16A及び16Bの
1つをデータ線DA又はDBに接続する。
望ビットを選択する機能を遂行し、及び、記憶装rit
100の外部に出力するために、パストランジスタ22
A及び22Aを経由して、選択されたキャッシュ線の選
択されたセット内の主センス増幅器16A及び16Bの
1つをデータ線DA又はDBに接続する。
書込み動作においては、所望のセットに関連するデータ
DA及びDBは、所望のデータ状態で以て駆動されて記
憶装置100内に記憶される。列復号が完了した後、デ
ータ線DA及びDB上の駆動されたデータ状態は、選択
されたキャッシュ線内の選択された列の、場合次第で、
主センス増幅器16A又は16Bに転送され、そこでは
書き込みデータがキャッシュ線の所望のセット内に記憶
される。ライトバック動作においては、1つのキャッシ
ュ線全体がこの選択された線に対する局部センス増幅器
14内に書き込まれ、したがって、、選択された行の内
の記憶セル内へ書き込まれる所のライトバック動作にお
いては、場合次第で、パストランジスタ18A又は18
Bが使用可能とされ、その結果、主センス増幅器16A
又は16Bの内容が、それそれ、選択されたセットに対
する主データ線24及び24−に転送される。
DA及びDBは、所望のデータ状態で以て駆動されて記
憶装置100内に記憶される。列復号が完了した後、デ
ータ線DA及びDB上の駆動されたデータ状態は、選択
されたキャッシュ線内の選択された列の、場合次第で、
主センス増幅器16A又は16Bに転送され、そこでは
書き込みデータがキャッシュ線の所望のセット内に記憶
される。ライトバック動作においては、1つのキャッシ
ュ線全体がこの選択された線に対する局部センス増幅器
14内に書き込まれ、したがって、、選択された行の内
の記憶セル内へ書き込まれる所のライトバック動作にお
いては、場合次第で、パストランジスタ18A又は18
Bが使用可能とされ、その結果、主センス増幅器16A
又は16Bの内容が、それそれ、選択されたセットに対
する主データ線24及び24−に転送される。
選択されたキャッシュ線内の局部センス増幅器14の群
に対するパストランジスタ15は、読取り動作における
ように使用可能とされ、かつ局部センス増幅器14は主
データ線24及び24一上のデータ状態を受信し、この
結果、従来のDRAMにおけるように、選択された行内
の記憶セルは、(単に選択されたキャッシュ線内の局部
センス増幅器14だけでなく)全局部センス増幅器14
におけるデータ状態を受信する。
に対するパストランジスタ15は、読取り動作における
ように使用可能とされ、かつ局部センス増幅器14は主
データ線24及び24一上のデータ状態を受信し、この
結果、従来のDRAMにおけるように、選択された行内
の記憶セルは、(単に選択されたキャッシュ線内の局部
センス増幅器14だけでなく)全局部センス増幅器14
におけるデータ状態を受信する。
選択されたキャッシュ線の選択されたセット内の主セン
ス増幅器16の応答を制御するための、及び他の主セン
ス増幅器16内に先に記憶されたデータを維持するため
の他の代替実施例は、当業者にとって明らかであろう。
ス増幅器16の応答を制御するための、及び他の主セン
ス増幅器16内に先に記憶されたデータを維持するため
の他の代替実施例は、当業者にとって明らかであろう。
特に、ライトバック動作において、シリコン領域を犠牲
にして、電力消費を低減させるために好適であるであろ
うこのような1つの代替実施例が、第10図に示されて
いる。この実施例においては、パストランジスタ18A
及び18Bは、セット選択信号SSA及びSSBによっ
てのみならず、また、キャッシュ線アドレスで以て制御
される。キャッシュ線O内の主センス増幅器16に関連
するパストランジスタ18Aは、そのゲートを第4図の
実施例の場合における単にセット選択信号SSAによっ
てではなく、クロック信号であるセット選択信号SSA
とキャッシュ線選択信号RLOとの論理ANDによって
制御される。同様に、キャッシュ線1内の主センス増幅
器16に関連するパストランジスタ18Aは、そのゲー
トをセット選択信号SSAとキャッシュ線選択信号RL
Iの論理ANDによって制御される。同様に、論理AN
Dは、他のキャッシュ線、及びセット選択信号SSBに
関連するパストランジスタ18Bを制御する。パストラ
ンジスタ18のこのような制御では、上に説明されたよ
うな列復号器20による主センス増幅器16の内部トラ
ンジスタの制御は必要ない。選択されないキャッシュ線
内にあり、しかし選択されたキャッシュ線に対して能動
化された同じセット(すなわち、セット選択信号SSA
及びSSBによって選択されたセット)に関連する主セ
ンス増幅器16は、その選択されたキャッシュ線のライ
トバック中は主データ線24の全容量負荷を不必要に駆
動しないであろうから、この配置においてはライトバッ
ク動作中に能動電力が節約される。
にして、電力消費を低減させるために好適であるであろ
うこのような1つの代替実施例が、第10図に示されて
いる。この実施例においては、パストランジスタ18A
及び18Bは、セット選択信号SSA及びSSBによっ
てのみならず、また、キャッシュ線アドレスで以て制御
される。キャッシュ線O内の主センス増幅器16に関連
するパストランジスタ18Aは、そのゲートを第4図の
実施例の場合における単にセット選択信号SSAによっ
てではなく、クロック信号であるセット選択信号SSA
とキャッシュ線選択信号RLOとの論理ANDによって
制御される。同様に、キャッシュ線1内の主センス増幅
器16に関連するパストランジスタ18Aは、そのゲー
トをセット選択信号SSAとキャッシュ線選択信号RL
Iの論理ANDによって制御される。同様に、論理AN
Dは、他のキャッシュ線、及びセット選択信号SSBに
関連するパストランジスタ18Bを制御する。パストラ
ンジスタ18のこのような制御では、上に説明されたよ
うな列復号器20による主センス増幅器16の内部トラ
ンジスタの制御は必要ない。選択されないキャッシュ線
内にあり、しかし選択されたキャッシュ線に対して能動
化された同じセット(すなわち、セット選択信号SSA
及びSSBによって選択されたセット)に関連する主セ
ンス増幅器16は、その選択されたキャッシュ線のライ
トバック中は主データ線24の全容量負荷を不必要に駆
動しないであろうから、この配置においてはライトバッ
ク動作中に能動電力が節約される。
ここで、第6図を参照して、第3図及び第4図に関連し
て上に説明された構成の記憶装置100を含むシステム
及びその動作について、説明しよう。中央処理装W (
CPU)50は、第6図に示されるように、Xアドレス
部分とYアドレス部分を含むアドレスバスを通しての記
憶装置アクセスを含む従来のデータ処理動作を遂行する
。要求線(REQUEST)上の信号を駆動しかつ要求
線(REQUEST)上のこの信号を受信する周辺機器
から肯定応答線(ACKNOWLEDGE)上の信号を
受信する従来の仕方において周辺機器を使用可能とする
ために、ハンドシエーキング制御要求信号(REQUE
ST)及び肯定応答信号(ACKNOWLEDGE)が
中央処理装置50によって送信される。
て上に説明された構成の記憶装置100を含むシステム
及びその動作について、説明しよう。中央処理装W (
CPU)50は、第6図に示されるように、Xアドレス
部分とYアドレス部分を含むアドレスバスを通しての記
憶装置アクセスを含む従来のデータ処理動作を遂行する
。要求線(REQUEST)上の信号を駆動しかつ要求
線(REQUEST)上のこの信号を受信する周辺機器
から肯定応答線(ACKNOWLEDGE)上の信号を
受信する従来の仕方において周辺機器を使用可能とする
ために、ハンドシエーキング制御要求信号(REQUE
ST)及び肯定応答信号(ACKNOWLEDGE)が
中央処理装置50によって送信される。
第6図のシステムにおいては、周辺機器は記憶制御器6
0である。この実施例の記憶制御器60は、キャッシュ
動作を制御するのに必要な技術上周知の制御動作、及び
これまでに説明されたように、記憶装置100が動的記
憶装置である場合、動的記憶装置の動作を制御するのに
もまた有効な制御動作を、実行する。制御器60は、し
たがって、以下に説明する機能を遂行する集積回路のブ
ロックを含むか、又はこれらの機能を遂行するカスタム
集積回路(又は回路のセット)である。以下に特定され
る機能要求を提示されるならば、当業者のある物は制御
器60を構成することができると考えられる。
0である。この実施例の記憶制御器60は、キャッシュ
動作を制御するのに必要な技術上周知の制御動作、及び
これまでに説明されたように、記憶装置100が動的記
憶装置である場合、動的記憶装置の動作を制御するのに
もまた有効な制御動作を、実行する。制御器60は、し
たがって、以下に説明する機能を遂行する集積回路のブ
ロックを含むか、又はこれらの機能を遂行するカスタム
集積回路(又は回路のセット)である。以下に特定され
る機能要求を提示されるならば、当業者のある物は制御
器60を構成することができると考えられる。
キャッシュアクセスと動作を制御するために、制御器6
0はキャッシュタグ比較器の機能を含み、この機能は、
行アドレスを指定するアドレスの特定部分と記憶装置1
00の複数のキャッシュ線内に現在記憶されていことが
知られたいる行アドレスに対応するキャッシュ線とを比
較する。上に説明された実施例においては、キャッシュ
線はY1すなわち、列アドレスのうちの最上位4ビット
によって指定される(第5図参照)。このような比較は
、テキサスインスツルメント社によって製造されかつ販
売されているSN74ACT2151、SN74ACT
2152、SN74ACT2153、SN74ACT2
154によって行われるような従来の仕方において、制
御器60によって行われる。
0はキャッシュタグ比較器の機能を含み、この機能は、
行アドレスを指定するアドレスの特定部分と記憶装置1
00の複数のキャッシュ線内に現在記憶されていことが
知られたいる行アドレスに対応するキャッシュ線とを比
較する。上に説明された実施例においては、キャッシュ
線はY1すなわち、列アドレスのうちの最上位4ビット
によって指定される(第5図参照)。このような比較は
、テキサスインスツルメント社によって製造されかつ販
売されているSN74ACT2151、SN74ACT
2152、SN74ACT2153、SN74ACT2
154によって行われるような従来の仕方において、制
御器60によって行われる。
制御器60内に含まれる他のキャッシュ制御機能は、キ
ャッシュミスの際にキャッシュ線のどれが置換されるべ
きか判断するためのスタック回路又は他の任意順序化回
路を含む。置換決定を行うには多様な既知の技術が使用
化の可能である。1つのこのような技術は、最長時間未
使用(LRU)スタック方法であり、この方法において
は、回路がトラックを所定の順番に維持し、この順番で
キャッシュ線はアクセスされ、その結果、ミスの際には
長時間未使用キャッシュ線が置換される線になる。第6
図のシステムに対する好適置換アルゴリズムは、以下に
詳細に説明される。ランダム置換を含む他の技術は、キ
ャッシュ技術に周知のように、代替的に使用される。制
御器60によって行われる他の制御機能は、フラグであ
り、通常「ダーティビット」フラグと呼ばれ、書込み動
作が特定のキャッシュ線に対して行われたかどうかを表
示する。ダーティビットフラグのセットは、制御器60
内に含まれ、このセットの1ビットが記憶装置のキャッ
シュ線の各々に対応する。
ャッシュミスの際にキャッシュ線のどれが置換されるべ
きか判断するためのスタック回路又は他の任意順序化回
路を含む。置換決定を行うには多様な既知の技術が使用
化の可能である。1つのこのような技術は、最長時間未
使用(LRU)スタック方法であり、この方法において
は、回路がトラックを所定の順番に維持し、この順番で
キャッシュ線はアクセスされ、その結果、ミスの際には
長時間未使用キャッシュ線が置換される線になる。第6
図のシステムに対する好適置換アルゴリズムは、以下に
詳細に説明される。ランダム置換を含む他の技術は、キ
ャッシュ技術に周知のように、代替的に使用される。制
御器60によって行われる他の制御機能は、フラグであ
り、通常「ダーティビット」フラグと呼ばれ、書込み動
作が特定のキャッシュ線に対して行われたかどうかを表
示する。ダーティビットフラグのセットは、制御器60
内に含まれ、このセットの1ビットが記憶装置のキャッ
シュ線の各々に対応する。
DRAM制御機能に関連して、制御器60は、テキサス
インスツルメント社によって製造されかつ販売されてい
るSN74ALS2967、SN74ALS2968、
SN74ALS6301、SN74ALS6302、及
びTHCT4502B動的記憶制御器に類似の仕方にお
いて、RAMとしての記憶装置100のアクセスを制御
するように動作可能である。このような記憶制御機能は
、クロック信号RASB,SASIB,CAS2Bの記
憶装置100への転送を含み、ここに信号SASIB及
びCA32Bは記憶装置100に関して上に論じたセッ
ト選択信号SSA及びSSAを発生する。制御器60は
、更に、中央処理装置50から読み書き信号R/Wを受
信し、かつを記憶装置100への線WRITEB上にこ
れに相当する信号WRITEBを転送する。注意すべき
ことは、この説明の目的のために、上掲の信号のうち最
後の文字rBJの付く記号(すなわち、RASB,SA
SIB,CAS2B及びWRITEB)は、論理低レベ
ルにおいて能動的であると考えるということである。制
御器60は、また、制御線51を経由してアドレス多重
変換器52を制御して、制御器60自体によって送信さ
たXアドレスと中央処理装置50によって転送されたY
アドレスとの間で選択を行わせ、記憶装置100に接続
されたアドレスバス上に結果を転送させる。注意すべき
ことは、多重変換器52の機能は、上に参照したTHC
T4 5 0 2 BDRAM制御器におけるのと類似
の仕方において、制御器60に組み込まれているという
ことである。
インスツルメント社によって製造されかつ販売されてい
るSN74ALS2967、SN74ALS2968、
SN74ALS6301、SN74ALS6302、及
びTHCT4502B動的記憶制御器に類似の仕方にお
いて、RAMとしての記憶装置100のアクセスを制御
するように動作可能である。このような記憶制御機能は
、クロック信号RASB,SASIB,CAS2Bの記
憶装置100への転送を含み、ここに信号SASIB及
びCA32Bは記憶装置100に関して上に論じたセッ
ト選択信号SSA及びSSAを発生する。制御器60は
、更に、中央処理装置50から読み書き信号R/Wを受
信し、かつを記憶装置100への線WRITEB上にこ
れに相当する信号WRITEBを転送する。注意すべき
ことは、この説明の目的のために、上掲の信号のうち最
後の文字rBJの付く記号(すなわち、RASB,SA
SIB,CAS2B及びWRITEB)は、論理低レベ
ルにおいて能動的であると考えるということである。制
御器60は、また、制御線51を経由してアドレス多重
変換器52を制御して、制御器60自体によって送信さ
たXアドレスと中央処理装置50によって転送されたY
アドレスとの間で選択を行わせ、記憶装置100に接続
されたアドレスバス上に結果を転送させる。注意すべき
ことは、多重変換器52の機能は、上に参照したTHC
T4 5 0 2 BDRAM制御器におけるのと類似
の仕方において、制御器60に組み込まれているという
ことである。
同様に、制御器60は、制御線53を経由してデ−タ多
重変換器54を制御して、中央処理装置50によって転
送される読み書き信号R/Wの状態に応じて、記憶装置
100の出力端子Qと入力端子Dとにそれぞれ接続する
データ出力バスDATA OUT又はデータ入力バス
DATAINのいずれかを中央処理装置50に接続して
いる双方向データパスDATAB BUSに接続する
。
重変換器54を制御して、中央処理装置50によって転
送される読み書き信号R/Wの状態に応じて、記憶装置
100の出力端子Qと入力端子Dとにそれぞれ接続する
データ出力バスDATA OUT又はデータ入力バス
DATAINのいずれかを中央処理装置50に接続して
いる双方向データパスDATAB BUSに接続する
。
更に、制御器60は、好適には、記憶装置100のリフ
レッシュがいつ必要であるかを判断する機能を遂行し、
かつ記憶装置100に必要な信号を発生することによっ
てこのようなリフレッシュを実行する。上に参照したT
HCT4502B制御器は、このようなリフレッシュを
達成する回路を含み、またリフレッシュがいつ必要であ
るかを判断定するタイマを含む。この実施例のシステム
においては、キャッシュアクセスはキャッシュミスに遭
遇しない限り、リフレシュ中、継続するから、記憶装置
100のリフレッシュは、バーストでなくて分布様式で
行われるのが好適である。周知のように、分布リフレッ
シュは、記憶装置の単一行を周期的にリフレッシュする
ことによって行われ、その周期は、特定されたリフレッ
シュ時間(例えば、4ミリ秒)を、リフレッシュサイク
ルが遂行されるべき(例えば、15.625マイクロ秒
ごとに1回)周波数に到達させるようにその記憶装置全
体をリフレッシュするに必要なリフレッシュサイクル数
(例えば、256)で除することによって、決定される
。これに反して、バーストリフレッシュは、リフレシュ
時間の経過の際に全ての必要なリフレッシュサイクルを
連続的に遂行することによって行われる(例えば、4ミ
リ秒の経過前に256の連続するリフレッシュが遂行さ
れる)。キャッシミスの公算は全リフレッシュサイクル
を連続的に遂行するに要する時間中は極めて高く、かつ
単一リフレッシュサイクルを遂行する時間中は極めて低
いので、バーストリフレッシュではなく分布リフレッシ
ュが遂行されるならば、第6図のシステムのキャッシュ
遂行はより良好であると信じられる。したがって、この
実施例における制御器6oは、周期的に、単一リフレッ
シュサイクル中に要求を発し、このサイクルの周期は記
憶装W100の指定リフレッシュ時間及び全リフレッシ
ュに必要なリフレッシュサイクル数に依存する。
レッシュがいつ必要であるかを判断する機能を遂行し、
かつ記憶装置100に必要な信号を発生することによっ
てこのようなリフレッシュを実行する。上に参照したT
HCT4502B制御器は、このようなリフレッシュを
達成する回路を含み、またリフレッシュがいつ必要であ
るかを判断定するタイマを含む。この実施例のシステム
においては、キャッシュアクセスはキャッシュミスに遭
遇しない限り、リフレシュ中、継続するから、記憶装置
100のリフレッシュは、バーストでなくて分布様式で
行われるのが好適である。周知のように、分布リフレッ
シュは、記憶装置の単一行を周期的にリフレッシュする
ことによって行われ、その周期は、特定されたリフレッ
シュ時間(例えば、4ミリ秒)を、リフレッシュサイク
ルが遂行されるべき(例えば、15.625マイクロ秒
ごとに1回)周波数に到達させるようにその記憶装置全
体をリフレッシュするに必要なリフレッシュサイクル数
(例えば、256)で除することによって、決定される
。これに反して、バーストリフレッシュは、リフレシュ
時間の経過の際に全ての必要なリフレッシュサイクルを
連続的に遂行することによって行われる(例えば、4ミ
リ秒の経過前に256の連続するリフレッシュが遂行さ
れる)。キャッシミスの公算は全リフレッシュサイクル
を連続的に遂行するに要する時間中は極めて高く、かつ
単一リフレッシュサイクルを遂行する時間中は極めて低
いので、バーストリフレッシュではなく分布リフレッシ
ュが遂行されるならば、第6図のシステムのキャッシュ
遂行はより良好であると信じられる。したがって、この
実施例における制御器6oは、周期的に、単一リフレッ
シュサイクル中に要求を発し、このサイクルの周期は記
憶装W100の指定リフレッシュ時間及び全リフレッシ
ュに必要なリフレッシュサイクル数に依存する。
この実施例による記憶装置100は、好適には、チップ
上リフレッシュアドレス計数器を有し、この計数器はリ
フレッシュされようとする次の行に対応する行アドレス
を記憶する。フレッシュザイルの完了の際に、記憶装m
iooは、チップ上計数器の内容を増分させ、次のリフ
レッシュ動作に対して準備させる。動的記憶装置内にこ
のようなチップ上計数器を含むことは、1980年6月
10日交付されかつテキサスインスッルメント社に譲受
された米国特許第4,207,618号に記載されてい
る。このようなチップ上記憶は、制御器60が記憶装置
100へのアドレスバス上のリフレッシュアドレスを予
設定する必要がなく、代わりにキャッシュミスが起こら
ない限り、キャッシュモードにおいて記憶装置100を
連続的にアクセスすることとができるゆえに、好適であ
る。
上リフレッシュアドレス計数器を有し、この計数器はリ
フレッシュされようとする次の行に対応する行アドレス
を記憶する。フレッシュザイルの完了の際に、記憶装m
iooは、チップ上計数器の内容を増分させ、次のリフ
レッシュ動作に対して準備させる。動的記憶装置内にこ
のようなチップ上計数器を含むことは、1980年6月
10日交付されかつテキサスインスッルメント社に譲受
された米国特許第4,207,618号に記載されてい
る。このようなチップ上記憶は、制御器60が記憶装置
100へのアドレスバス上のリフレッシュアドレスを予
設定する必要がなく、代わりにキャッシュミスが起こら
ない限り、キャッシュモードにおいて記憶装置100を
連続的にアクセスすることとができるゆえに、好適であ
る。
チップ上リフレッシュアドレス計数器の他の利点は、制
御器60が計数器の内容を記憶しかつ増分するに必要な
追加回路を含む必要がないということであり、注意すべ
きことは、チップ上計数器内に記憶されている実際の値
の知識は、制御器60内のタイマが全ての必要なリフレ
ッシュサイクルが指定リフレッシュ時間内に開始される
ことを保証する限り、システムにとって重要ではないと
いうことである。
御器60が計数器の内容を記憶しかつ増分するに必要な
追加回路を含む必要がないということであり、注意すべ
きことは、チップ上計数器内に記憶されている実際の値
の知識は、制御器60内のタイマが全ての必要なリフレ
ッシュサイクルが指定リフレッシュ時間内に開始される
ことを保証する限り、システムにとって重要ではないと
いうことである。
第6図のシステムにおいて、注意すべきことは、多数の
記憶装置100は、各々、出力端子Q及び入力端子Dを
有し、各記憶装置100は並列にクロック信号及びアド
レス信号を受信するということである。多数の記憶装置
100は、各々、データ入力線DATA IN及びデ
ータ出力線DATA OUTの1つの線に関連し、記
憶装置100の数はデータパスDATA BUS上の
データの幅に対応する。記憶装ffiloOの多数のバ
ンクが配設され、所望のバンクの選択の制御は復号クロ
ック信号によって、従来の仕方で達成されるということ
は、当業者にとって明白なはずである。
記憶装置100は、各々、出力端子Q及び入力端子Dを
有し、各記憶装置100は並列にクロック信号及びアド
レス信号を受信するということである。多数の記憶装置
100は、各々、データ入力線DATA IN及びデ
ータ出力線DATA OUTの1つの線に関連し、記
憶装置100の数はデータパスDATA BUS上の
データの幅に対応する。記憶装ffiloOの多数のバ
ンクが配設され、所望のバンクの選択の制御は復号クロ
ック信号によって、従来の仕方で達成されるということ
は、当業者にとって明白なはずである。
第6図のシステムにおけるこれらの制御機能は制御器6
0内に組み込まれており、中央処理装置50又は記憶装
置100のいずれかから分離された1つの又は複数の集
積回路である。制御器の機能は、1988年3月31日
提出されかつテキサスインスツルメント社に譲受された
米国特許出願第175.875号に記載されているよう
に、代替的には記憶装rIl100内に組み込まれる。
0内に組み込まれており、中央処理装置50又は記憶装
置100のいずれかから分離された1つの又は複数の集
積回路である。制御器の機能は、1988年3月31日
提出されかつテキサスインスツルメント社に譲受された
米国特許出願第175.875号に記載されているよう
に、代替的には記憶装rIl100内に組み込まれる。
しかしながら、多数の記憶装置100がデータ語の幅に
対して使用され、又は上に説明されたように更に追加し
て多数のバンクに対して使用されている場合は、記憶装
置100の各々ごとに回路を重複させるよりも全記憶装
置に対して単一の回路に制御器の機能を組み込むことの
方が遥かに困難であると信じられている。もとより、こ
のように記憶装11100をその多数のバンクによる記
憶配列に増加することは、アドレス復号及び選択の複雑
性に起因するのみならず、このようなシステムに必要で
あろう記憶装置とバスとを接続する導体の物理的長さに
起因する、逆効果をシステム性能に与えるであろう。こ
のような逆効果は、特定の所望の応用に対して考慮され
なければならない。更に他の代替実施例においては、注
意すべきことは、制御器60の機能は、もし所望ならば
、中央処理装置50と同じ集積回路内に組み込まれると
いうことである。
対して使用され、又は上に説明されたように更に追加し
て多数のバンクに対して使用されている場合は、記憶装
置100の各々ごとに回路を重複させるよりも全記憶装
置に対して単一の回路に制御器の機能を組み込むことの
方が遥かに困難であると信じられている。もとより、こ
のように記憶装11100をその多数のバンクによる記
憶配列に増加することは、アドレス復号及び選択の複雑
性に起因するのみならず、このようなシステムに必要で
あろう記憶装置とバスとを接続する導体の物理的長さに
起因する、逆効果をシステム性能に与えるであろう。こ
のような逆効果は、特定の所望の応用に対して考慮され
なければならない。更に他の代替実施例においては、注
意すべきことは、制御器60の機能は、もし所望ならば
、中央処理装置50と同じ集積回路内に組み込まれると
いうことである。
ここで、第1表を参照して、第6図の実施例のシステム
の動作の真理値表を説明しよう。記憶装置100の各々
は、第3図に関して上に説明された実施例の回路の他に
、2つのフラグビットC(「キャッシュ」用)及びR(
rリフレッシュ」用)を含む。フラグビットCは、キャ
ッシュミスの際に、並びにライトバック及びキャッシュ
ロードのために遂行される動作中、状態“0”をとり、
かつキャッシュヒットサイクル中状態“1”をとる。フ
ラグビットRは、リフレッシュ動作が進行しないキャッ
シュヒットサイクル中及びリフレツシュミスサイクル中
共に状態“0”をとり、リフレッシュ動作が行われるリ
フレッシュヒットサイクル中に状態“1”をとる。この
実施例においては、フラグビットCが状態“0”にある
間中、フラグビットRは状態“1”をとることができず
、これについては、第6図のシステムの動作に関して以
下に説明する通りである。注意すべきことは、この実施
例にいては、フラグビットC及びRは記憶装lIiio
o内に含まれかっこれに対して転送されるクロック信号
RASB,CASIB,CA32Bに関する記憶装置の
動作を実行するということであり、更に、注意すべきこ
とは、この実施例においては、フラグビットC及びRは
内部的に記憶装置100に対して発生され、ここに説明
されるサイクルを通過する以外は直接に読取り又は設定
されることはできないということである。
の動作の真理値表を説明しよう。記憶装置100の各々
は、第3図に関して上に説明された実施例の回路の他に
、2つのフラグビットC(「キャッシュ」用)及びR(
rリフレッシュ」用)を含む。フラグビットCは、キャ
ッシュミスの際に、並びにライトバック及びキャッシュ
ロードのために遂行される動作中、状態“0”をとり、
かつキャッシュヒットサイクル中状態“1”をとる。フ
ラグビットRは、リフレッシュ動作が進行しないキャッ
シュヒットサイクル中及びリフレツシュミスサイクル中
共に状態“0”をとり、リフレッシュ動作が行われるリ
フレッシュヒットサイクル中に状態“1”をとる。この
実施例においては、フラグビットCが状態“0”にある
間中、フラグビットRは状態“1”をとることができず
、これについては、第6図のシステムの動作に関して以
下に説明する通りである。注意すべきことは、この実施
例にいては、フラグビットC及びRは記憶装lIiio
o内に含まれかっこれに対して転送されるクロック信号
RASB,CASIB,CA32Bに関する記憶装置の
動作を実行するということであり、更に、注意すべきこ
とは、この実施例においては、フラグビットC及びRは
内部的に記憶装置100に対して発生され、ここに説明
されるサイクルを通過する以外は直接に読取り又は設定
されることはできないということである。
もとより、キャッシュ及びリフレッシュ動作(及びその
状態)を制御する他の代替実施例も、当業者に明らかで
あろう、そしてこのような代替実施例ではこのようなビ
ットを制御器60内に記憶しかつ記憶装置100の動作
を制御するためにこの記憶装置から及びこれへの追加線
を配設することを含む。記憶装置100内でのフラグビ
ットC及びRの内部記憶とセットとは、動作性能と集積
の観点から好適である。
状態)を制御する他の代替実施例も、当業者に明らかで
あろう、そしてこのような代替実施例ではこのようなビ
ットを制御器60内に記憶しかつ記憶装置100の動作
を制御するためにこの記憶装置から及びこれへの追加線
を配設することを含む。記憶装置100内でのフラグビ
ットC及びRの内部記憶とセットとは、動作性能と集積
の観点から好適である。
派
×
×
ヤ
椹
×
×
峰
ここで、第1表と共に第7a図から第7C図を参照して
、第6図のシステムの全般動作を詳細に説明しよう。第
7a図は、キャッシュヒットかつ無リフレッシュモード
におけるこのシステムにとっての動作順序を示す。この
場合、記憶装置100内にフラグビットCは状態“1”
にあり、フラグビットRは状態“0”にある。このモー
ドにおいて、動作の開始において第7a図内の判断ブロ
ック700において、制御器60は、リフレッシュが必
要であるかどうかを判断する。技術上周知のように、従
来の動的記憶制御器は、リフレッシュサイクルの必要性
を判断しかつこれに付属する記憶装置にリフレッシュを
遂行させるように動作可能である。このような機能は、
上に説明されたように、好適には、制御器60の機能内
に含まれている。リフレッシュサイクルが必要であると
判断される際には、制御器60は、第6図に示されたよ
うに接続された記憶装置100の全てに対して3つの信
号RASB,CASIB及びCA32Bを全て低状態を
とるように駆動し(信号RASB,CASIB,CAS
2Bの低状態は第7a図において“O/O/0”として
表示され、制御器60によって駆動されるこれら3つの
信号の状態表示のこの規則は、そのまま、第7b図及び
第7c図にも、継承される)。このモードにおいて低状
態に移行するこれら3つの信号に応答して、この実施例
における記憶装置100は、その内部フラグビットRを
状態“1”に設定し(ブロック702)、そしてキャッ
シュヒットかつリフレッシュモード(第7a図及び第7
c図の結合子Cを経由して)に入るが、これについては
第7C図に関して以下に説明される。
、第6図のシステムの全般動作を詳細に説明しよう。第
7a図は、キャッシュヒットかつ無リフレッシュモード
におけるこのシステムにとっての動作順序を示す。この
場合、記憶装置100内にフラグビットCは状態“1”
にあり、フラグビットRは状態“0”にある。このモー
ドにおいて、動作の開始において第7a図内の判断ブロ
ック700において、制御器60は、リフレッシュが必
要であるかどうかを判断する。技術上周知のように、従
来の動的記憶制御器は、リフレッシュサイクルの必要性
を判断しかつこれに付属する記憶装置にリフレッシュを
遂行させるように動作可能である。このような機能は、
上に説明されたように、好適には、制御器60の機能内
に含まれている。リフレッシュサイクルが必要であると
判断される際には、制御器60は、第6図に示されたよ
うに接続された記憶装置100の全てに対して3つの信
号RASB,CASIB及びCA32Bを全て低状態を
とるように駆動し(信号RASB,CASIB,CAS
2Bの低状態は第7a図において“O/O/0”として
表示され、制御器60によって駆動されるこれら3つの
信号の状態表示のこの規則は、そのまま、第7b図及び
第7c図にも、継承される)。このモードにおいて低状
態に移行するこれら3つの信号に応答して、この実施例
における記憶装置100は、その内部フラグビットRを
状態“1”に設定し(ブロック702)、そしてキャッ
シュヒットかつリフレッシュモード(第7a図及び第7
c図の結合子Cを経由して)に入るが、これについては
第7C図に関して以下に説明される。
制御器60がリフレッシュ動作は遂行されていないと判
断する際には、制御器60は、中央処理装置50からの
制御器へのアドレスビンにXアドレスとYアドレスの最
上位4ビット(以下、総体的に「キャッシュ」アドレス
と呼ばれる)を受信し、かつこの実施例においては、制
御器60は、多重変換器52を制御し、その結果、中央
処理装置50によって転送されたアドレスのYアドレス
部分(すなわち、アドレス内のキャッシュアドレス部分
と所望ビットのアドレス)をアドレスバス上に転送する
(第7a図の処理ブロック704)。
断する際には、制御器60は、中央処理装置50からの
制御器へのアドレスビンにXアドレスとYアドレスの最
上位4ビット(以下、総体的に「キャッシュ」アドレス
と呼ばれる)を受信し、かつこの実施例においては、制
御器60は、多重変換器52を制御し、その結果、中央
処理装置50によって転送されたアドレスのYアドレス
部分(すなわち、アドレス内のキャッシュアドレス部分
と所望ビットのアドレス)をアドレスバス上に転送する
(第7a図の処理ブロック704)。
制御器60は、また、判断ブロック706に表示される
ように、中央処理装置50によって所望されたアドレス
が記憶装1100のキャッシュ部分内にあるか(すなわ
ち、キャッシュ「ヒット」)か否か(すなわち、キャッ
シュ「ミス」)を判断する。この判断は、上に参照した
キャッシュタグ比較器の周知の動作方法に従って、中央
処理装置50から受信したXアドレスを、例えば、第5
図の記憶配置を有する記憶装置100のYアドレスの最
上位4ビットによって表示されたキャッシュ線に対し7
てキャッシュタグ記憶内に記憶されているXアドレスと
比較する。
ように、中央処理装置50によって所望されたアドレス
が記憶装1100のキャッシュ部分内にあるか(すなわ
ち、キャッシュ「ヒット」)か否か(すなわち、キャッ
シュ「ミス」)を判断する。この判断は、上に参照した
キャッシュタグ比較器の周知の動作方法に従って、中央
処理装置50から受信したXアドレスを、例えば、第5
図の記憶配置を有する記憶装置100のYアドレスの最
上位4ビットによって表示されたキャッシュ線に対し7
てキャッシュタグ記憶内に記憶されているXアドレスと
比較する。
キャッシュミスの際には、制御器60は、信号RASB
,CASIB,CAS2Bを全て高状態をとるように駆
動する(すなわち、第7a図の“1/1/1”)。この
ことは記憶装fil00にキャッシュミスが起こったこ
とを表示し、記憶装置100は、各々、このフラグビッ
トCを状態“0”に駆動し(ブロック708)、キャッ
シュミスモードにおける記憶装置の動作が(第7b図に
関して以下の説明されるように)遂行される。
,CASIB,CAS2Bを全て高状態をとるように駆
動する(すなわち、第7a図の“1/1/1”)。この
ことは記憶装fil00にキャッシュミスが起こったこ
とを表示し、記憶装置100は、各々、このフラグビッ
トCを状態“0”に駆動し(ブロック708)、キャッ
シュミスモードにおける記憶装置の動作が(第7b図に
関して以下の説明されるように)遂行される。
キャッシュヒットの際には、制御器60は、なおまた、
アドレスされたキャッシュ線に関連するどのセットが使
用可能とされるべきか判断しなければならない(第7a
図の判断ブロック710)。
アドレスされたキャッシュ線に関連するどのセットが使
用可能とされるべきか判断しなければならない(第7a
図の判断ブロック710)。
2元セット連想方式における上に説明されたような構成
の記憶装置100の場合は、判断ブロック710は、主
センス増幅器16A又は16Bが使用可能であるかどう
か判断する。この判断は、キャッシュタグの2つのセッ
ト(すなわち、Xアドレス)が各キャッシュ線アドレス
(すなわち、Yアドレスの最上位4ビット)に対して記
憶されるので、キャッシュタグ比較動作によって行われ
る。どちらのセットが所望されるかに依存して、信号C
ASIB又はCA82Bのうちの適当な1つが、制御器
60によってその低状態をとるように駆動され、他の信
号はその高状態を維持する。
の記憶装置100の場合は、判断ブロック710は、主
センス増幅器16A又は16Bが使用可能であるかどう
か判断する。この判断は、キャッシュタグの2つのセッ
ト(すなわち、Xアドレス)が各キャッシュ線アドレス
(すなわち、Yアドレスの最上位4ビット)に対して記
憶されるので、キャッシュタグ比較動作によって行われ
る。どちらのセットが所望されるかに依存して、信号C
ASIB又はCA82Bのうちの適当な1つが、制御器
60によってその低状態をとるように駆動され、他の信
号はその高状態を維持する。
例えば、もしセットA(すなわち、主センス増幅器16
A)が所望のキャッシュ線に対してアクセスされるべき
ならば、制御器60は信号CASIBを低状態に駆動し
かつ信号CAS2Bを高状態に駆動し、セットB(すな
わち、主センス増幅器16B)のアクセスは、制御器が
信号CAS2Bを低状態にかつ信号CASIBを高状態
に駆動することによって使用可能とされる。アドレスさ
れたキャッシュ線に対する所望のセットのアクセスは、
したがって、達成される(処理ブロック712a及び7
12b)。注意すべきことは、制御器60から出発する
線の信号 WRITEBの状態は、従来の仕方で、読取り又は書込
み動作のいずれかを使用可能とし、かつ制御線53を経
由して多重変換器54を制御して、データ人力バスDA
TA IN(データ入力バスの1ビットが記憶装置1
00の1つの入力端子Dに接続される)又はデータ出力
バスDATAOUT (データ出力バスの1つのビット
が記憶装置100の1つの出力端子Qに接続される)の
いずれかを中央処理装11E50に接続されているデー
タパスDATA BUSに接続させる。記憶装置10
0は、次いで、従来の仕方で駆動された信号に応答し、
アドレスされたキャッシュ線に対する選択されたセット
に対する読取り又は書込み動作のいずれかを達成する。
A)が所望のキャッシュ線に対してアクセスされるべき
ならば、制御器60は信号CASIBを低状態に駆動し
かつ信号CAS2Bを高状態に駆動し、セットB(すな
わち、主センス増幅器16B)のアクセスは、制御器が
信号CAS2Bを低状態にかつ信号CASIBを高状態
に駆動することによって使用可能とされる。アドレスさ
れたキャッシュ線に対する所望のセットのアクセスは、
したがって、達成される(処理ブロック712a及び7
12b)。注意すべきことは、制御器60から出発する
線の信号 WRITEBの状態は、従来の仕方で、読取り又は書込
み動作のいずれかを使用可能とし、かつ制御線53を経
由して多重変換器54を制御して、データ人力バスDA
TA IN(データ入力バスの1ビットが記憶装置1
00の1つの入力端子Dに接続される)又はデータ出力
バスDATAOUT (データ出力バスの1つのビット
が記憶装置100の1つの出力端子Qに接続される)の
いずれかを中央処理装11E50に接続されているデー
タパスDATA BUSに接続させる。記憶装置10
0は、次いで、従来の仕方で駆動された信号に応答し、
アドレスされたキャッシュ線に対する選択されたセット
に対する読取り又は書込み動作のいずれかを達成する。
更に注意すべきことは、第6図のシステムは、記憶装置
100が上に説明されたように構成されている場合、記
憶装置100への書込みアクセスの際に、アドレスされ
たキャッシュ線に対する所望セットにのみ書き込み、記
憶装置100内の配列には「ライトスルー」しないとい
うことである。
100が上に説明されたように構成されている場合、記
憶装置100への書込みアクセスの際に、アドレスされ
たキャッシュ線に対する所望セットにのみ書き込み、記
憶装置100内の配列には「ライトスルー」しないとい
うことである。
キャッシュ線に対するセットの更新は、したがって、下
に説明されるように、ライトバック動作を必要とする。
に説明されるように、ライトバック動作を必要とする。
注意すべきことは、第6図のシステムの有利性は、たと
え記憶装置100がライトスルーが起こるように構成さ
れていても保たれるであろう、すなわち、総合的なシス
テム性能間での従来の勘案が、所要の応用にとってこれ
ら2つの方式のどちらが好適であるか判断するであろう
。
え記憶装置100がライトスルーが起こるように構成さ
れていても保たれるであろう、すなわち、総合的なシス
テム性能間での従来の勘案が、所要の応用にとってこれ
ら2つの方式のどちらが好適であるか判断するであろう
。
この好適実施例においては、上に説明されたように、記
憶装置100は、「ライトバック」方式に構成されてい
る。
憶装置100は、「ライトバック」方式に構成されてい
る。
所望のアクセスが完了した後は、システムはキャッシュ
ヒットかつ無リフレッシュモードを維持し、及び結合子
Aを経由して第7a図に示されているように、次のキャ
ッシュアドレスのリフレッシュと比較に必要な判断を再
び開始する。
ヒットかつ無リフレッシュモードを維持し、及び結合子
Aを経由して第7a図に示されているように、次のキャ
ッシュアドレスのリフレッシュと比較に必要な判断を再
び開始する。
ここで、第7b図を参照して、キャッシュミスモードに
おける第6図のシステムの動作を説明しよう。このモー
ドにおいては、記憶装置100のフラグビットC及びR
は、共に状態“0”にある。
おける第6図のシステムの動作を説明しよう。このモー
ドにおいては、記憶装置100のフラグビットC及びR
は、共に状態“0”にある。
注意すべきことは、システムがキャッシュミスモードに
入る状態においては、第7b図の結合子Bにおいて、制
御器60は、3つの信号RASB,CASIBSCA8
2Bの全てを高状態へ駆動している(第7a図及び第7
C図参照)。このときに、記憶装!1100は、処理ブ
ロック720において、それらの動作サイクルの従来の
行予充電に入る。上に説明されたように、システム及び
記憶装置100についてのこの好適実施例は、ライトバ
ック方式に構成されている。したがって、キャッシュミ
スの判断(第7a図の判断ブロック706)の後、制御
器60はキャッシュ線のどれが、及びこれらに関連する
セットのどれが記憶装置100のキャッシュから消去さ
れるべきか判断する。
入る状態においては、第7b図の結合子Bにおいて、制
御器60は、3つの信号RASB,CASIBSCA8
2Bの全てを高状態へ駆動している(第7a図及び第7
C図参照)。このときに、記憶装!1100は、処理ブ
ロック720において、それらの動作サイクルの従来の
行予充電に入る。上に説明されたように、システム及び
記憶装置100についてのこの好適実施例は、ライトバ
ック方式に構成されている。したがって、キャッシュミ
スの判断(第7a図の判断ブロック706)の後、制御
器60はキャッシュ線のどれが、及びこれらに関連する
セットのどれが記憶装置100のキャッシュから消去さ
れるべきか判断する。
上に説明されたように、キャッシュ線のどのセットが記
憶装置のキャッシュから除去されるべきか調停するため
には、多数の従来方法がある。
憶装置のキャッシュから除去されるべきか調停するため
には、多数の従来方法がある。
第6図のシステムに対する好適方法は、キャッシュ線ア
ドレスとしてYアドレスの最上位4ビットを使用して、
これに関連するセットA及びセットBのうちの最長時間
未使用を置換する。この方法は、(必要な場合)ライト
バックに当たり、新データをロードの際に、及び中央処
理装置50からの最初のキャッシュアクセスの際にキャ
ッシュ線をアドレスするために、中央処理装置50によ
って同じYアドレスを転送することを可能とする。この
方法は、また、キャッシュ線をアドレスする際に、中央
処理装置50からのYアドレス最上位4ビットを異なる
アドレスに翻訳する追加のステップを必要としない。処
理ブロック720において、キャッシュミス中にアドレ
スされたキャッシュ線に対してセットA又はセットBの
どちらを置換すべきかの判断は、好適には、記憶装置の
行予充電中に制御器60によって行われる。
ドレスとしてYアドレスの最上位4ビットを使用して、
これに関連するセットA及びセットBのうちの最長時間
未使用を置換する。この方法は、(必要な場合)ライト
バックに当たり、新データをロードの際に、及び中央処
理装置50からの最初のキャッシュアクセスの際にキャ
ッシュ線をアドレスするために、中央処理装置50によ
って同じYアドレスを転送することを可能とする。この
方法は、また、キャッシュ線をアドレスする際に、中央
処理装置50からのYアドレス最上位4ビットを異なる
アドレスに翻訳する追加のステップを必要としない。処
理ブロック720において、キャッシュミス中にアドレ
スされたキャッシュ線に対してセットA又はセットBの
どちらを置換すべきかの判断は、好適には、記憶装置の
行予充電中に制御器60によって行われる。
制御器60が、アドレスされたキャッシュ線のどのセッ
トが新データと置換されるべきかを判断した後、制御器
60は「ダーティ」ビットフラグDBITを質問して、
置換されるべきセットに書込み動作が行われたか否かを
判断する。書込みが行われていないならば(すなわち、
ダーティビットフラグDBITがクリアならば)、ライ
トバック動作は遂行されず、このセットへの新データの
口−ド動作が遂行される(第7b図の処理ブロック73
2)。書込みが行われていたならば(すなわち、ダーテ
ィピットフラグが設定されているならば)、キャッシュ
線の置換されるべきセットを異なる記憶場所からのデー
タで置換する前に、置換されるべきキャッシュ線に対す
るセットが記憶装置100の配列2内のその場所にまず
書き込まれなければならない。もしこのようなライトバ
ックが遂行されないならば、キャッシュ線に対する置換
されるべきセットに書き込まれたデータは喪失するであ
ろう。この説明から明らかなように、この実施例におけ
る記憶装置100は、キャッシュヒットモード経由以外
では書き込まれることはできない、したがって、ライト
バック(又は代替的にライトスルーケイパビリテイー)
なしでは、書き込まれたデータを配列2内にロードする
ことができない。
トが新データと置換されるべきかを判断した後、制御器
60は「ダーティ」ビットフラグDBITを質問して、
置換されるべきセットに書込み動作が行われたか否かを
判断する。書込みが行われていないならば(すなわち、
ダーティビットフラグDBITがクリアならば)、ライ
トバック動作は遂行されず、このセットへの新データの
口−ド動作が遂行される(第7b図の処理ブロック73
2)。書込みが行われていたならば(すなわち、ダーテ
ィピットフラグが設定されているならば)、キャッシュ
線の置換されるべきセットを異なる記憶場所からのデー
タで置換する前に、置換されるべきキャッシュ線に対す
るセットが記憶装置100の配列2内のその場所にまず
書き込まれなければならない。もしこのようなライトバ
ックが遂行されないならば、キャッシュ線に対する置換
されるべきセットに書き込まれたデータは喪失するであ
ろう。この説明から明らかなように、この実施例におけ
る記憶装置100は、キャッシュヒットモード経由以外
では書き込まれることはできない、したがって、ライト
バック(又は代替的にライトスルーケイパビリテイー)
なしでは、書き込まれたデータを配列2内にロードする
ことができない。
ライトバックは、制御器60によってXアドレス(「古
い」Xアドレス)を多重変換器52を経由してアドレス
バス上に置き、かつ多重変換器52を制御線51を経由
して制御し、制御器60によってこれに転送された古い
Xアドレスを選択させてアドレスバスに転送することに
よって達成される。この古いXアドレスは、キャッシュ
線に対する置換されるセットの内容に関連する記憶装置
100内の配列2の行に対応し(処理ブロック724)
、制御器60は、次いで、DRAMサイクルの従来の行
アドレス部分に従い、信号RASBを低状態に駆動し、
信号CASIB及びCAS2Bを高状態に維持する。制
御器60は、次に、多重変換器52に、中央処理装置5
0によってYアドレスバス上に転送されたYアドレスの
最上位4ビット(すなわち、キャッシュ線アドレス)の
記憶値を転送し、かつ多重変換器52を制御線51を経
由してこれらの4ビットを選択させてアドレスバスに転
送する。注意すべきことは、最上位4ビット以外の最下
位ビットは、この動作に対しては「ドントケア」である
ということである。しかしながら、この時間中、全Yア
ドレスが中央処理装置50によって転送維持されている
ので、多重変換器52の最も容易な構成は、アドレスバ
スに転送するに当たり、全Xアドレス又は全Yアドレス
のいずれかを選択することであろう。
い」Xアドレス)を多重変換器52を経由してアドレス
バス上に置き、かつ多重変換器52を制御線51を経由
して制御し、制御器60によってこれに転送された古い
Xアドレスを選択させてアドレスバスに転送することに
よって達成される。この古いXアドレスは、キャッシュ
線に対する置換されるセットの内容に関連する記憶装置
100内の配列2の行に対応し(処理ブロック724)
、制御器60は、次いで、DRAMサイクルの従来の行
アドレス部分に従い、信号RASBを低状態に駆動し、
信号CASIB及びCAS2Bを高状態に維持する。制
御器60は、次に、多重変換器52に、中央処理装置5
0によってYアドレスバス上に転送されたYアドレスの
最上位4ビット(すなわち、キャッシュ線アドレス)の
記憶値を転送し、かつ多重変換器52を制御線51を経
由してこれらの4ビットを選択させてアドレスバスに転
送する。注意すべきことは、最上位4ビット以外の最下
位ビットは、この動作に対しては「ドントケア」である
ということである。しかしながら、この時間中、全Yア
ドレスが中央処理装置50によって転送維持されている
ので、多重変換器52の最も容易な構成は、アドレスバ
スに転送するに当たり、全Xアドレス又は全Yアドレス
のいずれかを選択することであろう。
判断ブロック728において、制御器60は、ライトバ
ック動作を実行するためにセットA又はBのどちらを使
用可能とするべきか判断し、かつこれに基づき信号CA
82B又はCA82Bのうちの適当な1つを駆動し、こ
れに関連して信号WRITEBを低状態に駆動してデー
タの配列10への書込みを達成する(それぞれ、セット
A及びBに対する処理ブロック730a及び730b)
。キャッシュミスモードにおいてライトバック動作は、
このように、遂行される。
ック動作を実行するためにセットA又はBのどちらを使
用可能とするべきか判断し、かつこれに基づき信号CA
82B又はCA82Bのうちの適当な1つを駆動し、こ
れに関連して信号WRITEBを低状態に駆動してデー
タの配列10への書込みを達成する(それぞれ、セット
A及びBに対する処理ブロック730a及び730b)
。キャッシュミスモードにおいてライトバック動作は、
このように、遂行される。
ライトバック動作の完了、又はもし判断ブロック722
においてダーテイビットフラグDBITがクリアである
ことに起因してライトバック動作が必要ないならば、記
憶装置100のキャッシュの更新をすることができる。
においてダーテイビットフラグDBITがクリアである
ことに起因してライトバック動作が必要ないならば、記
憶装置100のキャッシュの更新をすることができる。
制御器60は、多重変換器52を制御して、中央処理装
置50から転送される所望のアドレスのXアドレスをア
ドレスバス上に転送する。制御器60は、次いで信号R
ASBを低状態に駆動し、信号CASIB及びCAS2
Bを高状態に駆動し(すなわち、“O/1/0”)その
結果、記憶装置100は従来の行復号及び使用可能動作
を遂行できる。処理プロ・ソク734において、制御器
6oは、多重変換器52を制御して、中央処理装I15
0によって転送されるYアドレスをアドレスバス上へ転
送する。このYアドレスは、中央処理装置50によって
追加的に転送されていたYアドレスと同じYアドレスで
ある。その最上位4ビットは新情報で以て更新されるべ
きキャッシュ線を判断し、かつその最下位ビットはこの
キャッシュ線内にアクセスされべきビットを指定する。
置50から転送される所望のアドレスのXアドレスをア
ドレスバス上に転送する。制御器60は、次いで信号R
ASBを低状態に駆動し、信号CASIB及びCAS2
Bを高状態に駆動し(すなわち、“O/1/0”)その
結果、記憶装置100は従来の行復号及び使用可能動作
を遂行できる。処理プロ・ソク734において、制御器
6oは、多重変換器52を制御して、中央処理装I15
0によって転送されるYアドレスをアドレスバス上へ転
送する。このYアドレスは、中央処理装置50によって
追加的に転送されていたYアドレスと同じYアドレスで
ある。その最上位4ビットは新情報で以て更新されるべ
きキャッシュ線を判断し、かつその最下位ビットはこの
キャッシュ線内にアクセスされべきビットを指定する。
制御器60は、次いで、判断ブロック736を経由して
新情報で以てロードされるべき所望のセットA又はB(
すなわち、主センス増幅器16A又は16B)の選択を
達成し、及びこれに続き、高状態にある信号WRITB
と関連して、信号CASIB(セットAの場合)又は信
号CA32B (セットBの場合)のうちの適当な1つ
を低状態への駆動、処理ブロック738a及び738b
を経由してのアドレスされたキャッシュ線内への配列2
の読取りの使用可能を達成する。アドレスされたキャッ
シュ線に対するセットがアドレスされたデータで以てロ
ードされた後に、Yアドレスの最下位ビットによって指
定された所望のビットのアクセスが起こり、これに伴い
信号ERITEBが高状態に維持されている際には読取
り動作が遂行されるか、又は充分な時間がこのセットの
更新に対して経過した後に信号WRITEBを低状態に
駆動することによって書込み動作が遂行される。記憶装
置100は、各々、次いで、処理ブロック740におい
て、フラグビットCを状態“1”に駆動する。制御器6
0は、次いで、第7a図及び7b図のブロックの結合子
Aを経由してキャッシュヒットモードに入り、信号RA
SBを高状態に駆動する。
新情報で以てロードされるべき所望のセットA又はB(
すなわち、主センス増幅器16A又は16B)の選択を
達成し、及びこれに続き、高状態にある信号WRITB
と関連して、信号CASIB(セットAの場合)又は信
号CA32B (セットBの場合)のうちの適当な1つ
を低状態への駆動、処理ブロック738a及び738b
を経由してのアドレスされたキャッシュ線内への配列2
の読取りの使用可能を達成する。アドレスされたキャッ
シュ線に対するセットがアドレスされたデータで以てロ
ードされた後に、Yアドレスの最下位ビットによって指
定された所望のビットのアクセスが起こり、これに伴い
信号ERITEBが高状態に維持されている際には読取
り動作が遂行されるか、又は充分な時間がこのセットの
更新に対して経過した後に信号WRITEBを低状態に
駆動することによって書込み動作が遂行される。記憶装
置100は、各々、次いで、処理ブロック740におい
て、フラグビットCを状態“1”に駆動する。制御器6
0は、次いで、第7a図及び7b図のブロックの結合子
Aを経由してキャッシュヒットモードに入り、信号RA
SBを高状態に駆動する。
ここで、第7C図を参照して、キャッシュヒットかつリ
フレッシュモードにおける第6図のシステムの動作を説
明しよう。このモードにおいては、記憶装置100の各
々内のフラグビットC及びフラグビットRの両方は状態
“1″にある。このモードには、制御器60がリフレッ
シュ動作の必要なことを判断する際に(第7a図の判断
ブロック700)キャッシュモードから入る。以下に説
明されるように、好適リフレッシュ動作は分布リフレッ
シュでり、ここでは記憶装置100に対して指定された
リフレッシュ時間及び全リフレッシュに必要なリフレッ
シュサイクルの数に応じて単一リフレッシュサイクルが
周期的に開始される。また、上に注意されたように、記
憶装置100は、好適には、チップ上リフレッシュアド
レス計数器を有し、したがって、制御器60は、リフレ
ッシュサイクルの開始に当たり、リフレッシュアドレス
を記憶しかつ記憶装置100に転送することの必要がな
い。リフレッシュ動作を開始するためには、制御器60
は、3つの信号RASB,CASIB及びCA32Bの
全てを低状態に駆動し(第7a図の動作ブロック702
参照)、次いで信号RASBを能動低状態に維持する。
フレッシュモードにおける第6図のシステムの動作を説
明しよう。このモードにおいては、記憶装置100の各
々内のフラグビットC及びフラグビットRの両方は状態
“1″にある。このモードには、制御器60がリフレッ
シュ動作の必要なことを判断する際に(第7a図の判断
ブロック700)キャッシュモードから入る。以下に説
明されるように、好適リフレッシュ動作は分布リフレッ
シュでり、ここでは記憶装置100に対して指定された
リフレッシュ時間及び全リフレッシュに必要なリフレッ
シュサイクルの数に応じて単一リフレッシュサイクルが
周期的に開始される。また、上に注意されたように、記
憶装置100は、好適には、チップ上リフレッシュアド
レス計数器を有し、したがって、制御器60は、リフレ
ッシュサイクルの開始に当たり、リフレッシュアドレス
を記憶しかつ記憶装置100に転送することの必要がな
い。リフレッシュ動作を開始するためには、制御器60
は、3つの信号RASB,CASIB及びCA32Bの
全てを低状態に駆動し(第7a図の動作ブロック702
参照)、次いで信号RASBを能動低状態に維持する。
信号CASIB及びCA82Bは、次いで、制御器60
によって高状態に駆動されて(動作ブロック75Q)
、DRAM内で従来遂行されていた、行復号、使用可能
、検知、及び回復の諸動作を開始して、記憶装置100
内のチップ上リフレッシュアドレス計数器の内容に対応
する同記憶装置の行内の内容をリフレッシュする。
によって高状態に駆動されて(動作ブロック75Q)
、DRAM内で従来遂行されていた、行復号、使用可能
、検知、及び回復の諸動作を開始して、記憶装置100
内のチップ上リフレッシュアドレス計数器の内容に対応
する同記憶装置の行内の内容をリフレッシュする。
この実施例においては、記憶装置100の局部センス増
幅器14は、データを検知しかつ検知されたデータを選
択された配列10内の選択された行内へ回復するのに使
用されるので、及びこのようにキャッシュされたデータ
は局部センス増幅器14で緩衝される主センス増幅器1
6内にに記憶されるので、記憶装置100がリフレッシ
ュ動作にある時間中キャッシュ動作を継続することが可
能でありかつ好適である。したがって、制御器60が、
チップ上リフレッシュアドレス計数器の内容をアドレス
バス上に転送することによってリフレッシュ動作を開始
させた後、制御器60は、次のキャッシュアクセス動作
を開始できる。
幅器14は、データを検知しかつ検知されたデータを選
択された配列10内の選択された行内へ回復するのに使
用されるので、及びこのようにキャッシュされたデータ
は局部センス増幅器14で緩衝される主センス増幅器1
6内にに記憶されるので、記憶装置100がリフレッシ
ュ動作にある時間中キャッシュ動作を継続することが可
能でありかつ好適である。したがって、制御器60が、
チップ上リフレッシュアドレス計数器の内容をアドレス
バス上に転送することによってリフレッシュ動作を開始
させた後、制御器60は、次のキャッシュアクセス動作
を開始できる。
したがって、システムがキャッシュヒットを有し続ける
限り、第7a図に関して上に説明されたキャッシュアク
セスは、上に説明されたように進行する。注意すべき4
とは、従来のDRAMにおいては、リフレッシュサイク
ルは150から20Oナノ秒の程度で行われるが、一方
、キャッシュアクセスは遥かに高速、例えば、25から
50ナノ秒の程度で達成されると考られることである。
限り、第7a図に関して上に説明されたキャッシュアク
セスは、上に説明されたように進行する。注意すべき4
とは、従来のDRAMにおいては、リフレッシュサイク
ルは150から20Oナノ秒の程度で行われるが、一方
、キャッシュアクセスは遥かに高速、例えば、25から
50ナノ秒の程度で達成されると考られることである。
したがって、記憶装1flooの各々内の1つの行が同
時にリフレッシュされる時間中に多数のキャッシュアク
セスを行うこともできよう。しかしながら、もし1つの
行が、これと異なる行上のリフレッシュ動作が遂行され
ている時間中に、更新又はライトバックのため選択され
たとしたならば、局部センス増幅器14上で衝突が起こ
るおそれがあるから、キャッシュミスの際にリフレッシ
ュが擾乱されずに連続することが望ましい。この実施例
においては、以下に説明されるように、第6図のシステ
ムは、リフレッシュ動作が進行しているような時間中に
、キャッシュミス(すなわち、行)アクセスを「ロック
アウト」するであろう。
時にリフレッシュされる時間中に多数のキャッシュアク
セスを行うこともできよう。しかしながら、もし1つの
行が、これと異なる行上のリフレッシュ動作が遂行され
ている時間中に、更新又はライトバックのため選択され
たとしたならば、局部センス増幅器14上で衝突が起こ
るおそれがあるから、キャッシュミスの際にリフレッシ
ュが擾乱されずに連続することが望ましい。この実施例
においては、以下に説明されるように、第6図のシステ
ムは、リフレッシュ動作が進行しているような時間中に
、キャッシュミス(すなわち、行)アクセスを「ロック
アウト」するであろう。
第7c図の処理ブロック752は、リフレッシュが制御
器60によって使用可能とされた後、制御器が中央処理
装11f50から新キャッシュアドレス(すなわち、X
アドレス、及びYアドレスの最上位4ビット)を受信し
、多重変換器52を制御し、その結果、中央処理装置5
0によって転送されたアドレスのYアドレス部分はアド
レスバスに転送される。上に説明されたキャッシュヒッ
トモードにおけると同じ仕方において、制御器60は、
判断ブロック754においてキャッシュタグ比較を遂行
して、キャッシュヒット又はキャッシュミスが起こって
いるかどうかを判断する。
器60によって使用可能とされた後、制御器が中央処理
装11f50から新キャッシュアドレス(すなわち、X
アドレス、及びYアドレスの最上位4ビット)を受信し
、多重変換器52を制御し、その結果、中央処理装置5
0によって転送されたアドレスのYアドレス部分はアド
レスバスに転送される。上に説明されたキャッシュヒッ
トモードにおけると同じ仕方において、制御器60は、
判断ブロック754においてキャッシュタグ比較を遂行
して、キャッシュヒット又はキャッシュミスが起こって
いるかどうかを判断する。
キャッシュミスの際には、制御器60は、リフレッシュ
動作に必要な時間が超過するまで、信号RASBを低状
態に駆動し、かつ信号CASIB及びCAS2Bを高状
態に駆動する(判断ブロック756)。周知のように、
動的記憶装置は指定されたリフレッシュサイクル時間を
有し、この時間中適当な信号が能動状態に維持される。
動作に必要な時間が超過するまで、信号RASBを低状
態に駆動し、かつ信号CASIB及びCAS2Bを高状
態に駆動する(判断ブロック756)。周知のように、
動的記憶装置は指定されたリフレッシュサイクル時間を
有し、この時間中適当な信号が能動状態に維持される。
リフレッシュサイル時間が完了すると、制御器60は、
信号RASBを高状態に駆動する。信号RASHの高状
態への駆動は、説明の目的上、判断ブロック(第7c図
のブロック756及び768)として示されているけれ
ども、リフレッシュ動作の完了はキャッシュアクセスか
ら独立であるので、制御器60は、キャッシュヒット又
はキャッシュミス動作に対して同期的な仕方でリフレッ
シュサイクル時間の終端に信号RASBを高状態に駆動
するのが、好適である。
信号RASBを高状態に駆動する。信号RASHの高状
態への駆動は、説明の目的上、判断ブロック(第7c図
のブロック756及び768)として示されているけれ
ども、リフレッシュ動作の完了はキャッシュアクセスか
ら独立であるので、制御器60は、キャッシュヒット又
はキャッシュミス動作に対して同期的な仕方でリフレッ
シュサイクル時間の終端に信号RASBを高状態に駆動
するのが、好適である。
リフレッシュ動作の終端を表示する高状態の信号RAS
Bを受信すると、記憶装置100は、次いで、各々、そ
れらのフラグビットRを状態″O″にクリアして、リフ
レッシュ動作が完了したことを表示する。判断ブロック
754において、キャッシュミスが制御器60によって
検出されたので、記憶装置100は、また、各々、それ
らのフラグビットCを状態“0”にクリアし(処理ブロ
ック760)、かつ第7b図に関して上に説明れたキャ
ッシュミスモードに、結合子Bを経由して入る。
Bを受信すると、記憶装置100は、次いで、各々、そ
れらのフラグビットRを状態″O″にクリアして、リフ
レッシュ動作が完了したことを表示する。判断ブロック
754において、キャッシュミスが制御器60によって
検出されたので、記憶装置100は、また、各々、それ
らのフラグビットCを状態“0”にクリアし(処理ブロ
ック760)、かつ第7b図に関して上に説明れたキャ
ッシュミスモードに、結合子Bを経由して入る。
判断ブロック754において、キャッシュヒットが制御
器60によって検出される際には、制御器60は、(判
断ブロック762を経由して)Yアドレスの最上位4ビ
ットによって決定されるキャッシュ線に対するセットA
又はセットB(すなわち、センス増幅器16A又はセン
ス増幅器16B)のどちらをアクセスすべきか判断する
。
器60によって検出される際には、制御器60は、(判
断ブロック762を経由して)Yアドレスの最上位4ビ
ットによって決定されるキャッシュ線に対するセットA
又はセットB(すなわち、センス増幅器16A又はセン
ス増幅器16B)のどちらをアクセスすべきか判断する
。
キャッシュヒットかつ無リフレッシュモードにおけるの
と同じ仕方において、制御器60は、アドレスされたキ
ャッシュ線に対するセットA又はセットBのうちの所望
のセットを使用可能とするために信号CASIB又はC
A52Bのいずれかを低状態に駆動する(他を高状態に
維持する)。
と同じ仕方において、制御器60は、アドレスされたキ
ャッシュ線に対するセットA又はセットBのうちの所望
のセットを使用可能とするために信号CASIB又はC
A52Bのいずれかを低状態に駆動する(他を高状態に
維持する)。
所望のキャッシュ線に対するセットに関する読取り又は
書込みのいずれかが、第7a図に関連して上に説明され
たのと同じ仕方で処理ブロック764a及び764bに
おいて達威される。
書込みのいずれかが、第7a図に関連して上に説明され
たのと同じ仕方で処理ブロック764a及び764bに
おいて達威される。
キャッシュミスに関連して上に説明されたように、制御
器60は、リフレッシュ動作時間が完了したかどうかを
同期的に判断する。必要なサイクル時間が満了するまで
、制御器60は、信号RASBを低状態に維持し(説明
の目的上判断ブロック768として示されいる)、フラ
グビットRを記憶装置100内に設定して維持し、かつ
制御動作は処理ブロック752に復帰され、ここで次の
キャッシュアドレスが制御器60によって受信され、そ
のアドレスのYアドレス部分がアドレスバス上に転送さ
れ、かつこのキャッシュアドレスの一致が起こっている
かどうかを見るために記憶されているキャッシュタグに
対して比較される。
器60は、リフレッシュ動作時間が完了したかどうかを
同期的に判断する。必要なサイクル時間が満了するまで
、制御器60は、信号RASBを低状態に維持し(説明
の目的上判断ブロック768として示されいる)、フラ
グビットRを記憶装置100内に設定して維持し、かつ
制御動作は処理ブロック752に復帰され、ここで次の
キャッシュアドレスが制御器60によって受信され、そ
のアドレスのYアドレス部分がアドレスバス上に転送さ
れ、かつこのキャッシュアドレスの一致が起こっている
かどうかを見るために記憶されているキャッシュタグに
対して比較される。
必要なリフレッシュサイクル時間が満了すると、制御器
60は、このことを、3つの信号RASB,CASIB
,CAS2Bの全てを高状態に駆動することによって記
憶装置100に表示する。記憶装置100の各々は、フ
ラグビットRを状態“1”に再設定し、かつ結合子Aを
経由して、第7a図に関して上に説明されたようにキャ
ッシュヒ・y }モードに入る。このようにして、リフ
レッシュ動作の完了に要求されるロックアウトを招くこ
となく、後続のキャッシュミスがシステムを直ちにキャ
ッシュミスモードに入れさせる。
60は、このことを、3つの信号RASB,CASIB
,CAS2Bの全てを高状態に駆動することによって記
憶装置100に表示する。記憶装置100の各々は、フ
ラグビットRを状態“1”に再設定し、かつ結合子Aを
経由して、第7a図に関して上に説明されたようにキャ
ッシュヒ・y }モードに入る。このようにして、リフ
レッシュ動作の完了に要求されるロックアウトを招くこ
となく、後続のキャッシュミスがシステムを直ちにキャ
ッシュミスモードに入れさせる。
このようにして、第6図のシステムは、第1図から第5
図までに関して上に説明されたように構成された同じ複
数の記憶装置100が、キャッシュ記憶及びまた主記憶
の両方として働くような仕方において、動作する。n元
セット連想(この実施例においては、n=2)は、向上
したキャッシュ速度のキャッシュケイパビリティーを与
え、総合システム性能を向上する。システムの動作を説
明するための実施例は、キャッシュヒットモード、これ
に続くキャッシュミスモードにおけるライトバック動作
及びセットロード動作、これに続くキャッシュヒットか
つリフレッシュモードにおける動作を含む。第7a図か
ら第7C図に描かれた流れ図は、これらから明らかよう
に、特定の順序に拘らず、このシステムの動作を示す。
図までに関して上に説明されたように構成された同じ複
数の記憶装置100が、キャッシュ記憶及びまた主記憶
の両方として働くような仕方において、動作する。n元
セット連想(この実施例においては、n=2)は、向上
したキャッシュ速度のキャッシュケイパビリティーを与
え、総合システム性能を向上する。システムの動作を説
明するための実施例は、キャッシュヒットモード、これ
に続くキャッシュミスモードにおけるライトバック動作
及びセットロード動作、これに続くキャッシュヒットか
つリフレッシュモードにおける動作を含む。第7a図か
ら第7C図に描かれた流れ図は、これらから明らかよう
に、特定の順序に拘らず、このシステムの動作を示す。
更に説明のために、特定の順序の動作について、ここで
第8図を参照して、説明しよう。第8図は、記憶装11
00の1つによって観察された(又は駆動された)信号
のタイミングを示す。この実施例の順序は、キャッシュ
ヒットかつ無リフレッシュモードにおける読取り及び書
込みサイクルを含み、また、キャッシュミスライトバッ
ク及びセツトロード、及びキャッシュヒットかつリフレ
ッシュモードにおける1サイクルを含む。
第8図を参照して、説明しよう。第8図は、記憶装11
00の1つによって観察された(又は駆動された)信号
のタイミングを示す。この実施例の順序は、キャッシュ
ヒットかつ無リフレッシュモードにおける読取り及び書
込みサイクルを含み、また、キャッシュミスライトバッ
ク及びセツトロード、及びキャッシュヒットかつリフレ
ッシュモードにおける1サイクルを含む。
キャッシュヒットかつ無リフレッシュモードを開始する
と、アドレスバスは、上に説明されたように、制御器6
0によって新Yアドレスがこのバス上に転送されること
を表示する。このモードにおいては、上に説明されたよ
うに、フラグビットCが状態“1”にありかつフラグビ
ットRが状態“0″にある。このモードにおいては、キ
ャッシュヒットが続く限り、制御器60は、信号RAS
Bを高状態に維持する。第8図の第1サイクルは、キャ
ッシュ線に対するセットBへの読取り動作であり、信号
CASIBは高状態に駆動され、信号CA82Bは低状
態に維持される。これらの信号に応答して、記憶装置1
00は、従来の静的列復号記憶装置からのアクセスの場
合におけると類似のタイミングで以て、アドレスされた
記憶セルのデータ状態をそれらの出力端子Qに転送する
。静的列復号アクセスケイパビリティーを有するDRA
Mの例は、テキサスインスツルメント社によって製造さ
れかつ販売されているTM84C1027D RAM
である。
と、アドレスバスは、上に説明されたように、制御器6
0によって新Yアドレスがこのバス上に転送されること
を表示する。このモードにおいては、上に説明されたよ
うに、フラグビットCが状態“1”にありかつフラグビ
ットRが状態“0″にある。このモードにおいては、キ
ャッシュヒットが続く限り、制御器60は、信号RAS
Bを高状態に維持する。第8図の第1サイクルは、キャ
ッシュ線に対するセットBへの読取り動作であり、信号
CASIBは高状態に駆動され、信号CA82Bは低状
態に維持される。これらの信号に応答して、記憶装置1
00は、従来の静的列復号記憶装置からのアクセスの場
合におけると類似のタイミングで以て、アドレスされた
記憶セルのデータ状態をそれらの出力端子Qに転送する
。静的列復号アクセスケイパビリティーを有するDRA
Mの例は、テキサスインスツルメント社によって製造さ
れかつ販売されているTM84C1027D RAM
である。
第8図に示されている第2サイクルは、アドレスバス上
に転送された新Yアドレスによってアドレスされたキャ
ッシュ線に対するセットA内への1ビットの書込み動作
である。このサイクルにおいて、信号CASIB及びW
RITEBは低状態に駆動され、信号CA82Bは高状
態に駆動され、かつアドレスされたキャッシュ線に対す
るセットA内にアドレスされたビットにを書き込まれる
べきデータ(この場合、データ状態“0”)は、中央処
理装置50から多重変換器54を経由して記憶装置10
0の入力端子Dに転送される(第6図参照)。上に説明
されたように、記憶装置100は、ライトバック方式に
従って構成されているので、それゆえデータはこの動作
によっては記憶装置100の配列10内には書き込まれ
ず、キャッシュ線に対するセット内にのみ書き込まれる
。
に転送された新Yアドレスによってアドレスされたキャ
ッシュ線に対するセットA内への1ビットの書込み動作
である。このサイクルにおいて、信号CASIB及びW
RITEBは低状態に駆動され、信号CA82Bは高状
態に駆動され、かつアドレスされたキャッシュ線に対す
るセットA内にアドレスされたビットにを書き込まれる
べきデータ(この場合、データ状態“0”)は、中央処
理装置50から多重変換器54を経由して記憶装置10
0の入力端子Dに転送される(第6図参照)。上に説明
されたように、記憶装置100は、ライトバック方式に
従って構成されているので、それゆえデータはこの動作
によっては記憶装置100の配列10内には書き込まれ
ず、キャッシュ線に対するセット内にのみ書き込まれる
。
第8図に示されたキャッシュ書込み動作の後、新Yアド
レス(第8図中にアドレス値Ymissとして表示され
ている)がアドレスバス上に出現し、したがって、これ
がキャッシュヒットの起こる際に記憶装置100へ転送
される。しかしながら、この順序においては、制御器6
0は、中央処理装置50によってこの制御器に転送され
たXアドレスがキャッシュ線アドレス値Y (すなわ
ち、mass Yアドレス部分の最上位4ビット)に関連するXアドレ
スと一致しないことを判断している。第8図に示される
ように、キャッシュミスの際には、信号RASB1CA
SIB及びCAS2Bは全て高状態に駆動され、記憶装
置100にフラグビットCを状態“O”に再設定させる
。
レス(第8図中にアドレス値Ymissとして表示され
ている)がアドレスバス上に出現し、したがって、これ
がキャッシュヒットの起こる際に記憶装置100へ転送
される。しかしながら、この順序においては、制御器6
0は、中央処理装置50によってこの制御器に転送され
たXアドレスがキャッシュ線アドレス値Y (すなわ
ち、mass Yアドレス部分の最上位4ビット)に関連するXアドレ
スと一致しないことを判断している。第8図に示される
ように、キャッシュミスの際には、信号RASB1CA
SIB及びCAS2Bは全て高状態に駆動され、記憶装
置100にフラグビットCを状態“O”に再設定させる
。
説明の目的のために、この場合、制御器60内のダーテ
ィビットフラグDBITは設定されて、置換されるべき
キャッシュ線に対するセットに書き込まれており、した
がって、その内容は記憶装置内の配列のこれに対応する
場所に記憶されているものとは異なることを、表示する
。ライトバック動作を達或するために、制御器60は、
第8図に示されているように、まず、置換されるべきキ
ャッシュ線に対するセットに関連するXアドレスをアド
レスバス上に転送し、かつ信号RASBを能動低状態に
駆動する。これによって記憶装置100は行アドレス復
号に入りかつ従来の多重変換アドレスDARMサイクル
に従う部分を使用可能とする。制御器60は、次いで、
Yアドレスの最上記4ビットの示すアドレス値Y.をア
ドレInlgg スバス上に転送して、置換されるべきキャッシュ線を選
択するが、このキャッシュ線は、この場合、中央処理装
置50によってアドレスされたのと同じキャッシュ線で
ある。制御器60は、また、信号CASIBを低状態に
駆動し、信号CA32Bを高状態に駆動し、「古い」X
アドレスによって選択された行内において配列10に書
き込まれるべきであるのはアドレスされたキャッシュ線
に対するセットAであることを、表示する。この例にお
いては、セットAは、置換されるために、制御器60に
よってアドレス値Y のキャッシュ線mass に対するセットA又はセットBのどちらが最近アクセス
されたかを検出することを通して、選択される。上に説
明されたように、この方式は、アドレス翻訳を遂行する
ことを要求することなく、キャッシュのライトバック及
び更新のための簡単な動作を与える。信号WRITEB
は、また、能動低状態に駆動されて、ライトバック動作
を使用可能とする。注意すべきことは、記憶装1i11
00の出力端子Q又は入力端子Dのいずれかは非能動性
である、すなわち、データ出力は高インピーダンス状態
にありかつデータ入力はドントケアである。
ィビットフラグDBITは設定されて、置換されるべき
キャッシュ線に対するセットに書き込まれており、した
がって、その内容は記憶装置内の配列のこれに対応する
場所に記憶されているものとは異なることを、表示する
。ライトバック動作を達或するために、制御器60は、
第8図に示されているように、まず、置換されるべきキ
ャッシュ線に対するセットに関連するXアドレスをアド
レスバス上に転送し、かつ信号RASBを能動低状態に
駆動する。これによって記憶装置100は行アドレス復
号に入りかつ従来の多重変換アドレスDARMサイクル
に従う部分を使用可能とする。制御器60は、次いで、
Yアドレスの最上記4ビットの示すアドレス値Y.をア
ドレInlgg スバス上に転送して、置換されるべきキャッシュ線を選
択するが、このキャッシュ線は、この場合、中央処理装
置50によってアドレスされたのと同じキャッシュ線で
ある。制御器60は、また、信号CASIBを低状態に
駆動し、信号CA32Bを高状態に駆動し、「古い」X
アドレスによって選択された行内において配列10に書
き込まれるべきであるのはアドレスされたキャッシュ線
に対するセットAであることを、表示する。この例にお
いては、セットAは、置換されるために、制御器60に
よってアドレス値Y のキャッシュ線mass に対するセットA又はセットBのどちらが最近アクセス
されたかを検出することを通して、選択される。上に説
明されたように、この方式は、アドレス翻訳を遂行する
ことを要求することなく、キャッシュのライトバック及
び更新のための簡単な動作を与える。信号WRITEB
は、また、能動低状態に駆動されて、ライトバック動作
を使用可能とする。注意すべきことは、記憶装1i11
00の出力端子Q又は入力端子Dのいずれかは非能動性
である、すなわち、データ出力は高インピーダンス状態
にありかつデータ入力はドントケアである。
ライトバックサイクルに続いて、記憶装置100は更新
モードに入り、ここで、中央処理装置50によって駆動
されたアドレス値Y に関連すInNG るキャッシュ線が所望のセット内ヘロードされる。
モードに入り、ここで、中央処理装置50によって駆動
されたアドレス値Y に関連すInNG るキャッシュ線が所望のセット内ヘロードされる。
したがって、制御器60は、多重変換器52をして中央
処理装置50によって駆動されるXアドレス(すなわち
、「新」Xアドレス)をアドレスバス上へ転送させ、再
び信号RASBを低状態に駆動し、その結果、従来の行
アドレス復号及びこのサイクルの行使用可能部分が再び
開始する。制御器60は、次いで、中央処理装置50に
よって駆動されるYアドレス部分のアドレス値Y .
をア11181 ドレスバス上に転送させ、その結果、Yアドレス部分の
最上位4ビットに関連するキャッシュ線が選択され、信
号CASIBが低状態に駆動され、かつ信号CAS2B
が高状態へ駆動され、その結果、アドレスされたキャッ
シュ線に対するセットA(すなわち、主センス増幅器1
6A)が新データをロードされる。新データがアドレス
されたキャッシュ線に対するセットA内にロードれた後
、(この場合)所望の読取り動作が遂行され、これに伴
いアドレス値Y.の最下位ビットに対応すmass るキャッシュ線のビットが選択され、かつそのデータ状
態(この場合、“1”)が記憶装置100の出力端子Q
に転送される。このサイクルの終端に高状態に駆動され
た信号RASBに応答して、記憶装1100のフラグビ
ットCが状態″1”に設定されて、この動作が再びキャ
ッシュヒットモードに移行させられることを表示する。
処理装置50によって駆動されるXアドレス(すなわち
、「新」Xアドレス)をアドレスバス上へ転送させ、再
び信号RASBを低状態に駆動し、その結果、従来の行
アドレス復号及びこのサイクルの行使用可能部分が再び
開始する。制御器60は、次いで、中央処理装置50に
よって駆動されるYアドレス部分のアドレス値Y .
をア11181 ドレスバス上に転送させ、その結果、Yアドレス部分の
最上位4ビットに関連するキャッシュ線が選択され、信
号CASIBが低状態に駆動され、かつ信号CAS2B
が高状態へ駆動され、その結果、アドレスされたキャッ
シュ線に対するセットA(すなわち、主センス増幅器1
6A)が新データをロードされる。新データがアドレス
されたキャッシュ線に対するセットA内にロードれた後
、(この場合)所望の読取り動作が遂行され、これに伴
いアドレス値Y.の最下位ビットに対応すmass るキャッシュ線のビットが選択され、かつそのデータ状
態(この場合、“1”)が記憶装置100の出力端子Q
に転送される。このサイクルの終端に高状態に駆動され
た信号RASBに応答して、記憶装1100のフラグビ
ットCが状態″1”に設定されて、この動作が再びキャ
ッシュヒットモードに移行させられることを表示する。
第8図の順序においては、次のサイクルは、従来のキャ
ッシュヒットかつ無リフレッシュサイクルであり、これ
に伴い新Yアドレスをアドレスバス上に転送しかつ所望
のビットにアクセスを行う(この場合、アドレスされた
キャッシュ線に対するセッ}Bに読取り動作し、出力端
子Qに状態“0″を生じる)。しかしながら、この順序
内のこの点において、制御器60は、信号RASBを低
状態に駆動し、信号CASIB及びCA82Bを共に高
状態に駆動することによって、リフレッシュが必要であ
ることを表示する。これに応答して、記憶装置100は
、各々、それらのフラグビットRを状態“1”に設定す
るが、しかしキャッシュ動作は前のように(各々新Yア
ドレスに対応する、キャッシュ線に対するセットA上の
読取り動作及びキャッシュ線に対するセットB上の書込
み動作によって示される)キャッシュ動作を続け、ただ
信号RASBをリフレッシュ動作の完了するまで低状態
に維持する。上に説明されたように、チップ上リフレッ
シュアドレス計数器は、記憶装置100によって、局部
センス増幅器14を通して、同期記憶装置内の記憶配列
の1つの行を附勢するのに使用される。信号RASBが
再び高状態に駆動され、かつ信号CASIB及びCA8
2Bまた高状態に駆動されるのに応答して、記憶装置1
00は、各々、それらのフラグビットRを状態“0”に
セットして、キャッシュヒットかつリフレッシュモード
から出てキャッシュヒットかつ無リフレッシュモードに
入る。
ッシュヒットかつ無リフレッシュサイクルであり、これ
に伴い新Yアドレスをアドレスバス上に転送しかつ所望
のビットにアクセスを行う(この場合、アドレスされた
キャッシュ線に対するセッ}Bに読取り動作し、出力端
子Qに状態“0″を生じる)。しかしながら、この順序
内のこの点において、制御器60は、信号RASBを低
状態に駆動し、信号CASIB及びCA82Bを共に高
状態に駆動することによって、リフレッシュが必要であ
ることを表示する。これに応答して、記憶装置100は
、各々、それらのフラグビットRを状態“1”に設定す
るが、しかしキャッシュ動作は前のように(各々新Yア
ドレスに対応する、キャッシュ線に対するセットA上の
読取り動作及びキャッシュ線に対するセットB上の書込
み動作によって示される)キャッシュ動作を続け、ただ
信号RASBをリフレッシュ動作の完了するまで低状態
に維持する。上に説明されたように、チップ上リフレッ
シュアドレス計数器は、記憶装置100によって、局部
センス増幅器14を通して、同期記憶装置内の記憶配列
の1つの行を附勢するのに使用される。信号RASBが
再び高状態に駆動され、かつ信号CASIB及びCA8
2Bまた高状態に駆動されるのに応答して、記憶装置1
00は、各々、それらのフラグビットRを状態“0”に
セットして、キャッシュヒットかつリフレッシュモード
から出てキャッシュヒットかつ無リフレッシュモードに
入る。
[発明の効果]
本発明に従い構成された記憶装置100及び第6図のシ
ステムは、記憶システム性能及び効率上顕著な利点を有
する。多元セット連想チップ上キャッシュは、配列の区
分化と共に、キャッシュヒット速度、並びにライトバッ
ク及び更新動作上の効率に向上を持たらす。更に、記憶
装置のリフレッシュをキャッシュアクセスに実質的に透
明な仕方で実行することができ、その一方、主記憶及び
キャッシュの両方をチップ境界内に維持することができ
る。
ステムは、記憶システム性能及び効率上顕著な利点を有
する。多元セット連想チップ上キャッシュは、配列の区
分化と共に、キャッシュヒット速度、並びにライトバッ
ク及び更新動作上の効率に向上を持たらす。更に、記憶
装置のリフレッシュをキャッシュアクセスに実質的に透
明な仕方で実行することができ、その一方、主記憶及び
キャッシュの両方をチップ境界内に維持することができ
る。
また、注目すべきことは、将来のシステム体系がここに
説明されかつ主張される記憶編成から利点を授かるとい
うことである。今後とも、集積の規模は増大し続け、更
に多くの機能を単一チップ上に組み込みまたウエハ規模
集積を含みつつある。
説明されかつ主張される記憶編成から利点を授かるとい
うことである。今後とも、集積の規模は増大し続け、更
に多くの機能を単一チップ上に組み込みまたウエハ規模
集積を含みつつある。
将来の体系の例は、P1958システムであり、これは
、ペーターソン他「将来の単一チップコンピュータに対
する設計考案」、米国電気電子学会コンピュータ技術報
告、C−29巻、2号(米国電気電子学会発行、198
0年2月)、ページ108から1 1 5 (PaHe
rson ej all., ”DesignCon
sideration for Single−Chi
p Computers ofthe Future
, IEEE Trans.,on Compute
rs, VatC−2 9, Na2 (IEEE,F
eb, 1 9 8 0) pp. 1 08−1
15.)に記載されている。この例は、100万トラン
ジスタ集積回路に対する局部記憶装置としての動的かつ
静的両用記憶装置の組込みを記載している。本発明は、
ウエハ集積を含むこのような超大規模集積回路内に組み
込まれることが可能であり、動的記憶セル及び静的記憶
セルの両方を同一のウエハ上に製造することを必要とせ
ずに、単一型式の記憶セル(例えば、DRAM)を使用
することで以て、記憶性能上の利点を持たらす。更に、
第6図のシステムは、単一制御ブロックにキャッシュ制
御と主記憶制御の両方を遂行させることを可能とし、こ
れによって、性能を向上する利点を与えるのみならず、
2つの機能を単一チップ内に又はウエハ集積応用内に効
率的に集積することを可能とする。本発明は、更に、多
重処理装置システム、特に上に説明されたように多数の
処理装置がウエハ規模に集積されるシステムへの応用に
有利であると信じられる。
、ペーターソン他「将来の単一チップコンピュータに対
する設計考案」、米国電気電子学会コンピュータ技術報
告、C−29巻、2号(米国電気電子学会発行、198
0年2月)、ページ108から1 1 5 (PaHe
rson ej all., ”DesignCon
sideration for Single−Chi
p Computers ofthe Future
, IEEE Trans.,on Compute
rs, VatC−2 9, Na2 (IEEE,F
eb, 1 9 8 0) pp. 1 08−1
15.)に記載されている。この例は、100万トラン
ジスタ集積回路に対する局部記憶装置としての動的かつ
静的両用記憶装置の組込みを記載している。本発明は、
ウエハ集積を含むこのような超大規模集積回路内に組み
込まれることが可能であり、動的記憶セル及び静的記憶
セルの両方を同一のウエハ上に製造することを必要とせ
ずに、単一型式の記憶セル(例えば、DRAM)を使用
することで以て、記憶性能上の利点を持たらす。更に、
第6図のシステムは、単一制御ブロックにキャッシュ制
御と主記憶制御の両方を遂行させることを可能とし、こ
れによって、性能を向上する利点を与えるのみならず、
2つの機能を単一チップ内に又はウエハ集積応用内に効
率的に集積することを可能とする。本発明は、更に、多
重処理装置システム、特に上に説明されたように多数の
処理装置がウエハ規模に集積されるシステムへの応用に
有利であると信じられる。
更に、注意すべきことは、本発明の好適実施例は、動的
読み書きRAMとして構成された記憶装置に関連して上
に説明されているということである。本発明の利点はこ
のような記憶装置に対して特に有利であると信じられて
いるけれども、本発明の利点は、同様に、静的読み書き
記憶装置にとってもまた与えられると考えられる。更に
その上、読取り動作中に得られる本発明による記憶装置
及びシステムの向上した性能に関連して、注目すべきこ
とは、本発明の利点は、また、本発明により構成された
読取り専用記憶装置(以下、ROM)、特に、例えば、
ROMがそのシステム内のデータ処理装置に対するプロ
グラム符号を記憶しかつプログラムキャッシュの使用が
望まれる場合にも、与えられるということである。
読み書きRAMとして構成された記憶装置に関連して上
に説明されているということである。本発明の利点はこ
のような記憶装置に対して特に有利であると信じられて
いるけれども、本発明の利点は、同様に、静的読み書き
記憶装置にとってもまた与えられると考えられる。更に
その上、読取り動作中に得られる本発明による記憶装置
及びシステムの向上した性能に関連して、注目すべきこ
とは、本発明の利点は、また、本発明により構成された
読取り専用記憶装置(以下、ROM)、特に、例えば、
ROMがそのシステム内のデータ処理装置に対するプロ
グラム符号を記憶しかつプログラムキャッシュの使用が
望まれる場合にも、与えられるということである。
本発明は、ここに、その好適実施例を参照して詳細に説
明されたけども、この説明は例示のためのみであって、
限定的意味に解釈されるべきではない。更に、本発明の
実施例の細部に渡る多数の変更及び本発明の追加実施例
は、この説明を参照したならば、当業者にとって明白で
ありかつ実施可能であると心得る。このような変更及び
追加実施例は、上に請求されたように、本発明の精神と
真の範囲に包含されるものと考える。
明されたけども、この説明は例示のためのみであって、
限定的意味に解釈されるべきではない。更に、本発明の
実施例の細部に渡る多数の変更及び本発明の追加実施例
は、この説明を参照したならば、当業者にとって明白で
ありかつ実施可能であると心得る。このような変更及び
追加実施例は、上に請求されたように、本発明の精神と
真の範囲に包含されるものと考える。
以上の説明に関して更に以下の項を開示する。
(1) 行と列とに配置された複数の記憶セルを有す
る型式の記憶装置であって、 行アドレス信号に応答して行内の複数の記憶セルを選択
する行復号器と、 複数のセンス増幅器の各々が前記行復号器によって選択
された記憶セルのデータ状態を検知する前記複数のセン
ス増幅器と、 ラッチの第1セット内の1つのラッチが前記複数のセン
ス増幅器の1つに関連する前記第1セットと、 前記複数のセンス増幅器の各々が前記第1セット内の1
つのラッチとラッチの第2セット内の1つのラッチに関
連するように、前記第2セット内の1つのラッチが前記
複数のセンス増幅器の1つに関連する前記第2セットと
、 第1セット選択信号に応答して前記複数のセンス増幅器
の各々を前記第1セット内の前記各増幅器に関連するラ
ッチに接続し、かつ第2セット選択信号に応答して前記
複数のセンス増幅器のうちの各増幅器をラッチの前記第
2セット内の前記各増幅器に関連するラッチに接続する
接続装置と、行アドレス信号に応答して、外部アクセス
に対して前記第1セット内の1つラッチ又は前記第2セ
ット内の1つのラッチを選択する列復号器と、を包含す
ることを特徴とする前記記憶装置。
る型式の記憶装置であって、 行アドレス信号に応答して行内の複数の記憶セルを選択
する行復号器と、 複数のセンス増幅器の各々が前記行復号器によって選択
された記憶セルのデータ状態を検知する前記複数のセン
ス増幅器と、 ラッチの第1セット内の1つのラッチが前記複数のセン
ス増幅器の1つに関連する前記第1セットと、 前記複数のセンス増幅器の各々が前記第1セット内の1
つのラッチとラッチの第2セット内の1つのラッチに関
連するように、前記第2セット内の1つのラッチが前記
複数のセンス増幅器の1つに関連する前記第2セットと
、 第1セット選択信号に応答して前記複数のセンス増幅器
の各々を前記第1セット内の前記各増幅器に関連するラ
ッチに接続し、かつ第2セット選択信号に応答して前記
複数のセンス増幅器のうちの各増幅器をラッチの前記第
2セット内の前記各増幅器に関連するラッチに接続する
接続装置と、行アドレス信号に応答して、外部アクセス
に対して前記第1セット内の1つラッチ又は前記第2セ
ット内の1つのラッチを選択する列復号器と、を包含す
ることを特徴とする前記記憶装置。
(2) 第1項記載の記憶装置において、前記複数の
センス増幅器はセンス増幅器の第1線と第2線とを含み
、センス増幅器の前記第1線と前記第2線との各々は前
記複数の記憶セルの列の第1群と第2群とに関連するこ
とと、列の前記第1群と前記第2群との両方内の記憶セ
ルは前記行復号器によって選択されることと、を特徴と
する前記記憶装置。
センス増幅器はセンス増幅器の第1線と第2線とを含み
、センス増幅器の前記第1線と前記第2線との各々は前
記複数の記憶セルの列の第1群と第2群とに関連するこ
とと、列の前記第1群と前記第2群との両方内の記憶セ
ルは前記行復号器によって選択されることと、を特徴と
する前記記憶装置。
(3) 第2項記載の記憶装置において、ラッチの前
記第1セットと前記第2セットとの各々は前記第1セッ
トと前記第2セットとの内にラッチの第1線と第2線と
を含み、ラッチの前記第1線と前記第2線とはセンス増
幅器の前記第1線と前記第2線とに関連することと、 前記記憶装置は、更に、 前記列アドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第1線にセンス増
幅器の前記第1線を接続し、かつ前記列アドレス信号と
前記第2セット選択信号とに応答して前記第2セット内
のラッチの前記第1線にセンス増幅器の前記第1線を接
続する接続装置と、 前記列ナドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第2線にセンス増
幅器の前記第2線を接続し、かつ前記列アドレス信号と
前記第2セット選択信号とに応答して前記第2セット内
のラッチの前記第2線にセンス増幅器の前記第2線を接
続する接続装置と、 を包含することと、を特徴とする前記記憶装置。
記第1セットと前記第2セットとの各々は前記第1セッ
トと前記第2セットとの内にラッチの第1線と第2線と
を含み、ラッチの前記第1線と前記第2線とはセンス増
幅器の前記第1線と前記第2線とに関連することと、 前記記憶装置は、更に、 前記列アドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第1線にセンス増
幅器の前記第1線を接続し、かつ前記列アドレス信号と
前記第2セット選択信号とに応答して前記第2セット内
のラッチの前記第1線にセンス増幅器の前記第1線を接
続する接続装置と、 前記列ナドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第2線にセンス増
幅器の前記第2線を接続し、かつ前記列アドレス信号と
前記第2セット選択信号とに応答して前記第2セット内
のラッチの前記第2線にセンス増幅器の前記第2線を接
続する接続装置と、 を包含することと、を特徴とする前記記憶装置。
(4) 第3項記載の記憶装置において、前記各セン
ス増幅器は前記複数の記憶セルの単一行に対応すること
を特徴とする前記記憶装置。
ス増幅器は前記複数の記憶セルの単一行に対応すること
を特徴とする前記記憶装置。
(5) 第4項記載の記憶装置において、前記列アド
レス信号の部分の第l値はセンス増幅器の前記第1線に
関連する列に対応することと、前記列アドレス信号の前
記部分の第2値はセンス増幅器の前記第2線に関連する
列に対応することと、を特徴とする前記記憶装置。
レス信号の部分の第l値はセンス増幅器の前記第1線に
関連する列に対応することと、前記列アドレス信号の前
記部分の第2値はセンス増幅器の前記第2線に関連する
列に対応することと、を特徴とする前記記憶装置。
(6) 第3項記載の記憶装置において、ラッチの前
記第1セットと前記第2セットとにセンス増幅器の前記
第1線を接続する前記接続装置とラッチの前記第lセッ
トと前記第2セットとにセンス増幅器の前記第2線を接
続する前記接続装置とは、各各、パストランジスタを含
むことを特徴とする前記記憶装置。
記第1セットと前記第2セットとにセンス増幅器の前記
第1線を接続する前記接続装置とラッチの前記第lセッ
トと前記第2セットとにセンス増幅器の前記第2線を接
続する前記接続装置とは、各各、パストランジスタを含
むことを特徴とする前記記憶装置。
(7) 第1項の記憶装置において、前記記憶セルは
読み書き記憶セルであることを特徴とする前記記憶装置
。
読み書き記憶セルであることを特徴とする前記記憶装置
。
(8) 第1項記載の記憶装置において、前記記憶セ
ルは読取り専用記憶セルであることを特徴とする前記記
憶装置。
ルは読取り専用記憶セルであることを特徴とする前記記
憶装置。
(9) 第1項記載の記憶装置において、前記複数の
センス増幅器はセンス増幅器の第1群と第2群とを含み
、センス増幅器の前記第1群と前記第2群とは前記複数
の記憶セルの行の第1群と第2群に関連することと、前
記複数の記憶セルの各列は前記センス増幅器の前記第1
群内の1つのセンス増幅器と前記第2群内のlつのセン
ス増幅器とに関連することと、を特徴とする前記記憶装
置。
センス増幅器はセンス増幅器の第1群と第2群とを含み
、センス増幅器の前記第1群と前記第2群とは前記複数
の記憶セルの行の第1群と第2群に関連することと、前
記複数の記憶セルの各列は前記センス増幅器の前記第1
群内の1つのセンス増幅器と前記第2群内のlつのセン
ス増幅器とに関連することと、を特徴とする前記記憶装
置。
(10) 第9項記載の記憶装置であって、更に、複
数の局部データ線の各局部データ線が前記複数の記憶セ
ルの1つの列に関連する前記複数の局部データ線と、 行の前記第1群内の1つの行を選択する前記行アドレス
信号に応答して前記複数の局部データ線にセンス増幅器
の前記第1群を接続する接続装置と、 行の前記第2群内の1つの行を選択する前記行アドレス
信号に応答して前記複数の局部データ線にセンス増幅器
の前記第2群を接続する接続装置と、 を包含することを特徴とする前記記憶装置。
数の局部データ線の各局部データ線が前記複数の記憶セ
ルの1つの列に関連する前記複数の局部データ線と、 行の前記第1群内の1つの行を選択する前記行アドレス
信号に応答して前記複数の局部データ線にセンス増幅器
の前記第1群を接続する接続装置と、 行の前記第2群内の1つの行を選択する前記行アドレス
信号に応答して前記複数の局部データ線にセンス増幅器
の前記第2群を接続する接続装置と、 を包含することを特徴とする前記記憶装置。
(11) 第10項記載の記憶装置において、センス
増幅器の前記第1群と前記第2群との各々はセンス増幅
器の第1線と第2線とを更に含み、センス増幅器の前記
第1線と前記第2線とは前記複数の記憶セルの第1群と
第2群とに関連することを特徴とする前記記憶装置。
増幅器の前記第1群と前記第2群との各々はセンス増幅
器の第1線と第2線とを更に含み、センス増幅器の前記
第1線と前記第2線とは前記複数の記憶セルの第1群と
第2群とに関連することを特徴とする前記記憶装置。
(12) 第11項記載に記憶装置において、ラッチ
の前記第1セットと前記第2セットとの各々は前記第1
セットと前記第2セットとの内にラッチの第1線と第2
線とを含み、ラッチの前記第1線と前記第2線とはセン
ス増幅器の前記第1群と前記第2群との内のセンス増幅
器の前記第1線と前記第2線とに関連することと、 前記記憶装置は、更に、 前記列アドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第1線に列の前記
第1線に関連する前記局部データ線を接続し、かつ前記
列アドレス信号と前記第2セット選択信号とに応答して
前記第2セット内のラッチの前記第1線にセンス増幅器
の前記第1線を接続する接続装置と、 前記列アドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第2線に列の前記
第2線に関連する前記局部データ線を接続し、かつ前記
列アドレス信号と前記第2セット選択信号とに応答して
前記第2セット内のラッチの前記第2線にセンス増幅器
の前記第2線を接続する接続装置と、 を包含することと、を特徴とする前記記憶装置。
の前記第1セットと前記第2セットとの各々は前記第1
セットと前記第2セットとの内にラッチの第1線と第2
線とを含み、ラッチの前記第1線と前記第2線とはセン
ス増幅器の前記第1群と前記第2群との内のセンス増幅
器の前記第1線と前記第2線とに関連することと、 前記記憶装置は、更に、 前記列アドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第1線に列の前記
第1線に関連する前記局部データ線を接続し、かつ前記
列アドレス信号と前記第2セット選択信号とに応答して
前記第2セット内のラッチの前記第1線にセンス増幅器
の前記第1線を接続する接続装置と、 前記列アドレス信号と前記第1セット選択信号とに応答
して前記第1セット内のラッチの前記第2線に列の前記
第2線に関連する前記局部データ線を接続し、かつ前記
列アドレス信号と前記第2セット選択信号とに応答して
前記第2セット内のラッチの前記第2線にセンス増幅器
の前記第2線を接続する接続装置と、 を包含することと、を特徴とする前記記憶装置。
(13) 第12項記載の記憶装置において、センス
増幅器の前記第1群を接続する前記接続装置は、前記第
1群内の1つの行を選択する前記行アドレス信号とセン
ス増幅器の前記第1線を選択する前記列アドレス信号と
に応答して前記第1群に関連する局部データ線に前記第
1群内の前記センス増幅器の前記第1線を接続し、かつ
前記第1群内のlつの行を選択する前記行アドレス信号
とセンス増幅器の前記第2線を選択する前記列アドレス
信号とに応答して前記第1群に関連する局部データ線に
前記第1群内のセンス増幅器の前記第2線を接続するこ
とと、 センス増幅器の前記第2群を接続する前記接続装置は、
前記第2群内の1つの行を選択する前記行アドレス信号
とセンス増幅器の前記第1線を選択する前記列アドレス
信号とに応答して前記第2群に関連する局部データ線に
前記第2群内の前記センス増幅器の前記第1線を接続し
、かつ前記第2群内の1つの行を選択する前記行アドレ
ス信号とセンス増幅器の前記第2線を選択する前記列ア
ドレス信号とに応答して前記第2群に関連する局部デー
タ線に前記第2群内のセンス増幅器の前記第2線を接続
することと、 を特徴とする前記記憶装置。
増幅器の前記第1群を接続する前記接続装置は、前記第
1群内の1つの行を選択する前記行アドレス信号とセン
ス増幅器の前記第1線を選択する前記列アドレス信号と
に応答して前記第1群に関連する局部データ線に前記第
1群内の前記センス増幅器の前記第1線を接続し、かつ
前記第1群内のlつの行を選択する前記行アドレス信号
とセンス増幅器の前記第2線を選択する前記列アドレス
信号とに応答して前記第1群に関連する局部データ線に
前記第1群内のセンス増幅器の前記第2線を接続するこ
とと、 センス増幅器の前記第2群を接続する前記接続装置は、
前記第2群内の1つの行を選択する前記行アドレス信号
とセンス増幅器の前記第1線を選択する前記列アドレス
信号とに応答して前記第2群に関連する局部データ線に
前記第2群内の前記センス増幅器の前記第1線を接続し
、かつ前記第2群内の1つの行を選択する前記行アドレ
ス信号とセンス増幅器の前記第2線を選択する前記列ア
ドレス信号とに応答して前記第2群に関連する局部デー
タ線に前記第2群内のセンス増幅器の前記第2線を接続
することと、 を特徴とする前記記憶装置。
(14) データに対して動作を遂行するデータ処理
装置であって、前記データ処理装置上に記憶アドレスを
発生させかつデータを受信するように動作可能の前記デ
ータ処理装置と、 列と行とに配置された主配列と、前記主配列の互いに異
なる行と同じ列とに対応する第1キャッシュセットと第
2キャッシュセットとを有する記憶装置であって、アド
レスバスから記憶アドレスを受信するために前記アドレ
スバスに接続され、かつ前記データを前記記憶装置に記
憶するために前記データ処理装置に接続される前記記憶
装置と、前記データ処理装置から記憶アドレスを受信す
るために前記処理装置に接続され、かつ記憶アドレスを
転送されるために前記アドレスバスに接続される記憶制
御器であって、前記データ処理装置によって転送された
記憶アドレスが前記記憶装置の前記第エキャッシュセッ
ト又は前記第2キャッシュセットに対応するかどうか判
断し、もし前記データ処理装置によって転送された前記
記憶アドレスが前記記憶装置の前記第1キャッシュセッ
ト内の1つの場所に対応するならば、アドレスを前記ア
ドレスバスに転送しかつ第1セット選択信号を前記記憶
装置に転送する結果、前記記憶装置が前記転送されたア
ドレスに対応する前記第1キャッシュセットの前記場所
内に記憶されたデータを前記データ処理装置に転送する
ように、もし前記データ処理装置によって転送さた前記
記憶アドレスが前記記憶装置の前記第2キャッシュセッ
ト内の1つの場所に対応するならば、アドレスを前記ア
ドレスバスに転送しかつ第2セット選択信号を前記記憶
装置に転送する結果、前記記憶装置が前記転送されたア
ドレスに対応する前記第2キャッシュセットの前記場所
内に記憶されたデータを前記データ処理装置に転送する
ように、もし前記データ処理装置によって転送された前
記記憶アドレスが前記記憶装置の前記第1キャッシュセ
ット又は前記第2キャッシュセット内に記憶されている
データに対応しないならば、アドレスを前記アドレスバ
スに転送しかつ制御信号を前記記憶装置に転送する結果
、前記記憶装置が前記記憶アドレスに対応する前記配列
の場所内に記憶されたデータを前記データ処理装置に転
送するように、動作する前記記憶制御器と、 を包含することを特徴とするデータ処理システム。
装置であって、前記データ処理装置上に記憶アドレスを
発生させかつデータを受信するように動作可能の前記デ
ータ処理装置と、 列と行とに配置された主配列と、前記主配列の互いに異
なる行と同じ列とに対応する第1キャッシュセットと第
2キャッシュセットとを有する記憶装置であって、アド
レスバスから記憶アドレスを受信するために前記アドレ
スバスに接続され、かつ前記データを前記記憶装置に記
憶するために前記データ処理装置に接続される前記記憶
装置と、前記データ処理装置から記憶アドレスを受信す
るために前記処理装置に接続され、かつ記憶アドレスを
転送されるために前記アドレスバスに接続される記憶制
御器であって、前記データ処理装置によって転送された
記憶アドレスが前記記憶装置の前記第エキャッシュセッ
ト又は前記第2キャッシュセットに対応するかどうか判
断し、もし前記データ処理装置によって転送された前記
記憶アドレスが前記記憶装置の前記第1キャッシュセッ
ト内の1つの場所に対応するならば、アドレスを前記ア
ドレスバスに転送しかつ第1セット選択信号を前記記憶
装置に転送する結果、前記記憶装置が前記転送されたア
ドレスに対応する前記第1キャッシュセットの前記場所
内に記憶されたデータを前記データ処理装置に転送する
ように、もし前記データ処理装置によって転送さた前記
記憶アドレスが前記記憶装置の前記第2キャッシュセッ
ト内の1つの場所に対応するならば、アドレスを前記ア
ドレスバスに転送しかつ第2セット選択信号を前記記憶
装置に転送する結果、前記記憶装置が前記転送されたア
ドレスに対応する前記第2キャッシュセットの前記場所
内に記憶されたデータを前記データ処理装置に転送する
ように、もし前記データ処理装置によって転送された前
記記憶アドレスが前記記憶装置の前記第1キャッシュセ
ット又は前記第2キャッシュセット内に記憶されている
データに対応しないならば、アドレスを前記アドレスバ
スに転送しかつ制御信号を前記記憶装置に転送する結果
、前記記憶装置が前記記憶アドレスに対応する前記配列
の場所内に記憶されたデータを前記データ処理装置に転
送するように、動作する前記記憶制御器と、 を包含することを特徴とするデータ処理システム。
(15) 第14項記載のシステムにおいて、前記記
憶装置は読み書き記憶装置であることと、前記記憶制御
器は所望の動作に対応する読み書き信号を前記記憶装置
に転送することと、を特徴とする前記システム。
憶装置は読み書き記憶装置であることと、前記記憶制御
器は所望の動作に対応する読み書き信号を前記記憶装置
に転送することと、を特徴とする前記システム。
(16) 第15項記載のシステムにおいて、前記記
憶装置は動的読み書き記憶装置であることと、前記記憶
制御器は、更に、リフレッシュ動作が必要であるかどう
か判断し、かつリフレッシュが必要であるという判断に
応答してリフレッシュを実行するために前記記憶装置に
制御信号を転送することと、 を特徴とする前記システム。
憶装置は動的読み書き記憶装置であることと、前記記憶
制御器は、更に、リフレッシュ動作が必要であるかどう
か判断し、かつリフレッシュが必要であるという判断に
応答してリフレッシュを実行するために前記記憶装置に
制御信号を転送することと、 を特徴とする前記システム。
(17) 第14項記載のシステムにおいて、前記第
1キャッシュセットと前記第2キャッシュセットとは、
各々、第1キャッシュ線と第2キャッシュ線とを含むこ
とと、 前記データ処理装置によって転送される前記アドレスの
部分は前記第1キャッシュ線が選択されるべきか又は第
2キャッシュ線が選択されるべきかどうかの判断をする
ことと を特徴とする前記システム。
1キャッシュセットと前記第2キャッシュセットとは、
各々、第1キャッシュ線と第2キャッシュ線とを含むこ
とと、 前記データ処理装置によって転送される前記アドレスの
部分は前記第1キャッシュ線が選択されるべきか又は第
2キャッシュ線が選択されるべきかどうかの判断をする
ことと を特徴とする前記システム。
(l8) 第17項記載のシステムにおいて、前記記
憶制御器は、前記第1キャッシュセットの前記第1キャ
ッシュ線内に記憶されている行に対応する記憶アドレス
部分と、前記第1キャッシュセットの前記第2キャッシ
ュ線内に記憶されている行に対応する記憶アドレス部分
と、前記第2キャッシュセットの前記第1キャッシュ線
内に記憶されている行に対応する記憶アドレス部分と、
前記第2キャッシュセットの前記第2キャッシュ線内に
記憶されている行に対応する記憶アドレス部分とを記憶
し、かつ前記データ処理装置によって転送された記憶ア
ドレスが前記記憶装置の前記第1キャッシュセット又は
前記第2キャッシュセット内に記憶されているデータに
対応するかどうかを、削記転送された記憶アドレスの部
分を前記記憶制御器内に記憶された前記記憶アドレス部
分と比較することによって、判断することを特徴とする
前記システム。
憶制御器は、前記第1キャッシュセットの前記第1キャ
ッシュ線内に記憶されている行に対応する記憶アドレス
部分と、前記第1キャッシュセットの前記第2キャッシ
ュ線内に記憶されている行に対応する記憶アドレス部分
と、前記第2キャッシュセットの前記第1キャッシュ線
内に記憶されている行に対応する記憶アドレス部分と、
前記第2キャッシュセットの前記第2キャッシュ線内に
記憶されている行に対応する記憶アドレス部分とを記憶
し、かつ前記データ処理装置によって転送された記憶ア
ドレスが前記記憶装置の前記第1キャッシュセット又は
前記第2キャッシュセット内に記憶されているデータに
対応するかどうかを、削記転送された記憶アドレスの部
分を前記記憶制御器内に記憶された前記記憶アドレス部
分と比較することによって、判断することを特徴とする
前記システム。
(+9) 2元セット連想キャッシュケイバビリティ
ーを有する記憶装置及び前記記憶装置をキャッシュ記憶
と主記憶の両方に使用するシステムが開示されている。
ーを有する記憶装置及び前記記憶装置をキャッシュ記憶
と主記憶の両方に使用するシステムが開示されている。
前記記憶装置は、列の各群の局剖センス増幅器によって
検知することかでき、前記局部センス増幅器内の検知さ
れた内容は主センス増幅器の多数(例えば、2つ)のセ
ット内にロード可能である結果、前記セットに記憶され
る。削記主センス増幅器のアクセスを、Yアドレスによ
4. って指定される群と、多重クロツク信号(例えば、各セ
ットに関連する唯一の列アドレスストロープ信号)によ
って選択された指定の群に関連する主センス増幅器の前
記セットとで以て、静的列復号様式において実行するこ
とができる。前記記憶装置の多元セット連想は、向上し
たキヤ・ソシュヒ、ソト性能を与える。ここに開示され
た閉システムは、更に、中央処理装置及び制御器を含み
、前記シスムテにおいて、前記制御器は、従来のキャッ
シュ制御器としてキャッシュ比較器、ダーテイピット及
び最長時間未使用機能をいずれも遂行するのみならず、
また従来の動的等速呼出し記憶装置制御器として(リフ
レッシュ開始、行及び列の多重変換、等)の記憶制御機
能を遂行する。前記システムは、したがって、同一の記
憶装置を主記憶並びにキャッシュ記憶として利用するこ
とができる。
検知することかでき、前記局部センス増幅器内の検知さ
れた内容は主センス増幅器の多数(例えば、2つ)のセ
ット内にロード可能である結果、前記セットに記憶され
る。削記主センス増幅器のアクセスを、Yアドレスによ
4. って指定される群と、多重クロツク信号(例えば、各セ
ットに関連する唯一の列アドレスストロープ信号)によ
って選択された指定の群に関連する主センス増幅器の前
記セットとで以て、静的列復号様式において実行するこ
とができる。前記記憶装置の多元セット連想は、向上し
たキヤ・ソシュヒ、ソト性能を与える。ここに開示され
た閉システムは、更に、中央処理装置及び制御器を含み
、前記シスムテにおいて、前記制御器は、従来のキャッ
シュ制御器としてキャッシュ比較器、ダーテイピット及
び最長時間未使用機能をいずれも遂行するのみならず、
また従来の動的等速呼出し記憶装置制御器として(リフ
レッシュ開始、行及び列の多重変換、等)の記憶制御機
能を遂行する。前記システムは、したがって、同一の記
憶装置を主記憶並びにキャッシュ記憶として利用するこ
とができる。
第1図は、本発明により構成されたキヤ・ソシュ記憧の
連想を示すブロック線図、 第2図は、本発明の実施例の単一記憶配列の動作を示す
ブロック型式の電気回路図、 第3図は、第2図の記憶配列を多数含む本発明の実施例
の記憶装置の概略構成配置を示すブロック線図、 第4図は、第3図の記憶装置内の局部センス増幅器と主
センス増幅器との間の接続の概略電気回路図、 第5図は、第3図の記憶装置に対するアドレス語の構成
線図、 第6図は、第3図の記憶装置を含む本発明の実施例の記
憶システムのブロック型式の電気回路図、第7a図から
第7C図までは、第6図の記憶システムの動作を示す流
れ図、 第8図は、本発明の実施例の動作順序に従う第6図の記
憶システムの動作を示すタイミング線図、第9図は、第
2図に対応する、しかし本発明の代替実施例の単一記憶
配列の動作を示すブロック型式の電気回路図、 第10図は、第4図に対応する、しかし本発明の代替実
施例の場合の、第3図の局部センス増幅器と主センス増
幅器との間の接続を示す概略型式の電気回路図、である
。 [記号の説明コ 2:記憶配列 4A,4B:レジスタ 4A 〜48 4B 〜4B3 :副レジスタ0
3′ 0 60〜63 :副配列 10:記憶配列 12:行復号器 14:局部センス増幅器 15:パストランジスタ 16.16A,16B+主センス増幅器18A,18B
:パストランジスタ 20:列復号器 21:出力使用可能回路 22A.22B:バストランジスタ 24 .24,:主データ線 0 50:中央処理装置 52:多重変換器 54;多重変換器 60:記憶制御器 100:記憶装置 ARI〜AR8 D=データ線 DA,DB:データ線 RLO〜RLn:線選択信号 SSA−SSB:セット選択信号 出力使用可能信号
連想を示すブロック線図、 第2図は、本発明の実施例の単一記憶配列の動作を示す
ブロック型式の電気回路図、 第3図は、第2図の記憶配列を多数含む本発明の実施例
の記憶装置の概略構成配置を示すブロック線図、 第4図は、第3図の記憶装置内の局部センス増幅器と主
センス増幅器との間の接続の概略電気回路図、 第5図は、第3図の記憶装置に対するアドレス語の構成
線図、 第6図は、第3図の記憶装置を含む本発明の実施例の記
憶システムのブロック型式の電気回路図、第7a図から
第7C図までは、第6図の記憶システムの動作を示す流
れ図、 第8図は、本発明の実施例の動作順序に従う第6図の記
憶システムの動作を示すタイミング線図、第9図は、第
2図に対応する、しかし本発明の代替実施例の単一記憶
配列の動作を示すブロック型式の電気回路図、 第10図は、第4図に対応する、しかし本発明の代替実
施例の場合の、第3図の局部センス増幅器と主センス増
幅器との間の接続を示す概略型式の電気回路図、である
。 [記号の説明コ 2:記憶配列 4A,4B:レジスタ 4A 〜48 4B 〜4B3 :副レジスタ0
3′ 0 60〜63 :副配列 10:記憶配列 12:行復号器 14:局部センス増幅器 15:パストランジスタ 16.16A,16B+主センス増幅器18A,18B
:パストランジスタ 20:列復号器 21:出力使用可能回路 22A.22B:バストランジスタ 24 .24,:主データ線 0 50:中央処理装置 52:多重変換器 54;多重変換器 60:記憶制御器 100:記憶装置 ARI〜AR8 D=データ線 DA,DB:データ線 RLO〜RLn:線選択信号 SSA−SSB:セット選択信号 出力使用可能信号
Claims (1)
- (1)行と列とに配置された複数の記憶セルを有する型
式の記憶装置であって、 行アドレス信号に応答して行内の複数の記憶セルを選択
する行復号器と、 複数のセンス増幅器の各々が前記行復号器によって選択
された記憶セルのデータ状態を検知する前記複数のセン
ス増幅器と、 ラッチの第1セット内の1つのラッチが前記複数のセン
ス増幅器の1つに関連する前記第1セットと、 前記複数のセンス増幅器の各々が前記第1セット内の1
つのラッチとラッチの第2セット内の1つのラッチに関
連するように、前記第2セット内の1つのラッチが前記
複数のセンス増幅器の1つに関連する前記第2セットと
、 第1セット選択信号に応答して前記複数のセンス増幅器
の各々を前記第1セット内の前記各増幅器に関連するラ
ッチに接続し、かつ第2セット選択信号に応答して前記
複数のセンス増幅器のうちの各増幅器をラッチの前記第
2セット内の前記各増幅器に関連するラッチに接続する
接続装置と、行アドレス信号に応答して、外部アクセス
に対して前記第1セット内の1つラッチ又は前記第2セ
ット内の1つのラッチを選択する列復号器と、を包含す
ることを特徴とする前記記憶装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41609489A | 1989-10-02 | 1989-10-02 | |
US416094 | 1989-10-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03205680A true JPH03205680A (ja) | 1991-09-09 |
Family
ID=23648505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2264930A Pending JPH03205680A (ja) | 1989-10-02 | 1990-10-02 | 行列配置の複数の記憶セルを有する記憶装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH03205680A (ja) |
KR (1) | KR100193193B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07200404A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Dramを利用したキャッシュメモリ |
WO1998003918A1 (fr) * | 1996-07-19 | 1998-01-29 | Hitachi, Ltd. | Dispositif d'antememoire et systeme de traitement d'informations |
-
1990
- 1990-09-29 KR KR1019900015750A patent/KR100193193B1/ko not_active IP Right Cessation
- 1990-10-02 JP JP2264930A patent/JPH03205680A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07200404A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Dramを利用したキャッシュメモリ |
WO1998003918A1 (fr) * | 1996-07-19 | 1998-01-29 | Hitachi, Ltd. | Dispositif d'antememoire et systeme de traitement d'informations |
Also Published As
Publication number | Publication date |
---|---|
KR100193193B1 (ko) | 1999-06-15 |
KR910008575A (ko) | 1991-05-31 |
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