JPH01122094A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はラッチ手段を含む半導体集積回路装置に関す
るものである。

［従来の技術］ 従来よりラッチ回路を含む半導体集積回路装置には種々
のものがある。ここでは、−例として、既に提案されて
いるキャッシュメモリ内蔵ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）について説明する。このＤ
ＲＡＭを用いると、ゴストパーフォーマンスの高い簡易
キャッシュシステムを構成することができる。このキャ
ッシュメモリ内蔵ＤＲＡＭの説明をする前に、従来のキ
ャッシュメモリシステムについて説明する。

従来より、コンピュータシステムのコストバー−フォー
マンスを向上させるために、低速で大容量したがって低
コストのＤＲＡＭで構成したメインメモリと中央演算処
理装置（ＣＰＵ）との間に、高速のバッファとして小容
量の高速メモリを設けることがよく行なわれている。こ
の高速のバッファはキャッシュメモリと呼ばれ、ＣＰＵ
が必要とする可能性の高いデータのブロックが、メイン
メモリからコピーされて記憶されている。ＣＰＵがアク
セスしようとしたＤＲＡＭのアドレスに記憶されている
データがキャッシュメモリに存在するときにはヒツトと
呼ばれ、ＣＰＵは高速のキャッシュメモリに対してアク
セスする。一方、ＣＰＵがアクセスしようとしたアドレ
スに記憶されているデータがキャッシュメモリに存在し
ないときにはミスヒツトと呼ばれ、ＣＰＵは低速のメイ
ンメモリにアクセスすると同時に、そのデータの属する
ブロックをキャッシュメモリに転送する。

しかしながら、このようなキャッシュメモリシステムは
、高価な高速メモリを必要ととするので、コストを重視
する小形のシステムでは使用することができなかった。

そこで従来は、汎用のＤＲＡＭが有しているページモー
ドまたはスタティックコラムモードを利用して簡易キャ
ッシュシステムを構成していた。

第６図はページモードまたはスタティックコラムモード
が可能な従来のＤＲＡＭ素子の基本構成を示すブロック
図であ、る。

図において、メモリセルアレイ１には、複数のワード線
および複数のビット線対が互いに交差するように配置さ
れており、それらの各交点にメモリセルが設けられてい
る。メモリセルアレイ１のワード線はワードドライバ２
を介して行デコーダ部３に接続されている。またメモリ
セルアレイ１のビット線対はセンスアンプ部４およびＩ
１０スイッチ部５を介して列デコーダ部６に接続されて
いる。行デコーダ部３には行アドレスバ・ソファ７が接
続され、列デコーダ部６には列アドレスバ・ソファ８が
接続されている。これらの行アドレスバッフ７７および
列アドレスバッファ８には、行アドレス信号ＲＡおよび
列アドレス信号ＣＡをマルチプレクスしたマルチブレク
スアドレス信号ＭＰＸＡが与えられる。さらにｔ１０ス
イ・ノチ部５には出力バッファ９および人力バッファ１
０が接続されている。

第７Ａ図、第７Ｂ図および第７Ｃ図にそれぞれＤ　ＲＡ
　Ｍの通常の読出サイクル、ベージモードサイクルおよ
びスタティックコラムモードサイクルの動作波形図を示
す。

第７Ａ図に示す通常の読出サイクルにおいては、まず、
行アドレスバッファ７が、ロウアドレスストローブ信号
ＲＡＳの降下エツジでマルチブレクスアドレス信号Ｍ　
Ｐ　Ｘ　Ａを取込んで行アドレス信号ＲＡとして行デコ
ーダ部３に与える。行デコーダ部３はその行アドレス信
号ＲＡに応じて、複数のワード線のうち１本を選択する
。これにより、この選択されたワード線に接続されたｉ
ｈのメモリセル内の情報が各ビット線に読出され、その
情報がセンスアンプ部４により検知、増幅される。

この時点で、１行分のメモリセルの情報がセンスアンプ
部４にラッチされている。次に、列アドレスバッファ８
が、コラムアドレスストローブ信号ＣＡＳの降下エツジ
でマルチブレクスアドレス信号Ｍ　Ｐ　Ｘ　Ａを取込ん
で列アドレス信号ＣＡとして列デコーダ部６に与える。

列デコーダ部６は、そノ列アドレス信号ＣＡに応じて、
センスアンプ部４にラッチされている１行分の情報のう
ち１つを選択する。この選択された情報はＩ１０スイッ
チ部５および出力バッフ７９を介して出力データＤ。Ｉ
ＪＴとして外部に取出される。この場合のアクセスタイ
ム（ＲＡＳアクセスタイム）ｔｌｌＡｃは、ロウアドレ
スストローブ信号ＲＡＳの降下エツジから出力データＤ
。ＩＪＴが有効となるまでの時間である。また、この場
合のサイクルタイムｔｃは、素子がアクティブ状態とな
っている時間とＲＡＳプリチャージ時間ｔＲＦ、との和
となり、標準的な値としては、ｔ＊Ａ＋：”１００ｎｓ
の場合でｔｃ＝２００ｎｓ程度となっている。

第７Ｂ図および第７Ｃ図に示すベージモードおよびスタ
ティックコラムモードは、同一行上のメモリセルを列ア
ドレス信号ＣＡを変化させてアクコラムアドレスストロ
ーブ信号ＣＡＳの降下エツジで列アドレス信号ＣＡをラ
ッチし、スタティックコラムモードにおいては、スタテ
ィックＲＡ　ＭＣ５ＲＡＭ）のように列アドレス信号Ｃ
Ａの変化のみでアクセスする。ベージモードおよびスタ
ティックコラムモードのＣＡＳアクセスタイムｔｃＡｅ
およびアドレスアクセスタイムｔ＾＾はＲＡ百アクセス
タイムｔＲＡＣのほぼ１／２の値となり、ｔＲＡｃ’−
１００ｎｓに対して５０ｎｓ程度となる。この場合、サ
イクルタイムも高速になり、ベージモードの場合はＣＡ
Ｓプリチャージ時間ｔｃＰの値によるが、スタティック
コラムモードと同様の５Ｑｎｓ程度の値が得られている
。

第８図は、第６図のＤ　ＲＡ　Ｍ素子のベージモードあ
るいはスタティックコラムモードを利用した簡易キャッ
シュシステムの構成を示すブロック図である。また第９
図は第８図の簡易キャッシュシステムの動作波形図であ
る。

第８図において、メインメモリ２０はＩＭ×１構成の８
個のＤ　ＲＡ　Ｍ素子２１により１Ｍバイトに構成され
ている。この場合、行アドレス信号ＲＡと列アドレス信
号ＣＡとは合計２０ビツト（２２’−１０４８５７６−
ＬＭ）必要となる。アドレスマルチプレクサ２２は、１
０ビツトの行アドレス信号ＲＡと１０ビツトの列アドレ
ス信号ＣＡとを２回に分けてメインメモリ２０に与える
ものであり、２０ビツトのアドレス信号を受ける２０本
のアドレス線Ａ。−Ａｌ１とマルチプレクサされた１０
ビツトのアドレス信号（マルチブレクスアドレス信号Ｍ
ＰＸＡ）をＤＲＡＭ素子２１に与える１０本のアドレス
線Ａ０〜Ａ９ををしている。

アドレスジェネレータ２３は、ＣＰＵ２４が必要とする
データに対応するアドレス信号を発生する。ラッチ回路
（ＴＡＧ）’２５は、前のサイクルで選択されたデータ
に対応する行アドレス信号ＲＡを保持しており、コンパ
レータ２６は、２０ビツトのアドレス信号のうち１０ビ
ツトの行アドレス信号ＲＡと、ＴＡＧ２５に保持されて
いる行アドレス信号ＲＡＬとを比較する。両者が一致す
れば、前のサイクルと同じ行がアクセスされた（ヒツト
した）ことになり、コンパレータ２６は高レベルのキャ
ツシュヒツト（ＣａｃｈｅＨｉ　ｔ）ｒＭ号ＣＨを発生
する。ステートマシン２７は、キャツシュヒツト信号Ｃ
Ｈに応答して、ロウアドレスストローブ信号ＲＡＳを低
レベルに保ったままコラムアドレスストローブ信号ＣＡ
Ｓをトグルするベージモード制御を行ない、それに応答
してアドレスマルチプレクサ２２はＤ　ＲＡ　Ｍ素子２
１に列アドレス信号ＣＡを与える（第９図参照）。この
ようにヒツトした場合には、ＤＲＡＭ素子２１からアク
セスタイムｔｃＡｃで高速に出力データが得られること
になる。

一方、アドレスジェネレター２３から発生された行アド
レス信号ＲＡとＴＡＧ２５が保持していた行アドレス信
号ＲＡＬとが不一致のとき、前のサイクルと異なる行が
アクセスされた（ミスヒツトした）ことになり、コンパ
レータ２６は高レベルのキャツシュヒツト信号ＣＨを発
生しない。この場合、ステートマシン２７は通常の読出
サイクルのＲＡＳおよびＣＡＳ制御を行ない、アドレス
マルチプレクサ２２は行アドレス信号ＲＡおよび列アド
レス信号ＣＡを順にＤＲＡＭ素子２１に与える（第９図
参照）。このようにミスヒツトした場合には、ＲＡＳの
プリチャージから始まる通常の読出サイクルを行ない、
低速のアクセスタイムｔＲＡＣで出力データが得られる
ことになるので、ステートマシン２７はウェイト信号Ｗ
ＡＩＴを発生し、ＣＰＵ２４に待機をかける。ミスヒツ
トの場合は、ＴＡＧ２５に新しい行アドレス信号ＲＡが
保持される。

このように、第８図の簡易キャッシュシステムにおいて
は、ＤＲＡＭ素子のメモリセルアレイの、１行分（１Ｍ
ビット素子の場合は１０２４ビツト）のデータが１ブロ
ツクとなるので、ブロックサイズが不必要に大きく、Ｔ
ＡＧ２５に保持されるブロック数（エントリ数）が不足
する（第８図のシステムでは１エントリ）ことになり、
キャッシュのヒツト率が低いという問題点があった。

そこで提案されたのが第１０図に示すキャッシュメモリ
内蔵ＤＲＡＭ素子である。

このＤ　ＲＡ　Ｍ素子が第６図のＤＲＡＭ素子と異なる
のは以下の点にある。すなわち、メモリセルアレイ１は
、複数列のメモリセルからなる複数のブロックに分割さ
れている。第１０図においては４つのブロック８１〜Ｂ
４に分割されている。そして、センスアンプ部４とＩ１
０スイッチ部５との間にトランスファゲート部１１およ
びデータレジスタ部１２が設けられ、さらにブロックデ
コーダ１３が設けられている。ブロックデコーダ１３に
は、ブロック数に応じて列アドレスバッファ８から列ア
ドレス信号ＣＡの一部が供給されるが、その活性化はキ
ャツシュヒツト信号ＣＨにより制御される。

第１１図は第１０図のＤ　ＲＡ　Ｍ素子の一部分の構成
を詳細に示した図である。

第１１図において、センスアンプ部４、トランスファゲ
ート部１１、データレジスタ部１２、Ｉ１０スイッチ部
５および列デコーダ部６は、メモリセルアレイ１の複数
のビット線対ＢＬ、ＢＬに対応して、それぞれ複数のセ
ンスアンプ４０、トランスファゲート１１０、データレ
ジスタ１２０、Ｉ１０スイッチ５０および列デコーダ６
０からな、る。また、メモリセルアレイ１の各ブロック
に対応してブロックデコーダ１３が配置されている。

各センスアンプ４０は各ビット線対ＢＬ、ＢＬ間に接続
されている。そして各ビット線対ＢＬ、Ｂ［はＮチャネ
ルＭＯＳＦＥＴＱＩ、Ｑ２からなるトランスファゲート
１１０を介してデータレジスタ１２０のデータ線対り、
Ｄに接続されている。

データレジスタ１２０のデータ線対り、　ＤはＮチャネ
ルＭＯＳＦＥＴＱ３．Ｑ４を介してそれぞれＩ１０バス
Ｉ１０．Ｉｌｏに接続されている。トランスファゲート
１１０°のＭＯＳＦＥＴＱＩ、Ｑ２のゲートには、ブロ
ックデコーダ１３により各ブロックごとに共通の転送信
号が与えられる。また、各Ｉ１０スイッチ５０のＭＯＳ
ＦＥＴＱＢ。

Ｑ４のゲートには、対応する列デコーダ６０によりコラ
ム選択信号が与えられる。

このＤ　ＲＡ　Ｍ素子においては、ブロックデコーダ１
３が各ブロックに対応するトランスファゲート１１０に
転送信号を与えることにより、メモリセルアレイ１から
ブロック単位で同一行上のデータがデータレジスタ１２
０に転送される。データレジスタ１２０に保持されたデ
ータは、列デコーダ６０からＩ１０スイッチ５０にコラ
ム選択信号が与えられることによって、Ｉ１０バスＩ１
０゜Ｉｌｏに読出される。

このＤ　ＲＡ　Ｍ素子によると、複数列の１行のデータ
を１つのデータブロックとして、異なる行上の瓜数のデ
ータブロックが複数のデータレジスタ１２０に保持され
る。したがって、ブロックサイズが適当な大きさとなっ
てエントリ（ブロック）数を増加することが可能となる
ので、キャッシュメモリへのヒツト率が向上されシステ
ムのパーフォーマンスの高い簡易キャッシュシステムを
構成することができる。

第１２図は第１０図のＤ　ＲＡ　？ｖｌ素子を利用した
簡易キャッシュシステムの構成を示すブロック図である
。

第１２図において、メインメモリ３０は１ＭＸ１溝成の
８個のＤＲＡ〜ＩＲＡＳ１によりＬＭバイトに構成され
ている。第１２図のメモリシステムが第８図のメモリシ
ステムと相違するのは、ＤＲＡＭ素子３１のブロック分
けの数に対応してＴＡＧ２５およびコンパレータ２６の
数が増加している点およびコンパレータ２６からの出力
であるキャツシュヒツト信号ＣＨがＤＲＡＭ素子３１に
も入力されている点である。

第１２図の簡易キャッシュシステムの動作を従来の簡易
キャッシュシステムの説明で用いた第９図を参照しなが
ら説明する。

ＴＡＧ２５には１、各ブロック別に前のサイクルで選択
された行に対応する行アドレスまたはよく使用されるア
ドレス（システムの作り方による）などがキャッシュ用
アドレスセットとして保持されている。この例では、Ｔ
ＡＧ２５には４組のアドレスセットが保持されている。

まず、ＣＰＵ２４が必要とするデータに対応するアドレ
ス信号をアドレスジェネレータ２３が発生する。コンパ
レータ２６は、２０ビツトのアドレス信号のうち１０ビ
ツトの行アドレス信号ＲＡおよび列アドレス信号ＣＡの
うちブロック分けに相当する複数ビット（第１０図に示
す例では２ビツト）と、ＴＡＧ２５に保持されたアドレ
スセットとを比較する。そして両者が一致すればキャッ
シュにヒツトしたことになり、コンパレータ２６は高レ
ベルのキャツシュヒツト信号ＣＨを発生する。ステート
マシン２７は、このキャツシュヒツト信号ＣＨに応答し
て、ロウアドレスストローブ信号ＲＡＳを低レベルに保
ったままコラムアドレスストローブ信号ＣＡＳをトグル
し、これに応答してアドレスマルチプレクサ２２はＤ　
ＲＡ　Ｍ素子３１に１０ビツトの列アドレス信号ＣＡを
与える（第９図参照）。このとき、Ｄ　ＲＡ　Ｍ素子３
１においては、第１０図に示したようにキャツシュヒツ
ト信号ＣＨによる制御により、列アドレス信号ＣＡはブ
ロックデコーダ１３には供給されない。

したがって、メモリセルアレイ１とデータレジスタ部１
２とは分離された状態を保つ。そして列アドレス信号Ｃ
Ａに応じたデータレジスタ１２０内のデータがＩ１０ス
イッチ５０、■／○バスＩ１０、Ｉｌｏおよび出力バッ
フ７９を介して出力される。このようにヒツトした場合
には、Ｄ　ＲＡ　Ｍ素子３１のデータレジスタ１２０か
らページモードのようにアクセスタイムｔＣＡＣで高速
に出力データが得られることになる。

一方、アドレスジェネレータ２３から発生されたアドレ
ス信号とＴＡＧ２５に保持されたキャッシュ用アドレス
セットとが不一致のときは、ミスヒツトしたことになり
、コンパレータ２６は高レベルのキャツシュヒツト信号
ＣＨを発生しない。

この場合、ステートマシン２７は通常の読出サイクルの
π■］およびＣＡＳ制御を行ない、アドレスマルチプレ
クサ２２は行アドレス信号ＲＡおよび列アドレス信号Ｃ
Ａを順にＤＲＡＭ素子３１に供給する（第９図参照）。

このようにミスヒツトした場合には、低速のアクセスタ
イムｔ＊Ａｃで出力データが得られることになるので、
ステートマシン２７はウェイト信号ＷＡＩＴを発生し、
ＣＰＵ２４に待機をかける。ミスヒツトの場合は、その
ときにアクセスされたメモリセルを含むブロックのデ′
−夕が、ブロックデコーダ１３により導通状態とされる
トランスファゲート１１０を介してビット線ＢＬ、ＢＬ
からデータレジスタ１２０に一括転送される。このとき
、ＴＡＧ２５には新しいアドレスセットが保持される。

このように、第１０図のＤ　ＲＡ　Ｍ素子を用いた簡易
キャッシュシステムにおいては、ＴＡＧに保持するキャ
ッシュエントリの数を増加することが可能となり、キャ
ッシュのヒツト率が高くなる。

［発明が解決しようとする問題点］ 上記の従来のＤＲＡＭ素子においては、その動作におい
て、データレジスタ１２０からメモリセルアレイ１へあ
るいはメモリセルアレイ１からデータレジスタ１２０へ
のデータの転送を伴なう場合がある。たとえば、ミスヒ
ツトで読出動作の場合には、メモリセルアレイ１がアク
セスされると同時に、データがメモリセルアレイ１から
データレジスタ１２０に転送される。一方、ヒツトで書
込みの場合には、１度データレジスタ１２０にデータが
書込まれ、同時にあるいは後に、データがメモリセルア
レイｌの対応するブロックに書込まれる。すなわち、デ
ータレジスタ１２０からメモリセルアレイ１へのデータ
転送が行なわれる（第１１図参照）。

メモリセルアレイ１からデータレジスタ１２０への転送
では、まずメモリセルアレイ１のワード線の電位を立ち
上げ、センスアンプ４０を活性化した後、トランスファ
ゲート１１０を開き、データレジスタ１２０のデータ線
対り、　Ｄにビット線対ＢＬ、ＢＬを接続して、ビット
線ＢＬ、ＢＬの電位を伝えることによりデータの転送が
行なわれる。この場合、データレジスタ１２０には、前
のデータがラッチされており、転送されようとしている
データが前のデータの反転データである場合には、セン
スアンプ４０によりデータレジスタ１２０の保持データ
を反転しなければならない。したがって、センスアンプ
４０のデータ保持能力は少なくともデータレジスタ１２
０のデータ保持能力を上回っていなければメモリセルア
レイ１からデータレジスタ１２０へのデータ転送ができ
ない。

しかし、センスアンプ４０のデータ保持能力をデータレ
ジスタ１２０のデータ保持能力よりも大きくすると、今
度は、データレジスタ１２０によりセンスアンプ４０の
保持データを反転することができなくなり、データレジ
スタ１２０からメモリセルアレイ１へのデータ転送が不
可能となる。

このように、第１０図および第１１図に示されたＤＲＡ
Ｍ素子においては、データレジスタ１２０とセンスアン
プ４０との間での双方向のデータ転送ができないという
問題点があった。

このような問題点は、上記のＤＲＡ〜１素子に限らず、
ラッチ回路により構成されるレジスタ間のデータ転送に
おいても起こり得る。

そこで従来は、レジスタにデータを転送する場合には次
のようにしていた。すなわち、第１３図に示すように、
レジスタＲのデータ線対り、　　０間にトランジスタＱ
を接続しておき、レジスタＲにデータを転送するときに
は前もってトランジスタＱをオンさせてデータ線りおよ
びＤを短絡し、データ線りおよびＤの電位を中間電位に
する。その後、トランジスタＱをオフ状態としてデータ
線りおよびＤをフローティング状態にすることによって
レジスタＲのデータ保持能力を殺してからデータを転送
する。

しかし、この場合、インバータは中間電位を保持してい
るので、貫通電流が流れる。特に上記のＤＲＡＭのよう
に１度に転送されるデータが多い場合には非常に多くの
貫通電流が流れるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、消費電流を増加させることなくデータ転送が
可能なラッチ手段を含む半導体集積回路装置を得ること
を目的としている。・［問題点を解決するための手段］ この発明に係る半導体集積回路装置は、情報を保持する
第１のラッチ手段と、その第１のラッチ手段に並列に接
続されかつ制御信号に応答して活性状態および非活性状
態に切換えられる第２のラッチ手段とを備えたものであ
る。

［作用］ この発明に係る半導体集積回路装置においては、制御信
号に応答して第２のランチ手段が活性状態にされると、
第１のラッチ手段の情報保持能力に第２のラッチ手段の
情報保持能力が加えられることになる。したがって、第
１のラッチ手段と第２のラッチ手段により構成されるラ
ッチ手段は、情報保持能力が可変となる。

［実施例り 以下、この発明の一実施例を図面を用いて説明する。

第１図はこの発明の一実施例によるＤＲＡＭ素子の構成
を示すブロック図である。このＤ　ＲＡ　Ｍ素子が第１
０図に示したＤ　ＲＡ　Ｍ素子と異なるのは、トランス
ファゲート部１１とデータレジスタ部１２との間にサブ
データレジスタｔ４１４が設けられている点である。

サブデータレジスタ部１４は、第２図に示すように、ト
ランスファゲート１１０とデータレジスタ１２０との間
にそれぞれ設けられた段数のサブデータレジスタ１４０
からなる。

第３図は、センスアンプ４０、トランスファゲート１１
０１サブデータレジタ１４０およびデータレジスタ１２
０の具体的な回路構成を示す図である。

センスアンプ４０は、ＰチャネルＭＯＳトランジスタＱ
５．Ｑ６およびＮチャネルＭＯＳトランジスタＱ７．Ｑ
８からなる。トランジスタＱ５はビット線ＢＬとノード
Ｎ１との間に接続され、そのゲートはビット線ＢＬに接
続されている。トランジスタＱ６はビット線ＢＬとノー
ドＮ１との間に接続され、そのゲートはビット線ＢＬに
接続されている。また、トランジスタＱ７はビット線Ｂ
ＬとノードＮ２との間に接続され、そのゲートはビット
線ＢＬに接続されている。トランジスタＱ８はビット線
ＢＬとノードＮ２との間に接続され、そのゲートはビッ
ト線ＢＬに接続されている。ノードＮ１はＰチャネルＭ
Ｏ３）ランジスタＱ９を介して電源電位ＶＣＣに結合さ
れており、ノードＮ２はＮチャネルＭＯＳトランジスタ
Ｑ１０を介して接地電位に結合されている。トランジス
タＱ９のゲートにはセンスアンプ駆動信号φ、が与えら
れ、トランジスタＱＩＯのゲートにはセンスアンプ駆動
信号φ、が与えられる。

データレジスタ１２０は、ＰチャネルＭＯＳトランジス
タＱｌｌ、Ｑ１２およびＮチャネルＭＯＳトランジスタ
０１３、Ｑ１４からなる。トランジスタＱｌｌはデータ
線りと電源電位ＶＣＣとの間に結合され、そのゲートは
データ線りに接続されている。トランジスタＱ１２はデ
ータ線りと電源電位ＶＣＣとの間に結合され、そのゲー
トはデータ線りに接続されている。また、トランジスタ
０１３はデータ線りと接地電位との間に結合され、その
ゲートはデータ線りに接続されている。トランジスタＱ
１４はデータ線りと接地電位との間に結合され、そのゲ
ートはデータＩＤに接続されている。

サブデータレジスタ１４０はＮチャネルＭＯＳトランジ
スタＱ１５．Ｑ１６．Ｑ１７からなる。

トランジスタＱ１５はデータ線りとノードＮ３との間に
接続され、そのゲートはデータ線りに接続されている。

トランジスタＱ１６はデータ線りとノードＮ３との間に
接続され、そのゲートはデータ線りに接続されている。

トランジスタＱ１７はノードＮ３と接地電位との間に結
合され、そのゲートには制御信号φが与えられる。制御
信号φは通常は低レベルであり、データレジスタ１２０
からセンスアンプ４０を介してメモリセルにデータが転
送されるときに高レベルに立ち上がる。

データレジスタ１２０およびセンスアンプ４０のデータ
保持能力は、それらを構成するトランジスタのチャネル
幅により決まる。すなわち、トランジスタのチャネル幅
が大きいほど保持しているデータを反転させるために大
きな電流を流す必要があり、データ保持能力が大きいこ
とになる。

ここでは、データレジスタ１２０のデータ保持能力がセ
ンスアンプ４０のデータ保持能力よりも小さいとする。

この場合は、サブデータレジスタ１４０のデータ保持能
力とデータレジスタ１２０のデータ保持能力との合計が
センスアンプ４０のデータ保持能力よりも上回るように
サブデータレジスタ１°４０のデータ保持能力を設定す
る。具体的には、サブデータレジスタ１４０を構成する
トランジスタのチャネル幅と、データレジスタ１２０の
対応するトランジスタのチャネル幅とを合計したものが
、センスアンプ４０の対応するトランジスタよりも大き
くなるように設定すればよい。

メモリセルアレイ１からデータレジスタ１２０ヘデータ
を転送する場合には、制御信号φを低レベルのままにし
てサブデータレジスタ１４０を非活性状態にし、トラン
スファゲート１１０を開く。

この場合、センスアンプ４０のデータ保持能力がデータ
レジスタ１２０のデータ保持能力よりも大きいため、セ
ンスアンプ４０からデータレジスタ１２０へのデータ転
送が行なわれる。

一方、データレジスタ１２０からメモリセルアレイ１へ
データを転送する場合には、制御信号φを裔レベルにし
てサブデータレジスタ１４０を活性状態にした後、トラ
ンスファゲート１１０を開く。この場合、データレジス
タ１２０のデータ保持能力とサブデータレジスタ１４０
のデータ保持能力との合計が、センスアンプ４０のデー
タ保持能力を上回ることになるので、センスアンプ４０
に保持されているデータを反転させることが可能となり
、データレジスタ１２０からメモリセルアレイ１へのデ
ータ転送が行なわれる。

以上のように上記実施例のＤＲＡＭ素子においては、デ
ータレジスタ１２０のデータ保持能力が可変とされてい
るので、データレジスタ１２０とセンスアンプ４０との
間で双方向のデータ転送が可能となり、自由度の大きい
簡易キャッシュシステムが得られる。

なお、上記説明では、サブデータレジスタ１４０を制御
する制御信号φは、通常低レベルであってデータレジス
タ１２０からメモリセルアレイ１にデータが転送される
ときに高レベルに立ち上がるようにしたが、逆に通常高
レベルであってメモリセルアレイ１からデータレジスタ
１２０へのデータ転送時に低レベルとなるようにしても
よい。

力がセンスアンプ４０のデータ保持能力よりも小さい場
合の構成例である。逆に、データレジスタ１２０のデー
タ保持能力がセンスアンプ４０のデータ保持能力よりも
大きい場合には、サブデータレジスタ１４０をトランス
ファゲート１１０とメモリセルアレイ１との間に付加し
、メモリセルアレイ１からデータレジスタ１２０へのデ
ータ転送時には活性状態にし、データレジスタ１２０か
らメモリセルアレイ１へのデータ転送時には非活性状態
となるように構成すればよい。この場合、サブデータレ
ジスタ１４０のデータ保持能力とセンスアンプ４０のデ
ータ保持能力との合計が、データレジスタ１２０のデー
タ保持能力よりも大きくなるように設定されなければな
らない。

なお、上記実施例では、サブデータレジスタ１４０をＮ
チャネルのラッチ回路により構成し、それを制御するス
イッチトランジスタＱ１７をトランジスタＱ１５および
Ｑ１６の共通ソースと接地電位との間に設けたが、第４
図に示すように、トランジスタＱ１５．Ｑ１６により（
Ｒ成されるラッチ回路とデータ線りおよびＤとの間にそ
れぞれＮチャネルＭＯＳトランジスタＱ１８およびＱ１
９を接続し、それらのトランジスタＱ１８およびＱ１９
のゲートに制御信号φを与えるようにしてもよい。

また、第５図に示すように、サブデータレジスタ１４０
を、ＰチャネルＭＯＳトランジスタＱ２１、Ｑ２２，０
２ＢおよびＮチャネルＭＯＳトランジスタＱ２４．Ｑ２
５．Ｑ２６よりなる０Ｍ０８回路により構成してもよい
。第５図のサブデータレジスタ１４０の構成は第３図に
示したセンスアンプ４０の構成と同様である。トランジ
スタＱ２３のゲートには制御信号φが与えられ、トラン
ジスタＱ２６のゲートには制御信号φが与えられる。

要するに、適宜制御信号により制御され、データ転送時
に活性状態または非活性状態に切換えられ、データレジ
スタ１２０およびセンスアンプ４０のデータ保持能力を
相対的に可変にするような手段を備えていることがこの
発明の主旨である。

さらにこの発明は、センスアンプ４０とデータレジスタ
１２０との間のデータの転送に限らず、必要に応じて、
ラッチ回路のデータ保持能力を可変にしたい場合にも適
用することができる。

［発明の効果］ 以上のようにこの発明によれば、ラッチ手段の情報保持
能力が可変となるので、ラッチ手段間における情報の双
方向の転送が消費電流を増加させることなく容易に可能
となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＲＡＭ素子の構成
を示すブロック図、第２図は第１図のＤＲＡＭ素子の一
部分の構成を詳細に示すブロック図、第３図は第２図の
主要部の具体的な回路図、第４図は第２図に示されるサ
ブデータレジスタの他の例を示す回路図、第５図は第２
図に示されるサブデータレジスタのさらに他の例を示す
回路図、第６図は従来のＤ　ＲＡ　Ｍ素子の構成を示す
ブロック図、第７Ａ図は従来のＤ　ＲＡ　Ｍ素子の通常
の読出サイクルの動作波形図、第７Ｂ図は従来のＤＲＡ
Ｍ素子のベージモードサイクルの動作波形図、第７Ｃ図
は従来のＤ　ＲＡ　Ｍ素子のスタティックコラムモード
サイクルの動作波形図、第８図は第６図のＤＲＡＭ素子
を利用した簡易キャッシュシステムの構成を示すブロッ
ク図、第９図は第８図の簡易キャッシュシステムの動作
波形図、第１０図はキャッシュメモリ内蔵ＤＲＡＭ素子
の構成を示すブロック図、第１１図は第１０図のＤＲＡ
Ｍ素子の一部分の構成を詳細に示すブロック図、第１２
図は第１０図のＤＲＡＭ素子を利用した簡易キャッシュ
システムの構成を示すブロック図、第１３図はレジスタ
にデータを転送する従来の方法を説明するための図であ
る。 図において、１はメモリセルアレイ、２はワードドライ
バ、３は行デコーダ部、４はセンスアンプ部、５はＩ１
０スイッチ部、６は列デコーダ部、７は行アドレスバッ
ファ、８は列アドレスバッファ、９は出力バッファ、１
０は入力バッファ、１１はトランスファゲート部、１２
．はデータレジスタ部、１３はブ０ツクデコーダ、４０
はセンスアンプ、５０はＩ１０スイッチ、６０は列デコ
ーダ、１１０はトランスファゲート、１２０はデータレ
ジスタ、１４０はサブデータレジスタ、ＢＬ、８丁はビ
ット線対、Ｄ、　　Ｄ’はデータ線対、φは制御信号で
ある。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (9)

【特許請求の範囲】
1. （１）情報を保持する第１のラッチ手段と、前記第１の
   ラッチ手段に並列に接続されかつ制御信号に応答して活
   性状態および非活性状態に切換えられる第２のラッチ手
   段とを備えた半導体集積回路装置。
2. （２）前記第１のラッチ手段は、第１の情報を保持する
   第１のデータ端子と、前記第１の情報の反転情報である
   第２の情報を保持する第２のデータ端子とを備えた特許
   請求の範囲第１項記載の半導体集積回路装置。
3. （３）前記第２のラッチ手段は、 前記第１のデータ端子に接続された一方導通端子と、他
   方導通端子と、前記第２のデータ端子に接続された制御
   端子とを備えた第１のトランジスタ、 前記第２のデータ端子に接続された一方導通端子と、他
   方導通端子と、前記第１のデータ端子に接続された制御
   端子とを備えた第２のトランジスタ、および 前記第１のトランジスタの他方導通端子および前記第２
   のトランジスタの他方導通端子に接続された一方導通端
   子と、第１の電位に結合された他方導通端子と、前記制
   御信号が与えられる制御端子とを備えた第３のトランジ
   スタを含む特許請求の範囲第２項記載の半導体集積回路
   装置。
4. （４）前記第２のラッチ手段は、 前記第１のデータ端子に接続された一方導通端子と、他
   方導通端子と、前記制御信号が与えられる制御端子とを
   備えた第１のトランジスタ、前記第２のデータ端子に接
   続された一方導通端子と、他方導通端子と、前記制御信
   号が与えられる制御端子とを備えた第２のトランジスタ
   、前記第１のトランジスタの他方導通端子に接続された
   一方導通端子と、第１の電位に結合された他方導通端子
   と、前記第２のトランジスタの他方導通端子に接続され
   た制御端子とを備えた第３のトランジスタ、および 前記第２のトランジスタの他方導通端子に接続された一
   方導通端子と、前記第１の電位に結合された他方導通端
   子と、前記第１のトランジスタの他方導通端子に接続さ
   れた制御端子とを備えた第４のトランジスタを含む特許
   請求の範囲第２項記載の半導体集積回路装置。
5. （５）前記第２のラッチ手段は、 前記第１のデータ端子に接続された一方導通端子と、他
   方導通端子と、前記第２のデータ端子に接続された制御
   端子とを備えたＮチャネル型の第１のトランジスタ、 前記第２のデータ端子に接続された一方導通端子と、他
   方導通端子と、前記第１のデータ端子に接続された制御
   端子とを備えたＮチャネル型の第２のトランジスタ、 前記第１のトランジスタの他方導通端子および前記第２
   のトランジスタの他方導通端子に接続された一方導通端
   子と、接地電位に結合された他方導通端子と、前記制御
   信号が与えられる制御端子とを備えたＮチャネル型の第
   ３のトランジスタ、前記第１のデータ端子に接続された
   一方導通端子と、他方導通端子と、前記第２のデータ端
   子に接続された制御端子とを備えたＰチャネル型の第４
   のトランジスタ、 前記第２のデータ端子に接続された一方導通端子と、他
   方導通端子と、前記第１のデータ端子に接続された制御
   端子とを備えたＰチャネル型の第５のトランジスタ、お
   よび 前記第４のトランジスタの他方導通端子および前記第５
   のトランジスタの他方導通端子に接続された一方導通端
   子と、電源電位に結合された他方導通端子と、前記制御
   信号の反転信号が与えられる制御端子とを備えたＰチャ
   ネル型の第６のトランジスタを含む特許請求の範囲第２
   項記載の半導体集積回路装置。
6. （６）複数行および複数列に配列され、各々が情報を記
   憶する複数のメモリセルからなるメモリセルアレイ、 前記複数のメモリセルの各行を選択するための複数のワ
   ード線、 前記複数のメモリセルの各列が接続される複数のビット
   線、および 前記各ビット線上の情報を検知および増幅する複数のセ
   ンスアンプをさらに備え、 複数の前記第１のラッチ手段は、前記複数のセンスアン
   プに対応して設けられ、各々が情報を保持し、 前記各センスアンプとそれに対応する前記各第１のラッ
   チ手段との間に設けられ、前記各センスアンプと前記各
   第１のラッチ手段との間での情報の転送を制御するため
   の複数のスイッチ手段をさらに備え、 複数の前記第２のラッチ手段は、前記複数の第１のラッ
   チ手段に対応して設けられ、 前記複数の第１のラッチ手段の少なくとも１つを選択す
   る列選択手段をさらに備えた特許請求の範囲第１項ない
   し第５項のいずれかに記載の半導体集積回路装置。
7. （７）前記複数のメモリセルアレイは複数のブロックに
   分割され、前記各ブロックは複数列のメモリセルからな
   り、 前記複数のスイッチ手段は前記複数のブロックに対応し
   て複数のブロックに分割され、 前記スイッチ手段のいずれかのブロックを選択するブロ
   ック選択手段をさらに備えた特許請求の範囲第６項記載
   の半導体集積回路装置。
8. （８）前記各第２のラッチ手段は、前記各スイッチ手段
   よりも前記第１のラッチ手段の側に配置され、少なくと
   も前記各センスアンプから前記各第１のラッチ手段への
   情報の転送時には非活性状態にされ、前記各第１のラッ
   チ手段から前記各センスアンプへの情報の転送時には活
   性状態にされる特許請求の範囲第７項記載の半導体集積
   回路装置。
9. （９）前記各第２のラッチ手段は、前記各スイッチ手段
   よりも前記センスアンプの側に配置され、少なくとも前
   記各センスアンプから前記各第１のラッチ手段への情報
   の転送時には活性状態にされ、前記各第１のラッチ手段
   から前記各センスアンプへの情報の転送時には非活性状
   態にされる特許請求の範囲第７項に記載の半導体集積回
   路装置。