JPH04258122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04258122A JPH04258122A JP1985591A JP1985591A JPH04258122A JP H04258122 A JPH04258122 A JP H04258122A JP 1985591 A JP1985591 A JP 1985591A JP 1985591 A JP1985591 A JP 1985591A JP H04258122 A JPH04258122 A JP H04258122A
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- wiring
- wiring pattern
- semiconductor device
- insulating film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は配線パターンの形成に特
徴のある半導体装置の製造方法に関するものである。
徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体基板上には多数の素子が形成され
ており、これら各素子を電気的に接続するために配線パ
ターンが形成されている。例えば、従来、図３（ａ）に
示される配線パターンが形成されている。つまり、半導
体基板１上に絶縁膜２を介してアルミニウム（Ａｌ）配
線３，４が形成され、各基板領域に形成された例えばＦ
ＥＴなどの各電極が電気的に接続される。
ており、これら各素子を電気的に接続するために配線パ
ターンが形成されている。例えば、従来、図３（ａ）に
示される配線パターンが形成されている。つまり、半導
体基板１上に絶縁膜２を介してアルミニウム（Ａｌ）配
線３，４が形成され、各基板領域に形成された例えばＦ
ＥＴなどの各電極が電気的に接続される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の配線接続においては、半導体装置の高集積化に際し
て次のような課題が生じる。つまり、集積化が進められ
て各配線３，４の配線間隔が近づくと、Ａｌ配線金属に
生じる横方向のサイド・ヒロック３ａによって線間ショ
ートを生じる割合が非常に高くなる（図３（ｂ）参照）
。これは、各配線３，４を形成した後の製造工程で行わ
れる熱処理によって、配線３，４を構成するＡｌ金属に
機械的応力が加わり、部分的に突起が成長してヒロック
３ａになるものと考えられる。
来の配線接続においては、半導体装置の高集積化に際し
て次のような課題が生じる。つまり、集積化が進められ
て各配線３，４の配線間隔が近づくと、Ａｌ配線金属に
生じる横方向のサイド・ヒロック３ａによって線間ショ
ートを生じる割合が非常に高くなる（図３（ｂ）参照）
。これは、各配線３，４を形成した後の製造工程で行わ
れる熱処理によって、配線３，４を構成するＡｌ金属に
機械的応力が加わり、部分的に突起が成長してヒロック
３ａになるものと考えられる。
【０００４】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、配線層を形成する工
程と、この配線層上に絶縁膜を形成する工程と、配線層
およびこの絶縁膜を選択的に除去して配線パターンを形
成する工程と、酸素雰囲気中で熱処理を行って配線パタ
ーンの側壁に酸化膜を形成する工程とを備えて半導体装
置を製造するものである。
を解消するためになされたもので、配線層を形成する工
程と、この配線層上に絶縁膜を形成する工程と、配線層
およびこの絶縁膜を選択的に除去して配線パターンを形
成する工程と、酸素雰囲気中で熱処理を行って配線パタ
ーンの側壁に酸化膜を形成する工程とを備えて半導体装
置を製造するものである。
【０００５】
【作用】配線パターンの上面に絶縁膜、側面に酸化膜が
形成されてから後工程の熱処理が行われるため、配線パ
ターンの上方向および横方向に向かうヒロックの成長が
抑止される。
形成されてから後工程の熱処理が行われるため、配線パ
ターンの上方向および横方向に向かうヒロックの成長が
抑止される。
【０００６】
【実施例】図１は本発明の一実施例による半導体装置の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【０００７】まず、Ｓｉ半導体基板１１の表面にＳｉＯ
２ からなる酸化膜１２が形成され、この酸化膜１２上
にスパッタリング法によってＡｌからなる配線層１３が
堆積される。さらに、引き続いてこのＡｌ配線層１３上
にＳｉＯ２ がＣＶＤ法（気相成長法）によって結晶成
長され、絶縁膜１４が形成される（図１（ａ）参照）。
２ からなる酸化膜１２が形成され、この酸化膜１２上
にスパッタリング法によってＡｌからなる配線層１３が
堆積される。さらに、引き続いてこのＡｌ配線層１３上
にＳｉＯ２ がＣＶＤ法（気相成長法）によって結晶成
長され、絶縁膜１４が形成される（図１（ａ）参照）。
【０００８】次に、この絶縁膜１４上にホトレジストが
形成され、エッチングによってパターニングされてレジ
スト層１５が形成される（同図（ｂ）参照）。次に、こ
のレジスト層１５をマスクにしたエッチングにより、絶
縁膜１４およびこの絶縁膜１４下の配線層１３が選択的
に除去され、配線パターン１６，１７が形成される（同
図（ｃ）参照）。
形成され、エッチングによってパターニングされてレジ
スト層１５が形成される（同図（ｂ）参照）。次に、こ
のレジスト層１５をマスクにしたエッチングにより、絶
縁膜１４およびこの絶縁膜１４下の配線層１３が選択的
に除去され、配線パターン１６，１７が形成される（同
図（ｃ）参照）。
【０００９】次に、酸素（Ｏ２ ）雰囲気中において基
板表面にレーザが照射され、各配線パターン１６，１７
が加熱される。この結果、配線層１３中のＡｌ金属が雰
囲気中のＯ２ に触れて酸化し、各配線パターン１６，
１７の側壁にアルミナ（Ａｌ２ Ｏ３ ）１８が形成さ
れる（同図（ｄ）参照）。なお、この際、配線層１３の
上面は絶縁膜１４で覆われているため、酸化されない。
板表面にレーザが照射され、各配線パターン１６，１７
が加熱される。この結果、配線層１３中のＡｌ金属が雰
囲気中のＯ２ に触れて酸化し、各配線パターン１６，
１７の側壁にアルミナ（Ａｌ２ Ｏ３ ）１８が形成さ
れる（同図（ｄ）参照）。なお、この際、配線層１３の
上面は絶縁膜１４で覆われているため、酸化されない。
【００１０】この後、さらに各部の素子領域の形成工程
が進められ、半導体装置が完成される。
が進められ、半導体装置が完成される。
【００１１】このような本実施例による製造方法によれ
ば、配線パターン形成後の他の製造工程において熱処理
が施されても、横方向のサイド・ヒロックに起因する従
来のような線間ショートの問題は生じなくなる。すなわ
ち、各配線パターン１６，１７の側面にアルミナ１８が
形成されているため、配線パターン形成後に熱処理が加
えられても、各配線パターン１６，１７の横方向に向か
うヒロックの成長が抑止されるためである。
ば、配線パターン形成後の他の製造工程において熱処理
が施されても、横方向のサイド・ヒロックに起因する従
来のような線間ショートの問題は生じなくなる。すなわ
ち、各配線パターン１６，１７の側面にアルミナ１８が
形成されているため、配線パターン形成後に熱処理が加
えられても、各配線パターン１６，１７の横方向に向か
うヒロックの成長が抑止されるためである。
【００１２】また、上記実施例では配線パターン１６，
１７が一層の場合について説明したが、多層配線の場合
においては、各配線パターン１６，１７の上面に形成さ
れた絶縁膜１４によって上方向のヒロックの発生が抑止
され、層間ショートが防止される。
１７が一層の場合について説明したが、多層配線の場合
においては、各配線パターン１６，１７の上面に形成さ
れた絶縁膜１４によって上方向のヒロックの発生が抑止
され、層間ショートが防止される。
【００１３】図２は上記実施例の製造方法における特殊
な場合、つまり、配線パターンの形成時に僅かな配線金
属の残渣が配線間に形成された場合の本実施例の有用性
を説明するための工程断面図である。なお、同図におい
て、図１と同一部分については同符号を用いて説明する
。
な場合、つまり、配線パターンの形成時に僅かな配線金
属の残渣が配線間に形成された場合の本実施例の有用性
を説明するための工程断面図である。なお、同図におい
て、図１と同一部分については同符号を用いて説明する
。
【００１４】まず、上記実施例と同様にして半導体基板
１１上に酸化膜１２，Ａｌ配線層１３および絶縁膜１４
が形成される（図２（ａ）参照）。次に、上記実施例と
同様にしてレジスト層１５が形成される（同図（ｂ）参
照）。次に、このレジスト層１５をマスクとするエッチ
ングにより、絶縁膜１４およびＡｌ配線層１３が選択的
に除去され、配線パターン１６，１７が形成される。但
し、この際、エッチングが完全に行われず、配線間にＡ
ｌ金属の残渣１３ａが形成され、ショートしているとす
る（同図（ｃ）参照）。
１１上に酸化膜１２，Ａｌ配線層１３および絶縁膜１４
が形成される（図２（ａ）参照）。次に、上記実施例と
同様にしてレジスト層１５が形成される（同図（ｂ）参
照）。次に、このレジスト層１５をマスクとするエッチ
ングにより、絶縁膜１４およびＡｌ配線層１３が選択的
に除去され、配線パターン１６，１７が形成される。但
し、この際、エッチングが完全に行われず、配線間にＡ
ｌ金属の残渣１３ａが形成され、ショートしているとす
る（同図（ｃ）参照）。
【００１５】次に、上記実施例と同様にして基板表面に
レーザが照射され、各配線パターン１６，１７が加熱さ
れる。この加熱処理により、各配線パターン１６，１７
の側面には前述のようにアルミナ１８が形成される。ま
た、これと同時に配線間を接触させているＡｌ金属の残
渣１３ａは雰囲気中のＯ２ によって酸化され、アルミ
ナ１８ａに変質される（同図（ｄ）参照）。このアルミ
ナ１８ａは絶縁性を有するため、各配線パターン１６，
１７間の電気的絶縁性は維持され、線間ショートが防止
される。
レーザが照射され、各配線パターン１６，１７が加熱さ
れる。この加熱処理により、各配線パターン１６，１７
の側面には前述のようにアルミナ１８が形成される。ま
た、これと同時に配線間を接触させているＡｌ金属の残
渣１３ａは雰囲気中のＯ２ によって酸化され、アルミ
ナ１８ａに変質される（同図（ｄ）参照）。このアルミ
ナ１８ａは絶縁性を有するため、各配線パターン１６，
１７間の電気的絶縁性は維持され、線間ショートが防止
される。
【００１６】前述した本実施例はこのような効果をも奏
し、大変有用であることが理解される。
し、大変有用であることが理解される。
【００１７】
【発明の効果】以上説明したように本発明によれば、配
線パターンの上面に絶縁膜、側面に酸化膜が形成されて
から後工程の熱処理が行われるため、配線パターンの上
方向および横方向に向かうヒロックの成長が抑止される
。このため、線間ショートの問題は解消され、信頼性の
高い配線パターンを備えた半導体装置を製造することの
出来る製法が提供されるようになる。
線パターンの上面に絶縁膜、側面に酸化膜が形成されて
から後工程の熱処理が行われるため、配線パターンの上
方向および横方向に向かうヒロックの成長が抑止される
。このため、線間ショートの問題は解消され、信頼性の
高い配線パターンを備えた半導体装置を製造することの
出来る製法が提供されるようになる。
【図１】本発明の一実施例による半導体装置の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】図１に示された本実施例による半導体装置の製
造方法のうちの特種な場合の本実施例の有用性を説明す
るための工程断面図である。
造方法のうちの特種な場合の本実施例の有用性を説明す
るための工程断面図である。
【図３】従来の半導体装置上の配線パターンおよびその
問題点を示す断面図である。
問題点を示す断面図である。
１１…半導体基板
１２…酸化膜
１３…Ａｌ配線層
１４…絶縁膜
１５…レジスト層
１６，１７…配線パターン
１８…アルミナ
代理人弁理士 長谷川 芳樹
Claims (1)
- 【請求項１】 配線層を形成する工程と、この配線層
上に絶縁膜を形成する工程と、前記配線層およびこの絶
縁膜を選択的に除去して配線パターンを形成する工程と
、酸素雰囲気中で熱処理を行って前記配線パターンの側
壁に酸化膜を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985591A JPH04258122A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985591A JPH04258122A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258122A true JPH04258122A (ja) | 1992-09-14 |
Family
ID=12010850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985591A Pending JPH04258122A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258122A (ja) |
-
1991
- 1991-02-13 JP JP1985591A patent/JPH04258122A/ja active Pending
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