JPH04348054A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04348054A JPH04348054A JP7124991A JP7124991A JPH04348054A JP H04348054 A JPH04348054 A JP H04348054A JP 7124991 A JP7124991 A JP 7124991A JP 7124991 A JP7124991 A JP 7124991A JP H04348054 A JPH04348054 A JP H04348054A
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- wiring
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。更に詳しくはＭＯＳ型ＬＳＩ等の半導体装置
における配線材料の形成方法に関する。
に関する。更に詳しくはＭＯＳ型ＬＳＩ等の半導体装置
における配線材料の形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置は、図７に示すように
ゲート電極、不純物拡散層等を含む半導体素子（図示せ
ず）を有するシリコン基板１上に、ゲート電極、不純物
拡散層に至るコンタクトホール（図示せず）を有する絶
縁膜（酸化シリコン膜）１２を形成し、この上にＡｌ系
合金層を積層してコンタクトホールを埋設し、このＡｌ
系合金層を、図８に示すように所定パターンにエッチン
グしてＡｌ系合金配線３を形成して作成されている。
ゲート電極、不純物拡散層等を含む半導体素子（図示せ
ず）を有するシリコン基板１上に、ゲート電極、不純物
拡散層に至るコンタクトホール（図示せず）を有する絶
縁膜（酸化シリコン膜）１２を形成し、この上にＡｌ系
合金層を積層してコンタクトホールを埋設し、このＡｌ
系合金層を、図８に示すように所定パターンにエッチン
グしてＡｌ系合金配線３を形成して作成されている。
【０００３】
【発明が解決しようとする課題】従来の技術により形成
されたＡｌ系合金配線３では、ストレスマイグレーショ
ンの問題、即ちＡｌ系合金膜３の形成後、その上方につ
けられた保護膜（酸化シリコン膜、窒化シリコン膜又は
それらの膜の積層膜で構成される）などよりうける応力
、又はＡｌ系合金膜自身の残留応力のために、金属原子
の移動がおこり、その結果としてボイドやスリット状の
欠陥が発生し、断線を招くという問題がある。特に上記
欠陥は配線長の長い配線において顕著に見られる。 又、配線膜を形成した後絶縁膜を積層して同様の手順で
更に上層に配線膜を形成する多層配線構造においては特
に下層の配線膜では、それにかかる応力が上層のものよ
り大きいから断線が助長されるおそれがある。この発明
は、上記問題を解決するためになされたものであって、
ボイドやスリット状の欠陥発生がなく、断線の起こらな
いＡｌ系合金配線層を形成することのできる半導体装置
の製造方法を提供しようとするものである。
されたＡｌ系合金配線３では、ストレスマイグレーショ
ンの問題、即ちＡｌ系合金膜３の形成後、その上方につ
けられた保護膜（酸化シリコン膜、窒化シリコン膜又は
それらの膜の積層膜で構成される）などよりうける応力
、又はＡｌ系合金膜自身の残留応力のために、金属原子
の移動がおこり、その結果としてボイドやスリット状の
欠陥が発生し、断線を招くという問題がある。特に上記
欠陥は配線長の長い配線において顕著に見られる。 又、配線膜を形成した後絶縁膜を積層して同様の手順で
更に上層に配線膜を形成する多層配線構造においては特
に下層の配線膜では、それにかかる応力が上層のものよ
り大きいから断線が助長されるおそれがある。この発明
は、上記問題を解決するためになされたものであって、
ボイドやスリット状の欠陥発生がなく、断線の起こらな
いＡｌ系合金配線層を形成することのできる半導体装置
の製造方法を提供しようとするものである。
【０００４】
【課題を解決するための手段】この発明は、半導体素子
を有する半導体基板上に下地の絶縁膜を介して半導体素
子に電気的に接続される単層配線又は多層配線を形成す
るに際して、（ｉ） 配線が意図される配線領域の下地
の絶縁膜上に複数の溝を任意の間隔で形成し、（ｉｉ）
これら溝を含む下地の絶縁膜上の全面に配線層を積層し
た後溝を覆うように配線領域に配線パターンを形成して
なる半導体装置の製造方法である。この発明においては
、半導体基板上に、下地の絶縁膜を介して化学的気相蒸
着法（ＣＶＤ法）、スパッタ法又はイオンクラスタービ
ーム法等を用いて配線膜を形成する。上記半導体基板は
、例えば、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ等を用いて
構成することができ、通常シリコン基板を用いることが
できる。上記下地の絶縁膜は、例えば酸化シリコン、Ｂ
ＰＳＧ（ホウ素及びリン含有ガラス）、ＰＳＧ（リン含
有ガラス）、窒化シリコン、酸化タンタル等を用いて構
成することができる。この発明においては、配線層はＡ
ｌ系合金配線が好ましく、Ａｌ−Ｓｉ層やＡｌ−Ｓｉ−
Ｃｕ層あるいはＡｌ−Ｓｉ−Ｐｄ層が挙げられる。しか
し、本発明は配線層としてＡｌ系合金層以外にこれと同
様の低融点金属層を用いてもよい。ＷやＣｕの高融点金
属層は一般に配線層として勿論使用できるが、もともと
これら高融点金属配線ではストレスマイグレーションの
影響は少ないので本発明を適用した所で意味がない。そ
して溝としてのビア・ホール（ｖｉａ ｈｏｌｅ）を
絶縁膜上に所定のパターンで複数形成した後ビア・ホー
ルを含む絶縁膜上の全面にＡｌ系合金膜を積層してビア
・ホールをカバーするように所定のパターンに加工する
ことによってＡｌ系合金配線が形成される。上記加工は
通常、公知のホトリソグラフ法によって行うことができ
る。この際、図５に示すように下地の配線５（例えば、
ＭＯＳ型半導体装置における単層配線構造ではゲート電
極層やソース・ドレインであり、または多層配線構造で
は下地の絶縁膜を介して下方に形成されたＡｌ系合金配
線である。）と当該Ａｌ系合金配線（配線層）３とを電
気的に接続するためのコンタクトホール（またはビア・
ホール）２３を、例えばＢＰＳＧ膜（下地の絶縁膜）２
に形成する工程は当該溝１３（図４参照）を形成する工
程の前後で周知の方法で形成されるのが好ましい。また
、図４、図２に示すように、溝１３を下地の絶縁膜２に
形成する方法も通常のホトリソグラフィ技術とエッチン
グ技術を用いておこなわれる。この発明においては、溝
は単層配線としてのＡｌ系合金配線における下地の絶縁
膜に形成されることは勿論であるが、複数の配線層が重
ね合わされてなる多層配線構造においては、特定の配線
層における下地の絶縁膜だけに溝を設けてもよいし、各
配線層すべてに存在する配線層における下地の絶縁層そ
れぞれに溝を設けてもよい。要は断線が予想され得る配
線における下地の絶縁層に適宜本発明を適用すればよい
。この発明において、複数の溝を任意の間隔で形成する
とは、溝間隔は任意に決めれば良いということで、同一
配線上の溝同志の間隔がバラツイていても等間隔でも良
いという意味である。また、この発明はパターン形成さ
れた配線が特に長い場合により有効である。さらに、こ
の発明は、図４に示すように下地の絶縁膜２上に溝１３
を設けて配線層３を積層する際に上述した周知の方法、
すなわち、ＣＶＤ法やスパッタ法あるいはイオンクラス
タービーム法を用いて溝内にもその内壁１３ａに沿って
配線層を積層させる訳であるが、フォトマージンを確保
するために、図２に示すように配線３は溝上でオーバー
ラップ部３３を有するよう形成されるのが好ましい。す
なわち、一般に図５、図６に示すようにビア・ホール２
３を形成する時には同様の目的でこのようなオーバーラ
ップ部５３が設けられているのは周知の事実である。勿
論、この発明では図３に示すように下層配線５と上層配
線３とを接続するためのビア・ホール部２３には上記オ
ーバーラップ部５３と同様のオーバーラップ部４３が形
成され、しかも溝部１３にもオーバーラップ部３３を形
成するようにしたことが本発明の特長である。これによ
り、図４に示す内壁１３ａにおいて、薄い膜厚の配線部
分３ａが断線したとしても上部にオーバーラップ部３３
が形成されているおかげで断線を防止できる。この発明
においては、上記Ａｌ系合金層が形成された半導体基板
に、適宜、素子、絶縁層、保護膜等を形成して半導体装
置を製造することができる。
を有する半導体基板上に下地の絶縁膜を介して半導体素
子に電気的に接続される単層配線又は多層配線を形成す
るに際して、（ｉ） 配線が意図される配線領域の下地
の絶縁膜上に複数の溝を任意の間隔で形成し、（ｉｉ）
これら溝を含む下地の絶縁膜上の全面に配線層を積層し
た後溝を覆うように配線領域に配線パターンを形成して
なる半導体装置の製造方法である。この発明においては
、半導体基板上に、下地の絶縁膜を介して化学的気相蒸
着法（ＣＶＤ法）、スパッタ法又はイオンクラスタービ
ーム法等を用いて配線膜を形成する。上記半導体基板は
、例えば、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ等を用いて
構成することができ、通常シリコン基板を用いることが
できる。上記下地の絶縁膜は、例えば酸化シリコン、Ｂ
ＰＳＧ（ホウ素及びリン含有ガラス）、ＰＳＧ（リン含
有ガラス）、窒化シリコン、酸化タンタル等を用いて構
成することができる。この発明においては、配線層はＡ
ｌ系合金配線が好ましく、Ａｌ−Ｓｉ層やＡｌ−Ｓｉ−
Ｃｕ層あるいはＡｌ−Ｓｉ−Ｐｄ層が挙げられる。しか
し、本発明は配線層としてＡｌ系合金層以外にこれと同
様の低融点金属層を用いてもよい。ＷやＣｕの高融点金
属層は一般に配線層として勿論使用できるが、もともと
これら高融点金属配線ではストレスマイグレーションの
影響は少ないので本発明を適用した所で意味がない。そ
して溝としてのビア・ホール（ｖｉａ ｈｏｌｅ）を
絶縁膜上に所定のパターンで複数形成した後ビア・ホー
ルを含む絶縁膜上の全面にＡｌ系合金膜を積層してビア
・ホールをカバーするように所定のパターンに加工する
ことによってＡｌ系合金配線が形成される。上記加工は
通常、公知のホトリソグラフ法によって行うことができ
る。この際、図５に示すように下地の配線５（例えば、
ＭＯＳ型半導体装置における単層配線構造ではゲート電
極層やソース・ドレインであり、または多層配線構造で
は下地の絶縁膜を介して下方に形成されたＡｌ系合金配
線である。）と当該Ａｌ系合金配線（配線層）３とを電
気的に接続するためのコンタクトホール（またはビア・
ホール）２３を、例えばＢＰＳＧ膜（下地の絶縁膜）２
に形成する工程は当該溝１３（図４参照）を形成する工
程の前後で周知の方法で形成されるのが好ましい。また
、図４、図２に示すように、溝１３を下地の絶縁膜２に
形成する方法も通常のホトリソグラフィ技術とエッチン
グ技術を用いておこなわれる。この発明においては、溝
は単層配線としてのＡｌ系合金配線における下地の絶縁
膜に形成されることは勿論であるが、複数の配線層が重
ね合わされてなる多層配線構造においては、特定の配線
層における下地の絶縁膜だけに溝を設けてもよいし、各
配線層すべてに存在する配線層における下地の絶縁層そ
れぞれに溝を設けてもよい。要は断線が予想され得る配
線における下地の絶縁層に適宜本発明を適用すればよい
。この発明において、複数の溝を任意の間隔で形成する
とは、溝間隔は任意に決めれば良いということで、同一
配線上の溝同志の間隔がバラツイていても等間隔でも良
いという意味である。また、この発明はパターン形成さ
れた配線が特に長い場合により有効である。さらに、こ
の発明は、図４に示すように下地の絶縁膜２上に溝１３
を設けて配線層３を積層する際に上述した周知の方法、
すなわち、ＣＶＤ法やスパッタ法あるいはイオンクラス
タービーム法を用いて溝内にもその内壁１３ａに沿って
配線層を積層させる訳であるが、フォトマージンを確保
するために、図２に示すように配線３は溝上でオーバー
ラップ部３３を有するよう形成されるのが好ましい。す
なわち、一般に図５、図６に示すようにビア・ホール２
３を形成する時には同様の目的でこのようなオーバーラ
ップ部５３が設けられているのは周知の事実である。勿
論、この発明では図３に示すように下層配線５と上層配
線３とを接続するためのビア・ホール部２３には上記オ
ーバーラップ部５３と同様のオーバーラップ部４３が形
成され、しかも溝部１３にもオーバーラップ部３３を形
成するようにしたことが本発明の特長である。これによ
り、図４に示す内壁１３ａにおいて、薄い膜厚の配線部
分３ａが断線したとしても上部にオーバーラップ部３３
が形成されているおかげで断線を防止できる。この発明
においては、上記Ａｌ系合金層が形成された半導体基板
に、適宜、素子、絶縁層、保護膜等を形成して半導体装
置を製造することができる。
【０００５】
【作用】配線長の長い当該配線パターン（Ａｌ系合金配
線）が、その上に付けられた保護膜又は当該配線パター
ンより上方に形成される層間絶縁膜等からの応力、及び
当該配線パターン自身の応力により、金属原子の移動が
起こり、ボイドやスリット状の欠陥が発生して断線を招
くのを、形成が意図される長い配線パターンの下地絶縁
膜における配線領域に適当な間隔で溝を設けることによ
り、当該配線パターンにかかる応力を緩和できる。
線）が、その上に付けられた保護膜又は当該配線パター
ンより上方に形成される層間絶縁膜等からの応力、及び
当該配線パターン自身の応力により、金属原子の移動が
起こり、ボイドやスリット状の欠陥が発生して断線を招
くのを、形成が意図される長い配線パターンの下地絶縁
膜における配線領域に適当な間隔で溝を設けることによ
り、当該配線パターンにかかる応力を緩和できる。
【０００６】
【実施例】以下図に示す多層配線構造の一実施例にもと
づいてこの発明を詳述する。これによってこの発明は限
定されるものではない。図１に示すように、シリコン基
板１上にＢＰＳＧ膜２を形成する。なお、図１には示さ
れていないがＢＰＳＧ膜２の直下にはすでに下層配線５
が形成されている（図３参照）。その膜２に公知の方法
を用いて所定のパターンで溝１３を形成する。その上に
公知の方法を用いてＡｌ系合金膜（図示せず）を形成し
、図２、図３に示すように所定の形状に加工して配線３
を形成する。なおこの際、溝部にはフォトマージンを確
保するためにオーバーラップ部３３を設けるのでこの溝
内での配線の断線は問題とならない。以上のように形成
した配線３（図３参照）では、以後配線上に付けられる
保護膜又は上層Ａｌ系合金膜自身の応力が緩和され、ス
トレスマイグレーションを抑えることができ、信頼性の
高いＡｌ系合金配線３を形成することができる。
づいてこの発明を詳述する。これによってこの発明は限
定されるものではない。図１に示すように、シリコン基
板１上にＢＰＳＧ膜２を形成する。なお、図１には示さ
れていないがＢＰＳＧ膜２の直下にはすでに下層配線５
が形成されている（図３参照）。その膜２に公知の方法
を用いて所定のパターンで溝１３を形成する。その上に
公知の方法を用いてＡｌ系合金膜（図示せず）を形成し
、図２、図３に示すように所定の形状に加工して配線３
を形成する。なおこの際、溝部にはフォトマージンを確
保するためにオーバーラップ部３３を設けるのでこの溝
内での配線の断線は問題とならない。以上のように形成
した配線３（図３参照）では、以後配線上に付けられる
保護膜又は上層Ａｌ系合金膜自身の応力が緩和され、ス
トレスマイグレーションを抑えることができ、信頼性の
高いＡｌ系合金配線３を形成することができる。
【０００７】
【発明の効果】この発明によればＡｌ系合金配線にかか
る応力を下地の絶縁層における配線領域に複数の溝を形
成するようにすることによって緩和することができ、そ
の結果、ストレスマイグレーションを抑え、断線不良の
生じない信頼性の高いＡｌ系合金配線を得ることができ
る効果がある。
る応力を下地の絶縁層における配線領域に複数の溝を形
成するようにすることによって緩和することができ、そ
の結果、ストレスマイグレーションを抑え、断線不良の
生じない信頼性の高いＡｌ系合金配線を得ることができ
る効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例における製造工程の第１ス
テップを示す図である。
テップを示す図である。
【図２】上記実施例における製造工程の第２ステップを
示す図である。
示す図である。
【図３】上記実施例におけるパターン配線を示す構成説
明図である。
明図である。
【図４】上記実施例における溝の形成を説明するための
構成説明図である。
構成説明図である。
【図５】通常のビア・ホールを説明するための構成説明
図である。
図である。
【図６】従来例の配線を示す構成説明図である。
【図７】従来例における製造工程の第１ステップを示す
図である。
図である。
【図８】従来例における製造工程の第２ステップを示す
図である。
図である。
１ シリコン基板
２ ＢＰＳＧ膜（下地の絶縁膜）３ Ａｌ
系合金配線（配線パターン）５ 下層配線 １３ 溝
系合金配線（配線パターン）５ 下層配線 １３ 溝
Claims (1)
- 【請求項１】 半導体素子を有する半導体基板上に下
地の絶縁膜を介して半導体素子に電気的に接続される単
層配線又は多層配線を形成するに際して、（ｉ）配線が
意図される配線領域の下地の絶縁膜上に複数の溝を任意
の間隔で形成し、（ｉｉ）これら溝を含む下地の絶縁膜
上の全面に配線層を積層した後溝を覆うように配線領域
に配線パターンを形成してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124991A JPH04348054A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124991A JPH04348054A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348054A true JPH04348054A (ja) | 1992-12-03 |
Family
ID=13455241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124991A Pending JPH04348054A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997040528A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| US5773857A (en) * | 1995-11-15 | 1998-06-30 | Nec Corporation | Semiconductor device having dummy wiring conductors for suppressing heat-treatment-induced shifting |
-
1991
- 1991-04-03 JP JP7124991A patent/JPH04348054A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773857A (en) * | 1995-11-15 | 1998-06-30 | Nec Corporation | Semiconductor device having dummy wiring conductors for suppressing heat-treatment-induced shifting |
| WO1997040528A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| US6081036A (en) * | 1996-04-19 | 2000-06-27 | Matsushita Electronics Corp. | Semiconductor device |
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