KR0137813B1 - 모스 트랜지스터(mosfet)의 금속 배선 형성 방법 - Google Patents

모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Info

Publication number
KR0137813B1
KR0137813B1 KR1019940036211A KR19940036211A KR0137813B1 KR 0137813 B1 KR0137813 B1 KR 0137813B1 KR 1019940036211 A KR1019940036211 A KR 1019940036211A KR 19940036211 A KR19940036211 A KR 19940036211A KR 0137813 B1 KR0137813 B1 KR 0137813B1
Authority
KR
South Korea
Prior art keywords
aluminum
metal wiring
forming
photoresist
antireflection film
Prior art date
Application number
KR1019940036211A
Other languages
English (en)
Other versions
KR960026755A (ko
Inventor
안희복
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940036211A priority Critical patent/KR0137813B1/ko
Publication of KR960026755A publication Critical patent/KR960026755A/ko
Application granted granted Critical
Publication of KR0137813B1 publication Critical patent/KR0137813B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

1. 청구범위에 기재된 고안이 속한 기술분야
고집적 반도체 소자 제조 공정
2. 발명이 해결하려고 하는 기술적 과제
ARC 공정을 이용한 금속 배선 패턴 형성시, 열팽창에 의해 알루미늄 그레인이 형성되고, 따라서 얇은 TiN막에 단차가 심한 부분이 형성되게 되며, 이 단차 부분에서 알루미늄 그레인의 경계면이 노출되는 현상에 의해 후속 포토레지스트 패턴 형성시 감광액((CH3)4NOH)등에 의해 알루미늄이 에칭되면서 후속의 세정 공정에서 산화되어 링 모양의 산화막을 형성하여 에칭시 링형의 잔류 부분이 발생하므로써 금속 배선간에 브릿지가 유발되어 제품의 신뢰성 및 수율의 저하를 초래한다는 문제점을 개선하고자 함.
3. 발명의 해결 방법의 요지
ARC 공정시 열팽창에 의해 형성된 알루미늄 그레인 사이에서 발생되는 단차 부분에 동일의 열에너지를 가하여 2차 ARC 공정을 수행하여 알루미늄층의 결합을 사전에 방지하고자 함.
4. 발명의 중요한 용도
고집적 반도체 소자, 특히 MOSFET 제조에 이용됨.

Description

모스 트랜지스터(MOSFET)의 금속 배선 형성 방법
제1A도 내지 제1D도는 종래의 MOSFET의 금속 배선 형성 방법에 따른 제조 공정도.
제2A도 내지 제1C도는 본 발명의 MOSFET의 금속 배선 형성 방법에 따른 제조 공정도.
*도면의 주요부분에 대한 부호의 설명*
11 : 반도체 기판12 : 확산 영역
13 : 1차 금속층14 : 알루미늄층
15 : 제1TiN막16 : 제2TiN막
17 : 포토레지스트
본 발명은 고집적 반도체 소자 제조 방법에 관한 것으로서, 특히 이중 반사 방지막(ARC : Anti-Reflective-Coating)을 이용하여 모스 트랜지스터(MOSFET) 금속 배선을 형성하는 방법에 관한 것이다.
고집적 반도체 소자 제조 공정시, 금속 배선에 놋치(notch)나 보이드(void)등의 결함이 형성되는 것을 방지하기 위해 ARC 공정이 사용되고 있는데, 종래의 금속 배선 형성 방법을 보면, 먼저 제1A도에 도시된 바와 같이, 반도체 기판(1)상에 배선하고자 하는 소정의 하부층(2)(예, 확산 영역)이 형성되어 있는 전체 구조 상부에 1차 금속(3)을 증착하고, 그 위에 2차 금속인 알루미늄(4)을 증착한다. 다음에는, 제1B도에 도시된 바와 같이, 반사 방지막으로 다시 TiN막(5)을 300Å 정도 도포하게 되는데, 이때 열팽창에 의해 알루미늄에 그레인(grain)이 형성되게 되고, 따라서 얇은 TiN막(5)에 단차가 심한 부분(5')이 형성되게 되며, 이 단차 부분(5')에서 알루미늄 그레인의 측면이 노출되는 현상이 발생하게 된다. 다음에, 제1C도에 도시된 바와 같이, 후속 공정인 금속 배선 패턴 형성을 위한 포토레지스트 패턴 형성시 감광액((CH3)4NOH)등에 의해 알루미늄이 에칭되면서 후속의 세정 공정에서 산화되어 링 모양의 산화막(Al2O3)(3')이 형성되게 된다. 다음에 제1D도에 도시된 바와 같이, 후속 RIE 에칭시 에치되지 않는 링형의 잔류 부분(3)이 발생하여 결국 금속 배선간에 브릿지가 유발되어 제품의 신뢰성 및 수율의 현저한 저하를 초래한다는 문제점이 있었다.
따라서, 이와 같은 종래의 문제점을 해결하기 위해 안출된 본 발명은, 알루미늄 증착후, ARC 공정시 열팽창에 의해 형성된 알루미늄 그레인 사이에서 발생되는 단차 부분에 동일의 열에너지를 가하여 2차 ARC 공정을 수행하여 알루미늄층의 결함을 사전에 방지하므로써 양호한 신뢰성을 가진 모스 트랜지스터 금속 배선을 형성하는 방법을 제공하는 것을 목적으로 한다.
따라서, 본 발명에 따른 모스 트랜지스터 금속 배선 형성 방법은, 반도체 기판상에 배선하고자 하는 하부층이 형성되어 있는 전체 구조 상부에 1차 금속층을 증착하는 단계와, 전체 구조 상부에 알루미늄층 증착하여 2차 금속층을 형성하는 단계와, 전체 구조 상부에 제1반사 방지막(ARC)을 도포한 다음 다시 제2반사 방지막을 도포하는 단계와, 금속 배선 패턴 형성을 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 알루미늄층과 상기 1차 금속층을 차례로 식각하는 단계 및, 상기 잔류 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부도면에 의거 본 발명의 바람직한 실시예를 설명하면 다음과 같다. 먼저 제2A도에 도시된 바와 같이, 반도체 기판(11)상에 확산 영역(12)이 형성되어 있는 전체 구조 상부에 1차 금속층(13)으로 약 300Å 정도의 티타늄과 약 700Å 정도의 티타늄 질화막을 증착하고 약 410℃에서 30분간 어닐링을 실시하여 확산 영역과의 접촉을 형성해 준다. 다음에 2차 금속인 알루미늄층(14)을 약 9000Å정도의 두께로 증착한다. 다음에는, 제2B도에 도시된 바와 같이, 반사 방지막(ARC)으로 제1TiN막(15)을 약 300Å정도 도포한 다음, 다시 제2TiN막(16)을 약 200Å 내지 300Å 정도 도포한다. 이때, 1차 ARC 공정에 의해 알루미늄 그레인 형성이 완료된 후, 2차 ARC 공정에 의해 열이 가해지게 되면 알루미늄 그레인의 변화가 작기 때문에, 1차 ARC 공정에 의해 형성된 알루미늄 그레인의 경계 지역이 2차 ARC 공정시 보호되게 된다. 다음에, 제2C도에 도시된 바와 같이, 후속 공정인 금속 배선 패턴 형성을 위한 포토레지스트 패턴(17)을 형성하고, 상기 포토레지스트 패턴(17)을 식각 배리어로 이용하여 상기 알루미늄층(14)과 상기 1차 금속층(13)의 식각 공정을 수행하면 알루미늄이 잔류되지 않고 원하는 금속 배선을 형성할 수 있다.
반도체 소자 제조 공정시 전술한 바와 같은 본 발명을 이용하므로써, 간단한 공정으로 제품의 신뢰성을 향상시키고 제품의 수율을 증대시킬 수 있는 효과가 있다.

Claims (5)

  1. 모스 트랜지스터(MOSFET)의 금속 배선 형성 방법에 있어서, 반도체 기판상에 배선하고자 하는 하부층이 형성되어 있는 전체 구조 상부에 1차 금속층을 증착하는 단계와, 전체 구조 상부에 알루미늄층 증착하여 2차 금속층을 형성하는 단계와, 전체 구조 상부에 제1반사 방지막(ARC)을 도포한 다음 다시 제2반사 방지막을 도포하는 단계와, 금속 배선 패턴 형성을 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 알루미늄층과 상기 1차 금속층을 차례로 식각하는 단계 및, 상기 잔류 포토레지스트를 제거하는 단계를 포함해서 이루어진 모스 트랜지스터의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 1차 금속층은 티타늄과 티타늄 질화막으로 이루어진 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 1차 금속층 증착 단계 후에, 소정의 온도에서 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 제1반사 방지막과 상기 제2반사 방지막은 각각 티타늄 질화막으로 이루어진 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
  5. 제4항에 있어서, 상기 제1반사 방지막 두께는 약 300Å이고, 상기 제2반사 방지막 두께는 약 200Å 내지 300Å인 것을 특징으로 하는 모스 트랜지스터의 금속 배선 형성 방법.
KR1019940036211A 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법 KR0137813B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940036211A KR0137813B1 (ko) 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940036211A KR0137813B1 (ko) 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR960026755A KR960026755A (ko) 1996-07-22
KR0137813B1 true KR0137813B1 (ko) 1998-04-28

Family

ID=19403076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940036211A KR0137813B1 (ko) 1994-12-23 1994-12-23 모스 트랜지스터(mosfet)의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR0137813B1 (ko)

Also Published As

Publication number Publication date
KR960026755A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
JPH01252763A (ja) 金属珪化物形成方法
JP2000040671A (ja) チタニウムアルミニウムナイトライド反射防止膜を利用した半導体素子の金属配線の形成方法
JP2720023B2 (ja) 半導体装置の製造方法
KR0137813B1 (ko) 모스 트랜지스터(mosfet)의 금속 배선 형성 방법
KR100204009B1 (ko) 반도체소자 제조방법
KR0144232B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR100191710B1 (ko) 반도체 소자의 금속 배선 방법
KR100265839B1 (ko) 반도체 소자의 금속배선 형 성방법
KR100318308B1 (ko) 반도체소자의금속배선제조방법
KR100250730B1 (ko) 반도체 소자의 베리어 금속층 형성방법
KR100205095B1 (ko) 반도체 소자의 비트라인 형성방법
JPH0799178A (ja) 半導体装置の製造方法
KR100309133B1 (ko) 반도체 소자의 금속배선 형성방법
KR100443363B1 (ko) 반도체 소자의 금속배선 형성방법
JP3121777B2 (ja) 半導体装置の製造方法
KR100336776B1 (ko) 반도체 소자의 패드 형성방법
KR100355861B1 (ko) 반도체 소자의 제조 방법
JP2991388B2 (ja) 半導体装置の製造方法
KR930002662B1 (ko) 반도체 제조에서 미세 금속 배선의 형성 방법
KR100255559B1 (ko) 반도체 소자의 금속배선 제조방법
KR100248340B1 (ko) 반도체제조방법
KR100403354B1 (ko) 반도체소자의콘택홀형성방법
KR0150185B1 (ko) 반도체 소자의 금속층 형성방법
KR100265835B1 (ko) 반도체소자의금속배선형성방법
KR0144140B1 (ko) 금속배선방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090121

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee