JPH04252492A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH04252492A JPH04252492A JP3025507A JP2550791A JPH04252492A JP H04252492 A JPH04252492 A JP H04252492A JP 3025507 A JP3025507 A JP 3025507A JP 2550791 A JP2550791 A JP 2550791A JP H04252492 A JPH04252492 A JP H04252492A
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- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は定電圧発生回路に関し、
特にMOSメモリ回路の内部降圧回路等に用いられる定
電圧発生回路に関する。
特にMOSメモリ回路の内部降圧回路等に用いられる定
電圧発生回路に関する。
【0002】
【従来の技術】まず、従来の定電圧発生回路を用いた内
部降圧回路の動作について説明する。従来の定電圧発生
回路を図3に、その内部節点の電源電圧依存波形図を図
4に示す。図3、図4において、Qp1〜Qp5はpチ
ャネルMOSトランジスタ(以下、pMOSと記す)、
Qn1はnチャネルMOSトランジスタ(以下、nMO
Sと記す)、N1、N2は内部節点、VREF は定電
圧出力節点である。ここで、pMOSQp2、Qp3は
、各々pチャネルMOSトランジスタQp1、nMOS
Qn1に比べ、十分に電流能力が高いものとして形成さ
れている。また、以下の説明で、電源電位をVCC、p
MOSのしきい値電圧の絶対値をVTPと記す。
部降圧回路の動作について説明する。従来の定電圧発生
回路を図3に、その内部節点の電源電圧依存波形図を図
4に示す。図3、図4において、Qp1〜Qp5はpチ
ャネルMOSトランジスタ(以下、pMOSと記す)、
Qn1はnチャネルMOSトランジスタ(以下、nMO
Sと記す)、N1、N2は内部節点、VREF は定電
圧出力節点である。ここで、pMOSQp2、Qp3は
、各々pチャネルMOSトランジスタQp1、nMOS
Qn1に比べ、十分に電流能力が高いものとして形成さ
れている。また、以下の説明で、電源電位をVCC、p
MOSのしきい値電圧の絶対値をVTPと記す。
【0003】次に、図3において、節点N1、N2の電
位が、いかに定まるかについて説明する。nMOSQn
1は、ゲート電位がVCCであるため、常に導通状態に
ある。したがって、節点N2の電位は、接地電位に向か
って降下する。すると、pMOSQp2のゲート電位が
低下するため、pMOSQp2も導通状態になり、節点
N1の電位も接地電位に向かって降下する。これにより
、節点N1をゲート端子とするpMOSQp1、Qp3
も導通状態となる。
位が、いかに定まるかについて説明する。nMOSQn
1は、ゲート電位がVCCであるため、常に導通状態に
ある。したがって、節点N2の電位は、接地電位に向か
って降下する。すると、pMOSQp2のゲート電位が
低下するため、pMOSQp2も導通状態になり、節点
N1の電位も接地電位に向かって降下する。これにより
、節点N1をゲート端子とするpMOSQp1、Qp3
も導通状態となる。
【0004】これらpMOSQp1〜Qp3、nMOS
Qn1が全て導通状態となった場合には、上記各トラン
ジスタの電流能力の関係から、節点N1の電位は接地電
位寄りとなり、節点N2の電位はVCC寄りとなる。そ
のため、pMOSQp2は非導通状態になり、節点N1
の電位は再びVCC−VTPまで上昇して安定する。一
方、節点N2の電位は、節点N1の電位がVCC−VT
Pであるため、pMOSQp3は非導通状態にあるから
、接地電位に向かって降下する。この電位がVCC−2
×VTP以下まで降下すると、再びpMOSQp2が導
通状態になる。 すると、節点N1の電位は再び低下し、pMOSQp3
が導通状態になり、節点N2の電位は上昇する。したが
って、節点N2の電位は最終的に、pMOSQp2がぎ
りぎりで導通状態になるVCC−2×VTPで安定する
。
Qn1が全て導通状態となった場合には、上記各トラン
ジスタの電流能力の関係から、節点N1の電位は接地電
位寄りとなり、節点N2の電位はVCC寄りとなる。そ
のため、pMOSQp2は非導通状態になり、節点N1
の電位は再びVCC−VTPまで上昇して安定する。一
方、節点N2の電位は、節点N1の電位がVCC−VT
Pであるため、pMOSQp3は非導通状態にあるから
、接地電位に向かって降下する。この電位がVCC−2
×VTP以下まで降下すると、再びpMOSQp2が導
通状態になる。 すると、節点N1の電位は再び低下し、pMOSQp3
が導通状態になり、節点N2の電位は上昇する。したが
って、節点N2の電位は最終的に、pMOSQp2がぎ
りぎりで導通状態になるVCC−2×VTPで安定する
。
【0005】この節点N2の電位(VCC−2×VTP
)はpMOSQp4のゲート端子に与えられる。この時
、pMOSQp4のゲート−ソース間電圧は、VCCに
依らず2×VTPであるから、pMOSQp4は定電流
素子として動作する。また、pMOSQp5は、常に導
通状態にあってほぼ抵抗素子として動作する。したがっ
て、定電圧出力節点VREF の電圧(以下、これをも
VREF であらわす)は、VCCに依らずほぼ一定に
なり、本回路は図4に示されるように定電圧発生回路と
して動作する。
)はpMOSQp4のゲート端子に与えられる。この時
、pMOSQp4のゲート−ソース間電圧は、VCCに
依らず2×VTPであるから、pMOSQp4は定電流
素子として動作する。また、pMOSQp5は、常に導
通状態にあってほぼ抵抗素子として動作する。したがっ
て、定電圧出力節点VREF の電圧(以下、これをも
VREF であらわす)は、VCCに依らずほぼ一定に
なり、本回路は図4に示されるように定電圧発生回路と
して動作する。
【0006】近年、メモリ回路に使用されるトランジス
タは、高集積化に伴い、微細化が進み設計ルールはハー
フミクロンに達しようとしている。これにより、ホット
キャリアによるトランジスタの信頼性低下が問題になり
、電源電圧を下げる必要が生じている。一方で、他の製
品との関係から、電源電圧を現状値のままで使用したい
というユーザの要求があるため、メモリ回路に内部降圧
回路を採用することが提案され実用化されようとしてい
る。この内部降圧回路には、前記した定電圧発生回路を
用いて構成される。
タは、高集積化に伴い、微細化が進み設計ルールはハー
フミクロンに達しようとしている。これにより、ホット
キャリアによるトランジスタの信頼性低下が問題になり
、電源電圧を下げる必要が生じている。一方で、他の製
品との関係から、電源電圧を現状値のままで使用したい
というユーザの要求があるため、メモリ回路に内部降圧
回路を採用することが提案され実用化されようとしてい
る。この内部降圧回路には、前記した定電圧発生回路を
用いて構成される。
【0007】図5にこの種用途に用いられる内部降圧回
路の例を示す。図中、1は図3により説明した定電圧発
生回路、Qp6〜Qp8はpMOS、Qn2〜Qn4は
nMOS、N3は内部節点、VINT は内部降圧節点
である。
路の例を示す。図中、1は図3により説明した定電圧発
生回路、Qp6〜Qp8はpMOS、Qn2〜Qn4は
nMOS、N3は内部節点、VINT は内部降圧節点
である。
【0008】pMOSQp6、Qp7およびnMOSQ
n2〜Qn4は、カレントミラー型増幅器を構成し、定
電圧発生回路から出力される定電圧VREF を基準電
圧として、内部降圧節点VINT に同一電位を発生さ
せる回路である。この構成により、仮に内部降圧節点V
INT の電位が定電圧VREF から低下した場合、
増幅器の動作により節点N3の電位が低下し、pMOS
Qp8の電流供給能力が上昇する。よって、内部降圧節
点VINT の電位は再び上昇し、定電圧に戻る。逆に
、内部降圧節点VINT の電位が定電圧から上昇した
場合、増幅器の動作により節点N3の電位が上昇し、p
MOSQp8の電流供給能力が低下する。よって、内部
降圧節点VINT の電位は再び低下して定電圧に戻る
。したがって、内部降圧節点VINT には、応答特性
が良くかつ十分な電流供給能力を持つ定電圧が得られる
。
n2〜Qn4は、カレントミラー型増幅器を構成し、定
電圧発生回路から出力される定電圧VREF を基準電
圧として、内部降圧節点VINT に同一電位を発生さ
せる回路である。この構成により、仮に内部降圧節点V
INT の電位が定電圧VREF から低下した場合、
増幅器の動作により節点N3の電位が低下し、pMOS
Qp8の電流供給能力が上昇する。よって、内部降圧節
点VINT の電位は再び上昇し、定電圧に戻る。逆に
、内部降圧節点VINT の電位が定電圧から上昇した
場合、増幅器の動作により節点N3の電位が上昇し、p
MOSQp8の電流供給能力が低下する。よって、内部
降圧節点VINT の電位は再び低下して定電圧に戻る
。したがって、内部降圧節点VINT には、応答特性
が良くかつ十分な電流供給能力を持つ定電圧が得られる
。
【0009】
【発明が解決しようとする課題】上述した従来の定電圧
発生回路を内部降圧回路に用いた場合、以下に述べる欠
点がある。一般に、MOSメモリ回路には、動作時に短
時間に大電流が流れるため、動作時に数nsの時間単位
で電源電圧が変動する。一方で、定電圧発生回路の節点
N1、N2の電位は、前記のように、各々VCC−VT
P、VCC−2×VTPにあり、pMOSQp1〜Qp
3は、ぎりぎりに非導通状態に近い導通状態にある。即
ち、節点N1は高インピーダンス状態にある。よって、
電源電圧が変動した場合、この節点N1の電位は、その
節点に付加されているゲート、拡散層および配線容量の
、対電源容量と対接地容量との比で定まる値に過渡的に
変動する。
発生回路を内部降圧回路に用いた場合、以下に述べる欠
点がある。一般に、MOSメモリ回路には、動作時に短
時間に大電流が流れるため、動作時に数nsの時間単位
で電源電圧が変動する。一方で、定電圧発生回路の節点
N1、N2の電位は、前記のように、各々VCC−VT
P、VCC−2×VTPにあり、pMOSQp1〜Qp
3は、ぎりぎりに非導通状態に近い導通状態にある。即
ち、節点N1は高インピーダンス状態にある。よって、
電源電圧が変動した場合、この節点N1の電位は、その
節点に付加されているゲート、拡散層および配線容量の
、対電源容量と対接地容量との比で定まる値に過渡的に
変動する。
【0010】ここで、前記したように節点N1に接続さ
れるpMOS3は十分電流能力が高く設計されているた
め、節点N1の対電源容量は対接地容量に比らべ大きな
値になっている。よって、電源電圧が変動した場合、節
点N1の電位は過渡的に電源電圧に向かって急激に変動
する。そのため、定電圧出力節点VREF の電位も電
源電圧に向かって急激に変動してしまうという問題があ
った。
れるpMOS3は十分電流能力が高く設計されているた
め、節点N1の対電源容量は対接地容量に比らべ大きな
値になっている。よって、電源電圧が変動した場合、節
点N1の電位は過渡的に電源電圧に向かって急激に変動
する。そのため、定電圧出力節点VREF の電位も電
源電圧に向かって急激に変動してしまうという問題があ
った。
【0011】
【課題を解決するための手段】本発明の定電圧発生回路
は、ソースを電源線にゲートおよびドレインを第1の節
点に接続した第1のpチャネルMOSトランジスタと、
ソースを前記第1の節点にゲートを第2の節点にドレイ
ンを接地線に接続した第2のpチャネルMOSトランジ
スタと、ソースを電源線にゲートを前記第1の節点にド
レインを前記第2の節点に接続した第3のpチャネルM
OSトランジスタと、前記第2の節点と接地線間に接続
された電流源素子と、ソースを電源線にゲートを前記第
2の節点にドレインを出力節点に接続した第4のpチャ
ネルMOSトランジスタと、前記出力節点と接地線間に
接続されたインピーダンス素子と、前記第1の節点と接
地線間に接続された第1の容量素子と、を具備するもの
である。
は、ソースを電源線にゲートおよびドレインを第1の節
点に接続した第1のpチャネルMOSトランジスタと、
ソースを前記第1の節点にゲートを第2の節点にドレイ
ンを接地線に接続した第2のpチャネルMOSトランジ
スタと、ソースを電源線にゲートを前記第1の節点にド
レインを前記第2の節点に接続した第3のpチャネルM
OSトランジスタと、前記第2の節点と接地線間に接続
された電流源素子と、ソースを電源線にゲートを前記第
2の節点にドレインを出力節点に接続した第4のpチャ
ネルMOSトランジスタと、前記出力節点と接地線間に
接続されたインピーダンス素子と、前記第1の節点と接
地線間に接続された第1の容量素子と、を具備するもの
である。
【0012】そして上記容量素子によって(第1の節点
−電源線間の全容量):(第1の節点−接地線間の全容
量)がほぼ(電源電圧−pチャネルMOSトランジスタ
のしきい値の絶対値):(pチャネルMOSトランジス
タのしきい値の絶対値)となるようにすることができる
。
−電源線間の全容量):(第1の節点−接地線間の全容
量)がほぼ(電源電圧−pチャネルMOSトランジスタ
のしきい値の絶対値):(pチャネルMOSトランジス
タのしきい値の絶対値)となるようにすることができる
。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明の一実施例示す回路図であ
る。同図において図3と同等の部分には同一の符号が付
されている。本実施例は、図3の従来例に対し、節点N
1にゲートが接続され、ソース、ドレインが接地された
nMOSQnCが付加された構成となっており、これ以
外の点では従来例と同様である。
て説明する。図1は、本発明の一実施例示す回路図であ
る。同図において図3と同等の部分には同一の符号が付
されている。本実施例は、図3の従来例に対し、節点N
1にゲートが接続され、ソース、ドレインが接地された
nMOSQnCが付加された構成となっており、これ以
外の点では従来例と同様である。
【0014】本実施例は、従来例に対して容量素子とし
てnMOSQnCを節点N1と接地間に接続したもので
あるので、定常時の動作は従来例のそれと変わるところ
はない。
てnMOSQnCを節点N1と接地間に接続したもので
あるので、定常時の動作は従来例のそれと変わるところ
はない。
【0015】本実施例では、nMOSQnCのゲート幅
は十分大きく設定されており、節点N1には大きな対接
地容量が付加されている。電源電位が急速に変化したと
きの節点N1の電位変化は節点N1の対電源容量と対接
地容量の比で定まるところ、本実施例では対接地容量が
増加しているので、節点N1の、電源電位変動による電
位変化は緩和される。
は十分大きく設定されており、節点N1には大きな対接
地容量が付加されている。電源電位が急速に変化したと
きの節点N1の電位変化は節点N1の対電源容量と対接
地容量の比で定まるところ、本実施例では対接地容量が
増加しているので、節点N1の、電源電位変動による電
位変化は緩和される。
【0016】ここで、nMOSQnCのゲートサイズを
調整して、節点N1の対電源容量と対接地容量の比を(
VCC−VTP):VTPとなるようにすれば、より速
やかに定電圧を発生させることができるようになる。
調整して、節点N1の対電源容量と対接地容量の比を(
VCC−VTP):VTPとなるようにすれば、より速
やかに定電圧を発生させることができるようになる。
【0017】図2は本発明の他の実施例を示す回路図で
ある。本実施例は図1の実施例に対し、節点N1にゲー
トが、電源にソース、ドレインが接続されたpMOSQ
pCが追加された構成となっており、他の点では先の実
施例と変わるところはない。
ある。本実施例は図1の実施例に対し、節点N1にゲー
トが、電源にソース、ドレインが接続されたpMOSQ
pCが追加された構成となっており、他の点では先の実
施例と変わるところはない。
【0018】本実施例では、節点N1と接地および電源
との双方に容量用トランジスタを接続したので、この節
点の対電源容量と対接地容量の比を一定に保持しつつこ
れらの容量値を自由に設定することができる。
との双方に容量用トランジスタを接続したので、この節
点の対電源容量と対接地容量の比を一定に保持しつつこ
れらの容量値を自由に設定することができる。
【0019】なお、以上の実施例では追加する容量をM
OSトランジスタを用いて得ていたが、本発明はこれに
限定されるものではなく、例えば接合容量等の他の形式
の容量を用いることができる。また、電流源を構成する
nMOSQn1はpMOSに置き換えることが可能であ
り、また、インピーダンス素子を構成するpMOSQp
5はnMOSに置き換えが可能である。
OSトランジスタを用いて得ていたが、本発明はこれに
限定されるものではなく、例えば接合容量等の他の形式
の容量を用いることができる。また、電流源を構成する
nMOSQn1はpMOSに置き換えることが可能であ
り、また、インピーダンス素子を構成するpMOSQp
5はnMOSに置き換えが可能である。
【0020】
【発明の効果】以上説明したように、本発明は、対電源
容量の大きい節点に対接地容量を付加したものであるの
で、本発明によれば、電源電圧の変動に対する上記節点
の過渡的電圧変動を抑えることができる。したがって、
本発明による定電圧発生回路をMOSメモリ回路等の降
圧回路に用いた場合には、メモリ動作により電源電圧が
急速に変動してもこの電圧変動に追随することのない安
定した定電圧を供給することができる。
容量の大きい節点に対接地容量を付加したものであるの
で、本発明によれば、電源電圧の変動に対する上記節点
の過渡的電圧変動を抑えることができる。したがって、
本発明による定電圧発生回路をMOSメモリ回路等の降
圧回路に用いた場合には、メモリ動作により電源電圧が
急速に変動してもこの電圧変動に追随することのない安
定した定電圧を供給することができる。
【図1】本発明の一実施例を示す回路図。
【図2】本発明の他の実施例を示す回路図。
【図3】従来例の回路図。
【図4】図3の回路の動作特性図。
【図5】図3の回路の使用例を示す回路図。
Qp1〜Qp8、QpC pチャネルMOSトランジ
スタ(pMOS) Qn1〜Qn4、QnC nチャネルMOSトランジ
スタ(nMOS) N1〜N3 内部節点 VREF 定電圧出力節点(またはその電圧)VI
NT 内部降圧節点
スタ(pMOS) Qn1〜Qn4、QnC nチャネルMOSトランジ
スタ(nMOS) N1〜N3 内部節点 VREF 定電圧出力節点(またはその電圧)VI
NT 内部降圧節点
Claims (3)
- 【請求項1】 ソースを電源線にゲートおよびドレイ
ンを第1の節点に接続した第1のpチャネルMOSトラ
ンジスタと、ソースを前記第1の節点にゲートを第2の
節点にドレインを接地線に接続した第2のpチャネルM
OSトランジスタと、ソースを電源線にゲートを前記第
1の節点にドレインを前記第2の節点に接続した第3の
pチャネルMOSトランジスタと、前記第2の節点と接
地線間に接続された電流源素子と、ソースを電源線にゲ
ートを前記第2の節点にドレインを出力節点に接続した
第4のpチャネルMOSトランジスタと、前記出力節点
と接地線間に接続されたインピーダンス素子と、前記第
1の節点と接地線間に接続された第1の容量素子と、を
具備する定電圧発生回路。 - 【請求項2】 ソースを電源線にゲートおよびドレイ
ンを第1の節点に接続した第1のpチャネルMOSトラ
ンジスタと、ソースを前記第1の節点にゲートを第2の
節点にドレインを接地線に接続した第2のpチャネルM
OSトランジスタと、ソースを電源線にゲートを前記第
1の節点にドレインを前記第2の節点に接続した第3の
pチャネルMOSトランジスタと、前記第2の節点と接
地線間に接続された電流源素子と、ソースを電源線にゲ
ートを前記第2の節点にドレインを出力節点に接続した
第4のpチャネルMOSトランジスタと、前記出力節点
と接地線間に接続されたインピーダンス素子と、前記第
1の節点と接地線間に接続された第1の容量素子と、前
記第1の節点と電源線間に接続された第2の容量素子と
、を具備する定電圧発生回路。 - 【請求項3】 (第1の節点−電源線間の全容量):
(第1の節点−接地線間の全容量)がほぼ(電源電圧−
pチャネルMOSトランジスタのしきい値の絶対値):
(pチャネルMOSトランジスタのしきい値の絶対値)
である請求項1または2記載の定電圧発生回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3025507A JP2614943B2 (ja) | 1991-01-25 | 1991-01-25 | 定電圧発生回路 |
US07/824,063 US5252909A (en) | 1991-01-25 | 1992-01-23 | Constant-voltage generating circuit |
DE69214303T DE69214303T2 (de) | 1991-01-25 | 1992-01-24 | Konstante Spannungsgeneratorschaltung |
EP92101187A EP0496424B1 (en) | 1991-01-25 | 1992-01-24 | Constant-voltage generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3025507A JP2614943B2 (ja) | 1991-01-25 | 1991-01-25 | 定電圧発生回路 |
Publications (2)
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