JPH04252492A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH04252492A JPH04252492A JP3025507A JP2550791A JPH04252492A JP H04252492 A JPH04252492 A JP H04252492A JP 3025507 A JP3025507 A JP 3025507A JP 2550791 A JP2550791 A JP 2550791A JP H04252492 A JPH04252492 A JP H04252492A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は定電圧発生回路に関し、
特にＭＯＳメモリ回路の内部降圧回路等に用いられる定
電圧発生回路に関する。
特にＭＯＳメモリ回路の内部降圧回路等に用いられる定
電圧発生回路に関する。
【０００２】
【従来の技術】まず、従来の定電圧発生回路を用いた内
部降圧回路の動作について説明する。従来の定電圧発生
回路を図３に、その内部節点の電源電圧依存波形図を図
４に示す。図３、図４において、Ｑｐ１〜Ｑｐ５はｐチ
ャネルＭＯＳトランジスタ（以下、ｐＭＯＳと記す）、
Ｑｎ１はｎチャネルＭＯＳトランジスタ（以下、ｎＭＯ
Ｓと記す）、Ｎ１、Ｎ２は内部節点、ＶＲＥＦ は定電
圧出力節点である。ここで、ｐＭＯＳＱｐ２、Ｑｐ３は
、各々ｐチャネルＭＯＳトランジスタＱｐ１、ｎＭＯＳ
Ｑｎ１に比べ、十分に電流能力が高いものとして形成さ
れている。また、以下の説明で、電源電位をＶＣＣ、ｐ
ＭＯＳのしきい値電圧の絶対値をＶＴＰと記す。
部降圧回路の動作について説明する。従来の定電圧発生
回路を図３に、その内部節点の電源電圧依存波形図を図
４に示す。図３、図４において、Ｑｐ１〜Ｑｐ５はｐチ
ャネルＭＯＳトランジスタ（以下、ｐＭＯＳと記す）、
Ｑｎ１はｎチャネルＭＯＳトランジスタ（以下、ｎＭＯ
Ｓと記す）、Ｎ１、Ｎ２は内部節点、ＶＲＥＦ は定電
圧出力節点である。ここで、ｐＭＯＳＱｐ２、Ｑｐ３は
、各々ｐチャネルＭＯＳトランジスタＱｐ１、ｎＭＯＳ
Ｑｎ１に比べ、十分に電流能力が高いものとして形成さ
れている。また、以下の説明で、電源電位をＶＣＣ、ｐ
ＭＯＳのしきい値電圧の絶対値をＶＴＰと記す。
【０００３】次に、図３において、節点Ｎ１、Ｎ２の電
位が、いかに定まるかについて説明する。ｎＭＯＳＱｎ
１は、ゲート電位がＶＣＣであるため、常に導通状態に
ある。したがって、節点Ｎ２の電位は、接地電位に向か
って降下する。すると、ｐＭＯＳＱｐ２のゲート電位が
低下するため、ｐＭＯＳＱｐ２も導通状態になり、節点
Ｎ１の電位も接地電位に向かって降下する。これにより
、節点Ｎ１をゲート端子とするｐＭＯＳＱｐ１、Ｑｐ３
も導通状態となる。
位が、いかに定まるかについて説明する。ｎＭＯＳＱｎ
１は、ゲート電位がＶＣＣであるため、常に導通状態に
ある。したがって、節点Ｎ２の電位は、接地電位に向か
って降下する。すると、ｐＭＯＳＱｐ２のゲート電位が
低下するため、ｐＭＯＳＱｐ２も導通状態になり、節点
Ｎ１の電位も接地電位に向かって降下する。これにより
、節点Ｎ１をゲート端子とするｐＭＯＳＱｐ１、Ｑｐ３
も導通状態となる。
【０００４】これらｐＭＯＳＱｐ１〜Ｑｐ３、ｎＭＯＳ
Ｑｎ１が全て導通状態となった場合には、上記各トラン
ジスタの電流能力の関係から、節点Ｎ１の電位は接地電
位寄りとなり、節点Ｎ２の電位はＶＣＣ寄りとなる。そ
のため、ｐＭＯＳＱｐ２は非導通状態になり、節点Ｎ１
の電位は再びＶＣＣ−ＶＴＰまで上昇して安定する。一
方、節点Ｎ２の電位は、節点Ｎ１の電位がＶＣＣ−ＶＴ
Ｐであるため、ｐＭＯＳＱｐ３は非導通状態にあるから
、接地電位に向かって降下する。この電位がＶＣＣ−２
×ＶＴＰ以下まで降下すると、再びｐＭＯＳＱｐ２が導
通状態になる。 すると、節点Ｎ１の電位は再び低下し、ｐＭＯＳＱｐ３
が導通状態になり、節点Ｎ２の電位は上昇する。したが
って、節点Ｎ２の電位は最終的に、ｐＭＯＳＱｐ２がぎ
りぎりで導通状態になるＶＣＣ−２×ＶＴＰで安定する
。
Ｑｎ１が全て導通状態となった場合には、上記各トラン
ジスタの電流能力の関係から、節点Ｎ１の電位は接地電
位寄りとなり、節点Ｎ２の電位はＶＣＣ寄りとなる。そ
のため、ｐＭＯＳＱｐ２は非導通状態になり、節点Ｎ１
の電位は再びＶＣＣ−ＶＴＰまで上昇して安定する。一
方、節点Ｎ２の電位は、節点Ｎ１の電位がＶＣＣ−ＶＴ
Ｐであるため、ｐＭＯＳＱｐ３は非導通状態にあるから
、接地電位に向かって降下する。この電位がＶＣＣ−２
×ＶＴＰ以下まで降下すると、再びｐＭＯＳＱｐ２が導
通状態になる。 すると、節点Ｎ１の電位は再び低下し、ｐＭＯＳＱｐ３
が導通状態になり、節点Ｎ２の電位は上昇する。したが
って、節点Ｎ２の電位は最終的に、ｐＭＯＳＱｐ２がぎ
りぎりで導通状態になるＶＣＣ−２×ＶＴＰで安定する
。
【０００５】この節点Ｎ２の電位（ＶＣＣ−２×ＶＴＰ
）はｐＭＯＳＱｐ４のゲート端子に与えられる。この時
、ｐＭＯＳＱｐ４のゲート−ソース間電圧は、ＶＣＣに
依らず２×ＶＴＰであるから、ｐＭＯＳＱｐ４は定電流
素子として動作する。また、ｐＭＯＳＱｐ５は、常に導
通状態にあってほぼ抵抗素子として動作する。したがっ
て、定電圧出力節点ＶＲＥＦ の電圧（以下、これをも
ＶＲＥＦ であらわす）は、ＶＣＣに依らずほぼ一定に
なり、本回路は図４に示されるように定電圧発生回路と
して動作する。
）はｐＭＯＳＱｐ４のゲート端子に与えられる。この時
、ｐＭＯＳＱｐ４のゲート−ソース間電圧は、ＶＣＣに
依らず２×ＶＴＰであるから、ｐＭＯＳＱｐ４は定電流
素子として動作する。また、ｐＭＯＳＱｐ５は、常に導
通状態にあってほぼ抵抗素子として動作する。したがっ
て、定電圧出力節点ＶＲＥＦ の電圧（以下、これをも
ＶＲＥＦ であらわす）は、ＶＣＣに依らずほぼ一定に
なり、本回路は図４に示されるように定電圧発生回路と
して動作する。
【０００６】近年、メモリ回路に使用されるトランジス
タは、高集積化に伴い、微細化が進み設計ルールはハー
フミクロンに達しようとしている。これにより、ホット
キャリアによるトランジスタの信頼性低下が問題になり
、電源電圧を下げる必要が生じている。一方で、他の製
品との関係から、電源電圧を現状値のままで使用したい
というユーザの要求があるため、メモリ回路に内部降圧
回路を採用することが提案され実用化されようとしてい
る。この内部降圧回路には、前記した定電圧発生回路を
用いて構成される。
タは、高集積化に伴い、微細化が進み設計ルールはハー
フミクロンに達しようとしている。これにより、ホット
キャリアによるトランジスタの信頼性低下が問題になり
、電源電圧を下げる必要が生じている。一方で、他の製
品との関係から、電源電圧を現状値のままで使用したい
というユーザの要求があるため、メモリ回路に内部降圧
回路を採用することが提案され実用化されようとしてい
る。この内部降圧回路には、前記した定電圧発生回路を
用いて構成される。
【０００７】図５にこの種用途に用いられる内部降圧回
路の例を示す。図中、１は図３により説明した定電圧発
生回路、Ｑｐ６〜Ｑｐ８はｐＭＯＳ、Ｑｎ２〜Ｑｎ４は
ｎＭＯＳ、Ｎ３は内部節点、ＶＩＮＴ は内部降圧節点
である。
路の例を示す。図中、１は図３により説明した定電圧発
生回路、Ｑｐ６〜Ｑｐ８はｐＭＯＳ、Ｑｎ２〜Ｑｎ４は
ｎＭＯＳ、Ｎ３は内部節点、ＶＩＮＴ は内部降圧節点
である。
【０００８】ｐＭＯＳＱｐ６、Ｑｐ７およびｎＭＯＳＱ
ｎ２〜Ｑｎ４は、カレントミラー型増幅器を構成し、定
電圧発生回路から出力される定電圧ＶＲＥＦ を基準電
圧として、内部降圧節点ＶＩＮＴ に同一電位を発生さ
せる回路である。この構成により、仮に内部降圧節点Ｖ
ＩＮＴ の電位が定電圧ＶＲＥＦ から低下した場合、
増幅器の動作により節点Ｎ３の電位が低下し、ｐＭＯＳ
Ｑｐ８の電流供給能力が上昇する。よって、内部降圧節
点ＶＩＮＴ の電位は再び上昇し、定電圧に戻る。逆に
、内部降圧節点ＶＩＮＴ の電位が定電圧から上昇した
場合、増幅器の動作により節点Ｎ３の電位が上昇し、ｐ
ＭＯＳＱｐ８の電流供給能力が低下する。よって、内部
降圧節点ＶＩＮＴ の電位は再び低下して定電圧に戻る
。したがって、内部降圧節点ＶＩＮＴ には、応答特性
が良くかつ十分な電流供給能力を持つ定電圧が得られる
。
ｎ２〜Ｑｎ４は、カレントミラー型増幅器を構成し、定
電圧発生回路から出力される定電圧ＶＲＥＦ を基準電
圧として、内部降圧節点ＶＩＮＴ に同一電位を発生さ
せる回路である。この構成により、仮に内部降圧節点Ｖ
ＩＮＴ の電位が定電圧ＶＲＥＦ から低下した場合、
増幅器の動作により節点Ｎ３の電位が低下し、ｐＭＯＳ
Ｑｐ８の電流供給能力が上昇する。よって、内部降圧節
点ＶＩＮＴ の電位は再び上昇し、定電圧に戻る。逆に
、内部降圧節点ＶＩＮＴ の電位が定電圧から上昇した
場合、増幅器の動作により節点Ｎ３の電位が上昇し、ｐ
ＭＯＳＱｐ８の電流供給能力が低下する。よって、内部
降圧節点ＶＩＮＴ の電位は再び低下して定電圧に戻る
。したがって、内部降圧節点ＶＩＮＴ には、応答特性
が良くかつ十分な電流供給能力を持つ定電圧が得られる
。
【０００９】
【発明が解決しようとする課題】上述した従来の定電圧
発生回路を内部降圧回路に用いた場合、以下に述べる欠
点がある。一般に、ＭＯＳメモリ回路には、動作時に短
時間に大電流が流れるため、動作時に数ｎｓの時間単位
で電源電圧が変動する。一方で、定電圧発生回路の節点
Ｎ１、Ｎ２の電位は、前記のように、各々ＶＣＣ−ＶＴ
Ｐ、ＶＣＣ−２×ＶＴＰにあり、ｐＭＯＳＱｐ１〜Ｑｐ
３は、ぎりぎりに非導通状態に近い導通状態にある。即
ち、節点Ｎ１は高インピーダンス状態にある。よって、
電源電圧が変動した場合、この節点Ｎ１の電位は、その
節点に付加されているゲート、拡散層および配線容量の
、対電源容量と対接地容量との比で定まる値に過渡的に
変動する。
発生回路を内部降圧回路に用いた場合、以下に述べる欠
点がある。一般に、ＭＯＳメモリ回路には、動作時に短
時間に大電流が流れるため、動作時に数ｎｓの時間単位
で電源電圧が変動する。一方で、定電圧発生回路の節点
Ｎ１、Ｎ２の電位は、前記のように、各々ＶＣＣ−ＶＴ
Ｐ、ＶＣＣ−２×ＶＴＰにあり、ｐＭＯＳＱｐ１〜Ｑｐ
３は、ぎりぎりに非導通状態に近い導通状態にある。即
ち、節点Ｎ１は高インピーダンス状態にある。よって、
電源電圧が変動した場合、この節点Ｎ１の電位は、その
節点に付加されているゲート、拡散層および配線容量の
、対電源容量と対接地容量との比で定まる値に過渡的に
変動する。
【００１０】ここで、前記したように節点Ｎ１に接続さ
れるｐＭＯＳ３は十分電流能力が高く設計されているた
め、節点Ｎ１の対電源容量は対接地容量に比らべ大きな
値になっている。よって、電源電圧が変動した場合、節
点Ｎ１の電位は過渡的に電源電圧に向かって急激に変動
する。そのため、定電圧出力節点ＶＲＥＦ の電位も電
源電圧に向かって急激に変動してしまうという問題があ
った。
れるｐＭＯＳ３は十分電流能力が高く設計されているた
め、節点Ｎ１の対電源容量は対接地容量に比らべ大きな
値になっている。よって、電源電圧が変動した場合、節
点Ｎ１の電位は過渡的に電源電圧に向かって急激に変動
する。そのため、定電圧出力節点ＶＲＥＦ の電位も電
源電圧に向かって急激に変動してしまうという問題があ
った。
【００１１】
【課題を解決するための手段】本発明の定電圧発生回路
は、ソースを電源線にゲートおよびドレインを第１の節
点に接続した第１のｐチャネルＭＯＳトランジスタと、
ソースを前記第１の節点にゲートを第２の節点にドレイ
ンを接地線に接続した第２のｐチャネルＭＯＳトランジ
スタと、ソースを電源線にゲートを前記第１の節点にド
レインを前記第２の節点に接続した第３のｐチャネルＭ
ＯＳトランジスタと、前記第２の節点と接地線間に接続
された電流源素子と、ソースを電源線にゲートを前記第
２の節点にドレインを出力節点に接続した第４のｐチャ
ネルＭＯＳトランジスタと、前記出力節点と接地線間に
接続されたインピーダンス素子と、前記第１の節点と接
地線間に接続された第１の容量素子と、を具備するもの
である。
は、ソースを電源線にゲートおよびドレインを第１の節
点に接続した第１のｐチャネルＭＯＳトランジスタと、
ソースを前記第１の節点にゲートを第２の節点にドレイ
ンを接地線に接続した第２のｐチャネルＭＯＳトランジ
スタと、ソースを電源線にゲートを前記第１の節点にド
レインを前記第２の節点に接続した第３のｐチャネルＭ
ＯＳトランジスタと、前記第２の節点と接地線間に接続
された電流源素子と、ソースを電源線にゲートを前記第
２の節点にドレインを出力節点に接続した第４のｐチャ
ネルＭＯＳトランジスタと、前記出力節点と接地線間に
接続されたインピーダンス素子と、前記第１の節点と接
地線間に接続された第１の容量素子と、を具備するもの
である。
【００１２】そして上記容量素子によって（第１の節点
−電源線間の全容量）：（第１の節点−接地線間の全容
量）がほぼ（電源電圧−ｐチャネルＭＯＳトランジスタ
のしきい値の絶対値）：（ｐチャネルＭＯＳトランジス
タのしきい値の絶対値）となるようにすることができる
。
−電源線間の全容量）：（第１の節点−接地線間の全容
量）がほぼ（電源電圧−ｐチャネルＭＯＳトランジスタ
のしきい値の絶対値）：（ｐチャネルＭＯＳトランジス
タのしきい値の絶対値）となるようにすることができる
。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例示す回路図であ
る。同図において図３と同等の部分には同一の符号が付
されている。本実施例は、図３の従来例に対し、節点Ｎ
１にゲートが接続され、ソース、ドレインが接地された
ｎＭＯＳＱｎＣが付加された構成となっており、これ以
外の点では従来例と同様である。
て説明する。図１は、本発明の一実施例示す回路図であ
る。同図において図３と同等の部分には同一の符号が付
されている。本実施例は、図３の従来例に対し、節点Ｎ
１にゲートが接続され、ソース、ドレインが接地された
ｎＭＯＳＱｎＣが付加された構成となっており、これ以
外の点では従来例と同様である。
【００１４】本実施例は、従来例に対して容量素子とし
てｎＭＯＳＱｎＣを節点Ｎ１と接地間に接続したもので
あるので、定常時の動作は従来例のそれと変わるところ
はない。
てｎＭＯＳＱｎＣを節点Ｎ１と接地間に接続したもので
あるので、定常時の動作は従来例のそれと変わるところ
はない。
【００１５】本実施例では、ｎＭＯＳＱｎＣのゲート幅
は十分大きく設定されており、節点Ｎ１には大きな対接
地容量が付加されている。電源電位が急速に変化したと
きの節点Ｎ１の電位変化は節点Ｎ１の対電源容量と対接
地容量の比で定まるところ、本実施例では対接地容量が
増加しているので、節点Ｎ１の、電源電位変動による電
位変化は緩和される。
は十分大きく設定されており、節点Ｎ１には大きな対接
地容量が付加されている。電源電位が急速に変化したと
きの節点Ｎ１の電位変化は節点Ｎ１の対電源容量と対接
地容量の比で定まるところ、本実施例では対接地容量が
増加しているので、節点Ｎ１の、電源電位変動による電
位変化は緩和される。
【００１６】ここで、ｎＭＯＳＱｎＣのゲートサイズを
調整して、節点Ｎ１の対電源容量と対接地容量の比を（
ＶＣＣ−ＶＴＰ）：ＶＴＰとなるようにすれば、より速
やかに定電圧を発生させることができるようになる。
調整して、節点Ｎ１の対電源容量と対接地容量の比を（
ＶＣＣ−ＶＴＰ）：ＶＴＰとなるようにすれば、より速
やかに定電圧を発生させることができるようになる。
【００１７】図２は本発明の他の実施例を示す回路図で
ある。本実施例は図１の実施例に対し、節点Ｎ１にゲー
トが、電源にソース、ドレインが接続されたｐＭＯＳＱ
ｐＣが追加された構成となっており、他の点では先の実
施例と変わるところはない。
ある。本実施例は図１の実施例に対し、節点Ｎ１にゲー
トが、電源にソース、ドレインが接続されたｐＭＯＳＱ
ｐＣが追加された構成となっており、他の点では先の実
施例と変わるところはない。
【００１８】本実施例では、節点Ｎ１と接地および電源
との双方に容量用トランジスタを接続したので、この節
点の対電源容量と対接地容量の比を一定に保持しつつこ
れらの容量値を自由に設定することができる。
との双方に容量用トランジスタを接続したので、この節
点の対電源容量と対接地容量の比を一定に保持しつつこ
れらの容量値を自由に設定することができる。
【００１９】なお、以上の実施例では追加する容量をＭ
ＯＳトランジスタを用いて得ていたが、本発明はこれに
限定されるものではなく、例えば接合容量等の他の形式
の容量を用いることができる。また、電流源を構成する
ｎＭＯＳＱｎ１はｐＭＯＳに置き換えることが可能であ
り、また、インピーダンス素子を構成するｐＭＯＳＱｐ
５はｎＭＯＳに置き換えが可能である。
ＯＳトランジスタを用いて得ていたが、本発明はこれに
限定されるものではなく、例えば接合容量等の他の形式
の容量を用いることができる。また、電流源を構成する
ｎＭＯＳＱｎ１はｐＭＯＳに置き換えることが可能であ
り、また、インピーダンス素子を構成するｐＭＯＳＱｐ
５はｎＭＯＳに置き換えが可能である。
【００２０】
【発明の効果】以上説明したように、本発明は、対電源
容量の大きい節点に対接地容量を付加したものであるの
で、本発明によれば、電源電圧の変動に対する上記節点
の過渡的電圧変動を抑えることができる。したがって、
本発明による定電圧発生回路をＭＯＳメモリ回路等の降
圧回路に用いた場合には、メモリ動作により電源電圧が
急速に変動してもこの電圧変動に追随することのない安
定した定電圧を供給することができる。
容量の大きい節点に対接地容量を付加したものであるの
で、本発明によれば、電源電圧の変動に対する上記節点
の過渡的電圧変動を抑えることができる。したがって、
本発明による定電圧発生回路をＭＯＳメモリ回路等の降
圧回路に用いた場合には、メモリ動作により電源電圧が
急速に変動してもこの電圧変動に追随することのない安
定した定電圧を供給することができる。
【図１】本発明の一実施例を示す回路図。
【図２】本発明の他の実施例を示す回路図。
【図３】従来例の回路図。
【図４】図３の回路の動作特性図。
【図５】図３の回路の使用例を示す回路図。
Ｑｐ１〜Ｑｐ８、ＱｐＣ ｐチャネルＭＯＳトランジ
スタ（ｐＭＯＳ） Ｑｎ１〜Ｑｎ４、ＱｎＣ ｎチャネルＭＯＳトランジ
スタ（ｎＭＯＳ） Ｎ１〜Ｎ３ 内部節点 ＶＲＥＦ 定電圧出力節点（またはその電圧）ＶＩ
ＮＴ 内部降圧節点
スタ（ｐＭＯＳ） Ｑｎ１〜Ｑｎ４、ＱｎＣ ｎチャネルＭＯＳトランジ
スタ（ｎＭＯＳ） Ｎ１〜Ｎ３ 内部節点 ＶＲＥＦ 定電圧出力節点（またはその電圧）ＶＩ
ＮＴ 内部降圧節点
Claims (3)
- 【請求項１】 ソースを電源線にゲートおよびドレイ
ンを第１の節点に接続した第１のｐチャネルＭＯＳトラ
ンジスタと、ソースを前記第１の節点にゲートを第２の
節点にドレインを接地線に接続した第２のｐチャネルＭ
ＯＳトランジスタと、ソースを電源線にゲートを前記第
１の節点にドレインを前記第２の節点に接続した第３の
ｐチャネルＭＯＳトランジスタと、前記第２の節点と接
地線間に接続された電流源素子と、ソースを電源線にゲ
ートを前記第２の節点にドレインを出力節点に接続した
第４のｐチャネルＭＯＳトランジスタと、前記出力節点
と接地線間に接続されたインピーダンス素子と、前記第
１の節点と接地線間に接続された第１の容量素子と、を
具備する定電圧発生回路。 - 【請求項２】 ソースを電源線にゲートおよびドレイ
ンを第１の節点に接続した第１のｐチャネルＭＯＳトラ
ンジスタと、ソースを前記第１の節点にゲートを第２の
節点にドレインを接地線に接続した第２のｐチャネルＭ
ＯＳトランジスタと、ソースを電源線にゲートを前記第
１の節点にドレインを前記第２の節点に接続した第３の
ｐチャネルＭＯＳトランジスタと、前記第２の節点と接
地線間に接続された電流源素子と、ソースを電源線にゲ
ートを前記第２の節点にドレインを出力節点に接続した
第４のｐチャネルＭＯＳトランジスタと、前記出力節点
と接地線間に接続されたインピーダンス素子と、前記第
１の節点と接地線間に接続された第１の容量素子と、前
記第１の節点と電源線間に接続された第２の容量素子と
、を具備する定電圧発生回路。 - 【請求項３】 （第１の節点−電源線間の全容量）：
（第１の節点−接地線間の全容量）がほぼ（電源電圧−
ｐチャネルＭＯＳトランジスタのしきい値の絶対値）：
（ｐチャネルＭＯＳトランジスタのしきい値の絶対値）
である請求項１または２記載の定電圧発生回路。
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