JPH06259967A - 半導体メモリ装置のアドレス転移検出回路 - Google Patents

半導体メモリ装置のアドレス転移検出回路

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JPH06259967A
JPH06259967A JP5272320A JP27232093A JPH06259967A JP H06259967 A JPH06259967 A JP H06259967A JP 5272320 A JP5272320 A JP 5272320A JP 27232093 A JP27232093 A JP 27232093A JP H06259967 A JPH06259967 A JP H06259967A
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power supply
signal
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supply voltage
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JP5272320A
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Gyu S Kim
奎▲すく▼ 金
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SK Hynix Inc
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Hyundai Electronics Industries Co Ltd
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    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 本発明は、ビットラインのフリーチャージ及
び電圧等化及び感知増幅器の動作を制御するためのＡＴ
Ｄパルス信号のパルス幅を、電源電圧の変動と独立的に
一定に維持させ半導体メモリ装置のアクセス速度を向上
させることができる半導体メモリ装置のＡＴＤ回路に関
するものである。 【構成】 本発明はアドレス信号を遅延させるための可
変遅延ラインと、アドレス信号及び可変遅延ラインによ
り遅延されたアドレス信号の論理を比較し、アドレス信
号の立上り縁部及び立下り縁部から一定幅を有するＡＴ
Ｄパルス信号を発生する論理比較素子と、電源電圧の電
圧レベルを検出し検出された電圧レベルにより可変遅延
ラインの長さを調節する電源電圧検出器を備えてなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置のアド
レス転移検出(Address TransitionDetecting:以下"ATD"
という) 回路に関し、特に電源電圧の変動に無関係な
一定幅のアドレス転移検出パルスが発生するアドレス転
移検出(ATD) 回路に関するものである。
【０００２】
【従来の技術】半導体基板に集積されたSRAM(Static Ra
ndom Access Memory) 、DRAM(DynamicRandom Access Me
mory)及び非揮発性メモリのような半導体メモリ装置
は、ATDパルス信号を使用してビットラインのフリーチ
ャージング及び電圧等化、感知増幅器の論理回路の駆動
及び各論理回路の駆動を制御する。前記ATD パルス信号
はアドレス信号の立上り縁部(Rising Edge) 及び立下り
縁部(Falling Edge)で所定幅のハイ(HIGH)又はロー(LO
W) 論理を有し、前記ATD パルス信号のパルス幅はメモ
リ装置が誤動作なく速やかなアクセス速度を有するよう
に適切に設定されるべきである。しかし、前記ATD パル
ス信号を発生する従来のATD 回路は電源電圧が変動する
ことにより前記ATD パルス信号のパルス幅を増減させ
る。又、前記従来のATD 回路は、電源電圧が正常動作電
圧を超過することにより減少される前記ATD パルス信号
のパルス幅により正常動作電圧レベルの電源電圧で必要
以上の大きいパルス幅を有する前記ATD パルス信号を発
生してメモリ装置のアクセス期間を長くする。これは、
従来のATD 回路が電源電圧の大きさにより変動される遅
延時間を有するMOS トランジスタ等で形成された論理素
子等で構成されているためである。参考に、従来の半導
体記憶装置のATD 回路の問題を起こす従来の半導体メモ
リ装置のATD 回路を図１を参照して説明することとす
る。
【０００３】図１を参照すると、入力端子１０に供給さ
れる１ビットアドレス信号を遅延及び反転するための第
１遅延ライン１１及び前記入力端子１０からのアドレス
信号及び前記第１遅延ライン１１からの反転及び遅延さ
れたアドレス信号を入力するＮＯＲ回路２６を備えた従
来の半導体メモリ装置のＡＴＤ回路が示されている。前
記ＮＯＲ回路２６はアドレス信号及び前記反転及び遅延
されたアドレス信号を比較して、前記アドレス信号の立
下り縁部から前記第１遅延ライン１１の遅延期間だけの
パルス幅を有するハイ論理のパルスを発生する。そし
て、前記従来の半導体メモリ装置のＡＴＤ回路は、前記
入力端子からのアドレス信号を反転させるためインバー
タ（反転素子）と、前記インバータからの前記反転され
たアドレス信号を元の状態に反転させ、遅延させるため
の第２遅延ライン１３と、前記第２遅延ライン１３から
の前記遅延されたアドレス信号及び前記インバータ１８
からの前記反転されたアドレス信号の論理を比較するた
めのＮＯＲ回路２８を追加して備える。前記ＮＯＲ回路
２８は前記アドレス信号の立上り縁部から第２遅延ライ
ン（１３）の遅延期間の幅を有するハイ論理パルスを発
生し、前記発生したハイ論理のパルスを第３ＮＯＲ回路
３０に供給する。前記第３ＮＯＲ回路３０は、前記第２
ＮＯＲ回路２８からのパルス及び前記第１ＮＯＲ回路２
６からのパルスを混合及び反転させ、前記アドレス信号
の立下り縁部及び立上り縁部からの前記第１及び第２遅
延ライン１１，１３の遅延期間だけの幅を有するＡＴＤ
パルス信号を発生し、前記ＡＴＤパルス信号を出力端子
３２を介して送り出す。前記第１遅延ライン１１及び第
２遅延ライン１３は、前記半導体メモリ装置のビットラ
インのフリーチャージング期間及び電圧等化期間を充分
に補償するため各々３個のインバータ１２〜１６及び２
０〜２４で或る直列回路を備える。前記インバータ１２
〜１６及び２０〜２４は、電源電圧が正常動作電圧を超
過することにより小さい遅延時間を有するＭＯＳトラン
ジスタ（図示しない）で形成されている。そして、前記
第１及び第２遅延ライン１１，１３は正常動作電圧を超
過する電源電圧で前記半導体メモリ装置のビットライン
のフリーチャージ期間及び電圧等化期間を充分に補償す
るため、正常動作電圧でも必要以上の大きい遅延時間を
有する。前記電源電圧が正常動作電圧を維持する場合、
前記ＡＴＤパルス信号は前記第１及び第２遅延ライン１
１，１３の大きい遅延時間により必要以上の大きいパル
ス幅を有する。
【０００４】上述したように、遅延ラインの遅延時間に
より前記ＡＴＤパルス信号のパルス幅を決定する従来の
半導体メモリ装置のＡＴＤ回路は、電源電圧の増加量に
より減少する遅延時間を有するＭＯＳトランジスタで形
成された遅延ラインにより、前記正常動作電圧で必要以
上に大きい幅を有するＡＴＤパルス信号を発生して半導
体メモリ装置のアクセス速度を減少させていた。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は電源電圧が変動しても一定なパルス幅のＡＴＤパ
ルス信号を発生して半導体メモリ装置のアクセス速度を
向上させることができるアドレス転移検出回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリ装置のアドレス転移検出回路
は、アドレス信号を遅延するための可変遅延ラインと、
アドレス信号及び前記可変遅延ラインにより遅延された
アドレス信号の論理を比較して前記アドレス信号の立上
り縁部及び立下り縁部から一定幅を有するＡＴＤパルス
信号を発生する論理比較手段と、電源電圧の電圧レベル
を検出し、検出された電圧レベルにより前記可変遅延ラ
インの長さを調節する電源電圧検出手段を備える。
【０００７】
【作用】前記構成により、本発明は電源電圧（Ｖcc) が
増加することにより減少される遅延ラインの遅延時間を
補償して電源電圧の変動と無関係に一定なパルス幅のＡ
ＴＤパルス信号を発生することができ、そして正常動作
電圧レベルでのＡＴＤパルス信号のパルス幅を必要なだ
けの大きさで設定できるようにし、半導体メモリ装置の
アクセス速度を向上させる。
【０００８】図２には１ビットのアドレス信号を入力す
るための入力端子３４と、前記入力端子３４に入力され
た前記アドレス信号を一定期間の間遅延させて反転さ
せ、前記遅延及び反転されたアドレス信号を第１ＮＯＲ
回路５８に供給する第１可変遅延ライン４５を備えた本
発明の実施例による半導体メモリ装置のＡＴＤ回路を示
す。前記第１可変遅延ライン４５は、前記入力端子３４
及び第１ＮＯＲ回路５８の間に直列接続され、前記入力
端子３４に供給されたアドレス信号を遅延及び反転させ
るための第１〜第５インバータ３６，３８，４０，４
２，４４と、前記第４インバータ４２及び前記第５イン
バータ４４の間に接続された転換機能を有する電界効果
トランジスタ（以下“第１転換用トランジスタ”とい
う）ＰＴ１を備える。そして、前記可変遅延ライン４５
は、前記第２インバータ３８及び前記第５インバータ４
４の間に接続され転換機能を有する電界効果トランジス
タで成る第２転換用トランジスタＰＴ２をさらに備え
る。前記第１及び第２転換用トランジスタＰＴ１，ＰＴ
２の２つの電界効果トランジスタの中の１つは、Ｐタイ
プの電界効果トランジスタであり、又他の１つはＮタイ
プの電界効果トランジスタであり、これは対をなしてい
る。前記第１転換用トランジスタＰＴ１及び第２転換用
トランジスタＰＴ２は、第１及び第２制御ライン３５，
３７を介して共通に供給される一対の制御信号により相
互補完的にタン−オンされる。前記第２転換用トランジ
スタＰＴ２は電源電圧が正常動作電圧（一例で、5.5
Ｖ）と同一な電圧レベルを維持する場合にタン−オンさ
れ、第１、第２及び第５インバータ３６，３８，４４を
有する第１正常遅延ラインを構成する。前記第１正常遅
延ラインは、5.5 Ｖの正常動作前と同じ電圧レベルの電
源電圧により減少された第１、第２及び第５インバータ
３６，３８，４４等の遅延時間だけ、前記入力端子３４
に供給されたアドレス信号を遅延させて反転させ、前記
遅延及び反転されたアドレス信号を前記第１ＮＯＲ回路
５８に供給する。前記第１正常遅延ラインの遅延時間
は、前記半導体メモリ装置が要求するビットラインのフ
リーチャージ期間及び電圧等化期間に相応する時間にな
るよう設定する。前記第１転換用トランジスタＰＴ１
は、電源電圧Ｖccが正常動作電圧を超過する高い電圧レ
ベルを維持する場合にタン−オンされて、第１〜第５イ
ンバータ３６〜４４を有する第１補償用遅延ラインを構
成する。前記第１補償用遅延ラインは、5.5 Ｖの正常動
作電圧を超過する高い電圧レベルの電源電圧により減少
された、第１、第２、第５インバータ３６，３８，４４
等の遅延時間に、第３及び第４インバータ４０，４２の
遅延時間を加えて、補償して、正常動作電圧を超過した
電源電圧（Ｖcc）でのＡＴＤパルス信号が正常動作電圧
でのＡＴＤパルス信号のパルス幅と同じパルス幅を有す
るようにする。前記第２転換用トランジスタＰＴ２は、
電源電圧が正常動作電圧（一例で5.5Ｖ）と同じ電圧レ
ベルを維持する場合にタン−オンされ、第１、第２及び
第５インバータ３６，３８，４４を有する第１正常遅延
ラインを構成する。前記第１転換用トランジスタＰＴ１
のＰタイプの電界効果トランジスタ及び前記第２転換用
トランジスタＰＴ２のＮタイプの電界効果トランジスタ
は前記制御ライン３５から自らのゲートに印加される遅
延制御信号の論理状態により相互補完的にタン−オンさ
れる。また、第１転換用トランジスタＰＴ１のＮタイプ
の電界効果トランジスタ及び、前記第２転換用トランジ
スタＰＴ２のＰタイプの電界効果トランジスタは、前記
制御ライン３７から自らのゲートに印加される反転され
た遅延制御信号の論理状態により相互補完的にタン−オ
ンされる。前記第１ＮＯＲ回路５８は、前記入力端子３
４から供給されるアドレス信号及び前記第５インバータ
４４からの前記反転及び遅延されたアドレス信号の論理
を比較して、前記アドレス信号の立下り縁部から前記第
１可変遅延ライン４５の遅延期間だけの一定パルス幅を
有する、ハイ論理のパルス信号を発生する。
【０００９】さらに、前記半導体メモリ装置のＡＴＤ回
路は、前記入力端子３４に供給されるアドレス信号を反
転させるための第６インバータ４６と、前記第６インバ
ータ４６により反転されたアドレス信号を一定期間遅延
させて反転させ、前記遅延及び反転されたアドレス信号
を第２ＮＯＲ回路６０に供給する第２可変遅延ライン５
７を備える。前記第２可変遅延ライン５７は、前記第１
可変遅延ライン４５を構成する第１〜第５インバータ３
６〜４４と、第１及び第２転換用トランジスタＰＴ１，
ＰＴ２と同一動作及び機能を有する第７〜第１１インバ
ータ４８〜５６と、第３及び第４転換用トランジスタＰ
Ｔ３，ＰＴ４を備える。前記第２可変遅延ライン５７が
第１可変遅延ライン４５と同様に構成されているので、
前記第２可変遅延ライン５７に対する詳細な説明を省略
する。前記第２可変遅延ライン５７は、前記第６インバ
ータ４６からの前記反転されたアドレス信号を電源電圧
が変動しても一定期間の間遅延させ前記反転及び遅延さ
れたアドレス信号を再度反転させて前記遅延されたアド
レス信号を第２ＮＯＲ回路６０に供給する。前記第２Ｎ
ＯＲ回路６０は、前記第６インバータ４６からの前記反
転されたアドレス信号及び前記第２可変遅延ライン５７
からの遅延されたアドレス信号の論理を比較又はＮＯＲ
演算し、前記アドレス信号の立上り縁部から前記第２可
変遅延ライン５７の遅延期間に該当する幅を有するハイ
論理のパルス信号を発生し、前記パルス信号を第３ＮＯ
Ｒ回路６２に供給する。そうすれば、前記第３ＮＯＲ回
路６２は前記第１及び第２ＮＯＲ回路５８，６０からの
パルス信号を混合し、混合されたパルス信号を反転させ
てＡＴＤパルス信号を発生する。前記ＡＴＤパルス信号
は前記アドレス信号の立下り縁部及び立上り縁部から前
記第１及び第２可変遅延ライン４５，５７の遅延時間に
相応する幅を有するロー論理のパルスを有する。前記第
３ＮＯＲ回路６２で発生された前記ＡＴＤパルス信号
は、出力端子６４を介して半導体メモリ装置に含まれた
感知増幅器の論理回路（図示しない）、ビットラインの
フリーチャージ回路（図示しない）及び電圧等化回路
（図示しない）等に供給される。
【００１０】又、前記半導体メモリ装置のＡＴＤ回路
は、外部の電源装置（図示しない）から電源供給ライン
３９に供給される電源電圧Ｖccの電圧レベルを検出し前
記検出された電源電圧Ｖccの電圧レベルにより、前記第
１及び第２可変遅延ライン４５，５７の遅延ライン長さ
を調節する電源電圧検出器６６を備える。前記電源電圧
検出器６６は、前記電源供給ライン３９及び基準電位Ｇ
ＮＤの間に直列接続され、前記電源電圧を一定分圧比率
で分圧する５個のＰＭＯＳ電界効果トランジスタＭ１〜
Ｍ５と、前記５個のトランジスタにより分圧された電圧
を論理化して遅延制御信号を発生する第１２インバータ
６８を備える。前記第１トランジスタＭ１は第２入力端
子４１を介して自らのゲートに供給されるロー論理のチ
ップ選択信号（／ＣＳ）によりタン−オンされ第２〜第
５トランジスタＭ２〜Ｍ５と共に電圧分圧器の機能を行
なう。又、前記第２〜第５トランジスタＭ２〜Ｍ５のゲ
ートは第２〜第５トランジスタＭ２〜Ｍ５のソースに各
々接続され、前記第２〜第５トランジスタＭ２〜Ｍ５等
が各々同じ抵抗値の抵抗素子の機能を有するようにす
る。実例として、前記第１〜第４トランジスタＭ１〜Ｍ
４が広いチャンネル幅及び小さいチャンネル長さを有す
るようにする傍ら、第５トランジスタＭ５が狭いチャン
ネル幅及び長いチャンネル長さを有するようにすれば、
第１及び第２トランジスタＭ１，Ｍ２の間のノード接続
点ｎ１、第２及び第３トランジスタＭ２，Ｍ３の間のノ
ードｎ２、第３及び第４トランジスタＭ３，Ｍ４の間の
ノードｎ３、第４及び第５トランジスタＭ４，Ｍ５の間
のノードｎ４でのノード電圧は、図３に示したように、
Ｖcc電圧が増加するにしたがいほぼ扇形的に増加する。
したがって、前記第１〜第５トランジスタＭ１〜Ｍ５の
チャンネルサイズを適宜に調節し、前記電源電圧（Ｖc
c）が一例に上げた5.5 Ｖの正常動作電圧レベルを有す
る場合、前記ノードｎ４での分圧電圧を前記第１２イン
バータ６８の論理的しきい電圧（一例で3.3 Ｖ）と同一
に設定する。前記ノードｎ４及び第１制御ライン３５の
間に接続された前記第１２インバータ６８は、前記ノー
ドｎ４から分圧電圧を自らの論理的しきい電圧と比較し
てハイ又はロー論理を有する遅延制御信号を発生し、前
記発生された遅延制御信号を第１制御ライン３５を介し
て前記第１及び第３転換用トランジスタＰＴ１，ＰＴ３
の内のＰタイプのトランジスタゲート等と、前記第２及
び第４転換用トランジスタＰＴ２，ＰＴ４内のＮタイプ
のトランジスタのゲート等に各々供給する。前記遅延制
御信号は、図３に示された前記ノードｎ４の分圧電圧が
3.3 Ｖ以下の電圧レベルを有する場合（即ち、前記電源
電圧Ｖccが5.5 Ｖ以下の電圧レベルを有する時）にハイ
論理を持ち、そして前記ノードｎ４の分圧電圧が3.3 Ｖ
以上の電圧レベルを有する場合（即ち、前記電源電圧Ｖ
ccが 5.5Ｖ以上の電圧レベルを有する時）にはロー論理
を有する。さらに、前記第１及び第２制御ライン３５，
３７の間に接続された第１３インバータ７０は、前記第
１２インバータ６８からの遅延制御信号を反転させ、前
記反転された遅延制御信号を第２制御ライン３７を介し
て前記第１及び第３転換用トランジスタＰＴ１，ＰＴ３
内のＮタイプのトランジスタのゲート等と前記第２及び
第４転換用トランジスタＰＴ２，ＰＴ４内のＰタイプの
トランジスタのゲート等に各々供給する。又、前記第１
制御ライン３５及前記基準電位ＧＮＤの間に接続された
コンデンサＣ１は、前記第１２インバータ６８により論
理化された遅延制御信号に含まれたインパルス成分の高
周波雑音を除き、そして、前記第２制御ライン３７及び
前記基準電位ＧＮＤの間に接続されたコンデンサＣ２
は、前記第１３インバータ７０により反転された前記反
転遅延制御信号に含まれたインパルス成分の高周波雑音
を除く。
【００１１】図４は、本発明による半導体メモリ装置の
ＡＴＤ回路により発生される電源電圧（Ｖcc）の変化に
対するＡＴＤパルス信号のパルス幅の変化をスパイス(S
PICE) プログラムでシュミレーションした結果を示した
ものであり、図５は、図１に示された従来の半導体メモ
リ装置のＡＴＤ回路により発生される電源電圧Ｖccの変
化に対するＡＴＤパルス信号のパルス幅の変化スパイス
(SPICE) シュミレーションした結果を示したものであ
る。図４及び図５のグラフを比較してみれば分るよう
に、本発明の半導体メモリ装置のＡＴＤ回路は特に、電
源電圧Ｖccが高い電圧レベルを有する時に、従来の半導
体メモリ装置のＡＴＤ回路に発生するＡＴＤパルス信号
のパルス幅より大きいパルス幅のＡＴＤパルス信号を発
生する。
【００１２】図６は、図４及び図５に示された電源電圧
の電圧レベル変動によりＡＴＤパルス信号のパルス幅の
変化をグラフの形で示す。図６に示された電源電圧の電
圧レベルによる本発明のＡＴＤ回路で発生されるＡＴＤ
パルス信号のパルス期間及び、従来のＡＴＤ回路で発生
されるＡＴＤパルス信号のパルス期間は次の表１に対比
して説明する如くである。
【００１３】
【表１】 外部電圧(Vcc) 本発明のATD パルス幅 従来技術のATD パルス幅 3.0 V 5.0 ns 4.9 ns 4.5 V 3.2 ns 3.3 ns 5.0 V 3.1 ns 3.0 ns 5.5 V 4.1 ns 2.6 ns 6.0 V 3.5 ns 2.5 ns 6.5 V 3.3 ns 2.5 ns 7.0 V 3.2 ns 2.3 ns 7.5 V 3.1 ns 2.1 ns
【００１４】
【発明の効果】上述したように、本発明は電源電圧Ｖcc
が増加することにより減少される遅延ラインの遅延時間
を補償して、電源電圧の変動と関係なく一定なパルス幅
のＡＴＤパルス信号が発生される利点を提供する。前記
利点により、本発明は正常動作電圧レベルでのＡＴＤパ
ルス信号のパルス幅を必要なだけの大きさで設定できる
ようにし、半導体メモリ装置のアクセス速度を向上させ
る。
【００１５】さらに、本発明の一実施例として図２に示
された回路を説明したが、通常の技術を有する者なら
ば、本発明の思想及び範囲内で図２の回路を変更又は変
形させて本発明を実施することができる。一例として、
図２のＡＴＤ回路中、第１ＮＯＲ回路を排他的論理和回
路又は排他的論理積回路で置き換え、第６インバータ
（反転素子）、第２可変遅延ライン及び第２，第３ＮＯ
Ｒ回路を除いて構成することができる。したがって、本
発明は多くの変形が可能である。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のＡＴＤ回路図であ
る。
【図２】本発明による半導体メモリ装置のＡＴＤ回路の
回路図である。
【図３】電源電圧の変化による電圧検出器回路の各ノー
ド電圧の変化を示すグラフである。
【図４】本発明による半導体メモリ装置のＡＴＤ回路の
電源電圧に対するＡＴＤパルス信号のパルス幅の変化
を、スパイス(SPICE) プログラムでシュミレーションし
た結果を示したグラフである。
【図５】従来の半導体メモリー装置のＡＴＤ回路の電源
電圧の変化に対するＡＴＤパルス信号のパルス幅の変化
を、スパイス プログラム シュミレーションした結果
を示したグラフである。
【図６】図４及び図６に示されたシュミレーション結果
を比較して示すグラフである。
【符号の説明】
３６〜５６，６８，７０ インバータ（反転素子） ４５，５７ 第１，第２可変遅延ライン ５８, ６０，６２ ＮＯＲ回路 ６６ 電源電圧検出器 Ｃ１，Ｃ２ コンデンサ Ｍ１〜Ｍ５ ＰＭＯＳトランジスタ ＰＴ１〜ＰＴ４ 第１〜第４転換用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｚ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置のアドレス転移検出回
    路において、 アドレス信号を入力するための第１入力手段と、 電源電圧を入力するための第２入力手段と、 前記第１入力手段からの前記アドレス信号を遅延させる
    ための可変遅延ラインと、 前記第１入力手段からのアドレス信号及び前記可変遅延
    ラインからの前記遅延されたアドレス信号の論理を比較
    して、前記アドレス信号の立上り縁部及び立下り縁部か
    ら一定幅を有するアドレス転移検出パルス信号を発生す
    る論理比較手段と、 前記第２入力手段に入力された電源電圧の電圧レベルを
    検出して検出された電圧レベルにより、前記可変遅延ラ
    インの長さを調節する電源電圧検出手段とを備えること
    を特徴とするアドレス転移検出回路。
  2. 【請求項２】 前記可変遅延ラインが、前記第１入力手
    段からのアドレス信号を異なる時間の間遅延させるため
    の少なくとも２個以上の遅延手段と、前記電源電圧検出
    手段の制御により前記少なくとも２個以上の遅延手段か
    らの少なくとも２個以上の遅延されたアドレス信号を、
    前記論理比較手段側に転換する転換手段を備えたことを
    特徴とする請求項１記載のアドレス転移検出回路。
  3. 【請求項３】 前記電源電圧検出手段が、前記第２入力
    手段に接続された前記電源電圧を一定な分圧比で分圧す
    るための電圧分圧手段と、 前記電圧分圧手段からの前記分圧電圧を基準電圧と比較
    して、前記電源電圧のレベルにより異なる論理値を有す
    る転換制御信号が発生し、該転換制御信号を前記転換手
    段に供給する比較手段とを備えたことを特徴とする請求
    項２記載のアドレス転移検出回路。
  4. 【請求項４】 前記比較手段が、前記電圧分圧手段から
    の分圧電圧を論理化するため異なる理論的しきい値を有
    する少なくとも１個以上の論理素子を備えたことを特徴
    とする請求項３記載のアドレス転移検出回路。
  5. 【請求項５】 前記電圧分圧手段が、少なくとも２個以
    上のMOS トランジスタで構成されるレベルシフト回路を
    備えたことを特徴とする請求項３記載のアドレス転移検
    出回路。
  6. 【請求項６】 チップ選択信号を入力するための第３入
    力手段と、 前記第２入力手段及び前記電源電圧検出手段の間に接続
    され、前記第３入力手段からのチップ選択信号により前
    記電源電圧を転換する第２転換手段を追加して備えたこ
    とを特徴とする請求項１記載のアドレス転移検出回路。
  7. 【請求項７】 前記論理比較手段が、前記第１入力手段
    からのアドレス信号及び前記可変遅延ラインからの遅延
    されたアドレス信号が相違する論理を有する場合、所定
    論理のパルスを発生する排他的論理素子を含むことを特
    徴とする請求項１記載のアドレス転移検出回路。
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