JP3335183B2 - バッファ回路 - Google Patents
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- JP3335183B2 JP3335183B2 JP12314591A JP12314591A JP3335183B2 JP 3335183 B2 JP3335183 B2 JP 3335183B2 JP 12314591 A JP12314591 A JP 12314591A JP 12314591 A JP12314591 A JP 12314591A JP 3335183 B2 JP3335183 B2 JP 3335183B2
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Description
【０００１】
【産業上の利用分野】本発明は、基準電圧にほぼ一致す
る出力信号を出力ノードに生ぜしめるバッファ回路に関
するものである。
る出力信号を出力ノードに生ぜしめるバッファ回路に関
するものである。
【０００２】
【従来の技術】このようなバッファ回路は、入力端子に
供給される基準電圧をバッファモードで出力ノードに生
ぜしめるのに用いられる。この場合、バッファリングは
供給される基準電圧値にできるだけ最良に一致せしめる
出力信号を生ぜしめることにあり、この出力信号によれ
ば、入力端子に供給される基準電圧が生ぜしめうる電流
の多数倍もの出力電流を生ぜしめることができる。この
ようなバッファ回路は、高電流発生容量を有する基準電
圧源、例えば５Ｖの電源電圧が供給され例えば３．３Ｖ
の電圧を集積回路に発生する電圧発生器を必要とする場
合に用いることができる。
供給される基準電圧をバッファモードで出力ノードに生
ぜしめるのに用いられる。この場合、バッファリングは
供給される基準電圧値にできるだけ最良に一致せしめる
出力信号を生ぜしめることにあり、この出力信号によれ
ば、入力端子に供給される基準電圧が生ぜしめうる電流
の多数倍もの出力電流を生ぜしめることができる。この
ようなバッファ回路は、高電流発生容量を有する基準電
圧源、例えば５Ｖの電源電圧が供給され例えば３．３Ｖ
の電圧を集積回路に発生する電圧発生器を必要とする場
合に用いることができる。
【０００３】
【発明が解決しようとする課題】しかし実際には上述し
た種類のバッファ回路には、以下のしばしば矛盾する条
件が課せられる。これらの条件の１つは、たとえ負荷が
時間的に見て急激に変動した場合でも、バッファ回路に
よりその出力ノードに接続された負荷を正しく駆動しう
るようにする必要があるということである。他の条件
は、バッファ回路が大きく変化しうる出力電流を生じう
るようにするとともに、この場合に発振傾向を呈さない
ようにする必要があるということである。更に他の条件
は、同時にバッファ回路ができるだけ温度に依存しない
ようにするとともに零入力電流によるエネルギー消費量
をできるだけ小さくする必要があるということである。
た種類のバッファ回路には、以下のしばしば矛盾する条
件が課せられる。これらの条件の１つは、たとえ負荷が
時間的に見て急激に変動した場合でも、バッファ回路に
よりその出力ノードに接続された負荷を正しく駆動しう
るようにする必要があるということである。他の条件
は、バッファ回路が大きく変化しうる出力電流を生じう
るようにするとともに、この場合に発振傾向を呈さない
ようにする必要があるということである。更に他の条件
は、同時にバッファ回路ができるだけ温度に依存しない
ようにするとともに零入力電流によるエネルギー消費量
をできるだけ小さくする必要があるということである。
【０００４】本発明の目的は特に、零入力電流によるエ
ネルギー消費量が極めて低く、それにもかかわらず高出
力電流を生ぜしめることができ、更に温度補償され且つ
発振傾向のないバッファ回路を提供せんとするにある。
ネルギー消費量が極めて低く、それにもかかわらず高出
力電流を生ぜしめることができ、更に温度補償され且つ
発振傾向のないバッファ回路を提供せんとするにある。
【０００５】
【課題を解決するための手段】本発明は、第１入力端子
に供給される基準電圧にほぼ一致する出力信号を出力ノ
ード又は出力端子に供給するバッファ回路において、前
記の第１入力端子に結合された制御電極と、前記の出力
ノードに結合された第１主電極と、基準電流を受ける或
いは生じる第２入力端子に結合された第２主電極とを有
する入力トランジスタと、この入力トランジスタの第２
主電極に結合され制御電圧を受ける入力端と、前記の入
力トランジスタの第１主電極に結合され出力電流を生じ
る出力ノードとを有する電圧−電流変換器であって、こ
の電圧−電流変換器の入力端における放電量に相当する
制御電圧の変化に応答して、前記の出力ノードに供給さ
れる電荷量を増大させるか、又はその逆を達成させるよ
うに前記の出力電流を変化させるように構成した当該電
圧−電流変換器とを具えていることを特徴とする。
に供給される基準電圧にほぼ一致する出力信号を出力ノ
ード又は出力端子に供給するバッファ回路において、前
記の第１入力端子に結合された制御電極と、前記の出力
ノードに結合された第１主電極と、基準電流を受ける或
いは生じる第２入力端子に結合された第２主電極とを有
する入力トランジスタと、この入力トランジスタの第２
主電極に結合され制御電圧を受ける入力端と、前記の入
力トランジスタの第１主電極に結合され出力電流を生じ
る出力ノードとを有する電圧−電流変換器であって、こ
の電圧−電流変換器の入力端における放電量に相当する
制御電圧の変化に応答して、前記の出力ノードに供給さ
れる電荷量を増大させるか、又はその逆を達成させるよ
うに前記の出力電流を変化させるように構成した当該電
圧−電流変換器とを具えていることを特徴とする。
【０００６】かかる本発明によるバッファ回路の出力ノ
ードに負荷を接続しない場合、入力トランジスタは一定
の基準電流を流し、入力トランジスタの制御電極には一
定の基準電圧が供給される為、出力ノードは、上記の基
準電流及び基準電圧やトランジスタの種類（例えばバイ
ポーラトランジスタであるか電界効果トランジスタであ
るか）やその幾何学的寸法に依存する一定の基準電圧を
とる。従って、前者の基準電圧及び基準電流をある一定
値に選択し、トランジスタの種類を決定すれば、出力ノ
ードは無負荷状態で一定の出力電圧を生じる。今、負荷
による電流の減少に応答して出力ノードにおける電圧が
わずかに減少すると、入力トランジスタの駆動量が少な
くなり、従って入力トランジスタを流れる電流が少なく
なる。これに応答して電圧−電流変換器の入力端におけ
る制御電圧が減少し、これにより電圧−電流変換器が一
層高い出力電圧を出力ノードに供給するようにする。こ
れに応答して出力ノードにおける電圧が増大し、負荷に
よる初期の電圧降下が相殺される。一方、負荷の減少に
応答して或いは場合に応じ電圧−電流変換器により過大
な出力電流が供給されるのに応答して、出力ノードにお
ける電圧が増大すると、入力トランジスタの駆動量が多
くなり、入力トランジスタが一層多くの電流を流す。こ
れに応答して電圧−電流変換器の入力端における制御電
圧が増大し、電圧−電流変換器の出力電流が減少する。
これにより出力ノードにおける電圧の増大を相殺する。
従って、出力ノードから一定電圧を生じるバッファ回路
が得られる。本発明のバッファ回路における零入力電流
によるエネルギー消費量は極めて低いものである。その
理由は、基準電流の値は極めて低く選択することがで
き、基本的に電圧−電流変換器の電流供給容量に関係し
ない為である。又、本発明によるバッファ回路には発振
が生ぜず、このバッファ回路は温度に殆ど依存しないと
いうことを実験により確かめた。
ードに負荷を接続しない場合、入力トランジスタは一定
の基準電流を流し、入力トランジスタの制御電極には一
定の基準電圧が供給される為、出力ノードは、上記の基
準電流及び基準電圧やトランジスタの種類（例えばバイ
ポーラトランジスタであるか電界効果トランジスタであ
るか）やその幾何学的寸法に依存する一定の基準電圧を
とる。従って、前者の基準電圧及び基準電流をある一定
値に選択し、トランジスタの種類を決定すれば、出力ノ
ードは無負荷状態で一定の出力電圧を生じる。今、負荷
による電流の減少に応答して出力ノードにおける電圧が
わずかに減少すると、入力トランジスタの駆動量が少な
くなり、従って入力トランジスタを流れる電流が少なく
なる。これに応答して電圧−電流変換器の入力端におけ
る制御電圧が減少し、これにより電圧−電流変換器が一
層高い出力電圧を出力ノードに供給するようにする。こ
れに応答して出力ノードにおける電圧が増大し、負荷に
よる初期の電圧降下が相殺される。一方、負荷の減少に
応答して或いは場合に応じ電圧−電流変換器により過大
な出力電流が供給されるのに応答して、出力ノードにお
ける電圧が増大すると、入力トランジスタの駆動量が多
くなり、入力トランジスタが一層多くの電流を流す。こ
れに応答して電圧−電流変換器の入力端における制御電
圧が増大し、電圧−電流変換器の出力電流が減少する。
これにより出力ノードにおける電圧の増大を相殺する。
従って、出力ノードから一定電圧を生じるバッファ回路
が得られる。本発明のバッファ回路における零入力電流
によるエネルギー消費量は極めて低いものである。その
理由は、基準電流の値は極めて低く選択することがで
き、基本的に電圧−電流変換器の電流供給容量に関係し
ない為である。又、本発明によるバッファ回路には発振
が生ぜず、このバッファ回路は温度に殆ど依存しないと
いうことを実験により確かめた。
【０００７】本発明のバッファ回路では、前記の電圧−
電流変換器が制御トランジスタと電流ミラー回路とを具
え、この電流ミラー回路の入力回路が制御トランジスタ
の主電流通路内に設けられており、電流ミラー回路の出
力回路が電圧−電流変換器の出力端に結合され、電圧−
電流変換器の入力端が制御トランジスタの制御電極に結
合されているようにするのが好ましい。
電流変換器が制御トランジスタと電流ミラー回路とを具
え、この電流ミラー回路の入力回路が制御トランジスタ
の主電流通路内に設けられており、電流ミラー回路の出
力回路が電圧−電流変換器の出力端に結合され、電圧−
電流変換器の入力端が制御トランジスタの制御電極に結
合されているようにするのが好ましい。
【０００８】電流ミラー回路の入力回路を流れる電流の
量は制御トランジスタにより決定される。電流ミラー作
用によりこの電流ミラー回路の出力回路を経て出力ノー
ドに大電流を供給することができる。従って、電流ミラ
ー回路の入力回路を流れる電流を低く選択することがで
き、その結果零入力電流によるエネルギー消費量が極め
て低くなる。本発明によるバッファ回路におけるこのよ
うな電圧−電流変換器によればいかなる発振傾向も全く
或いは殆ど有しない極めて安定なバッファ回路が得られ
る。
量は制御トランジスタにより決定される。電流ミラー作
用によりこの電流ミラー回路の出力回路を経て出力ノー
ドに大電流を供給することができる。従って、電流ミラ
ー回路の入力回路を流れる電流を低く選択することがで
き、その結果零入力電流によるエネルギー消費量が極め
て低くなる。本発明によるバッファ回路におけるこのよ
うな電圧−電流変換器によればいかなる発振傾向も全く
或いは殆ど有しない極めて安定なバッファ回路が得られ
る。
【０００９】
【実施例】図１は本発明のバッファ回路の一実施例を示
す。このバッファ回路はＰＭＯＳトランジスタＰ１〜Ｐ
７と、ＮＭＯＳトランジスタＮ１〜Ｎ４と、２つの容量
性素子Ｃ１及びＣ２とを有する。ＰＭＯＳトランジスタ
（制御トランジスタ）Ｐ１のゲートは基準電流ＩＲＥＦ
を受ける（又は生じる）ための第２入力端子に接続さ
れ、このトランジスタＰ１のドレイン及びソースは第１
電源端子ＶＳＳ及びＰＭＯＳトランジスタＰ３のドレイ
ンにそれぞれ接続されている。トランジスタＰ３のゲー
トはそのドレインとＰＭＯＳトランジスタＰ４のゲート
とに接続されている。トランジスタＰ３及びＰ４のソー
スは第２電源端子ＶＤＤに接続されている。ＰＭＯＳト
ランジスタＰ２のゲートは印加される基準電圧ＶＲＥＦ
を受ける第１入力端子に接続され、トランジスタＰ２の
ソース及びドレインはトランジスタＰ４のドレイン及び
トランジスタＰ１のゲートにそれぞれ接続されている。
トランジスタＰ４のドレインは相互接続点（出力ノー
ド）ＡとＰＭＯＳトランジスタＰ５のソースとに接続さ
れている。トランジスタＰ５のドレインはＮＭＯＳトラ
ンジスタＮ３のドレイン及びゲートに接続され且つＮＭ
ＯＳトランジスタＮ１，Ｎ２及びＮ４のゲートにも接続
されている。トランジスタＮ３のソースはトランジスタ
Ｎ１のドレインに接続され、トランジスタＮ１及びＮ２
のソースは第１電源端子ＶＳＳに接続されている。トラ
ンジスタＮ２のドレインはトランジスタＮ４のソースに
接続され、トランジスタＮ４のドレインはＰＭＯＳトラ
ンジスタＰ６のドレインに接続されている。ＰＭＯＳト
ランジスタＰ６及びＰ７のソースは第２電源端子ＶＤＤ
に接続されている。トランジスタＰ６及びＰ７のゲート
は相互接続され且つトランジスタＰ６のドレインに接続
されている。トランジスタＰ７のドレインは出力端子Ｖ
ＯＵＴに且つトランジスタＰ５のゲートに接続されてい
る。トランジスタＮ２及びＮ４の共通接続点と出力端子
ＶＯＵＴとの間には容量性素子Ｃ１が配置されている。
容量性素子Ｃ２と電流源ＩＬＯＡＤとはキャパシタンス
Ｃ２とユーザ電流ＩＬＯＡＤとを以って、接続すべき負
荷を線図的に示すものである。
す。このバッファ回路はＰＭＯＳトランジスタＰ１〜Ｐ
７と、ＮＭＯＳトランジスタＮ１〜Ｎ４と、２つの容量
性素子Ｃ１及びＣ２とを有する。ＰＭＯＳトランジスタ
（制御トランジスタ）Ｐ１のゲートは基準電流ＩＲＥＦ
を受ける（又は生じる）ための第２入力端子に接続さ
れ、このトランジスタＰ１のドレイン及びソースは第１
電源端子ＶＳＳ及びＰＭＯＳトランジスタＰ３のドレイ
ンにそれぞれ接続されている。トランジスタＰ３のゲー
トはそのドレインとＰＭＯＳトランジスタＰ４のゲート
とに接続されている。トランジスタＰ３及びＰ４のソー
スは第２電源端子ＶＤＤに接続されている。ＰＭＯＳト
ランジスタＰ２のゲートは印加される基準電圧ＶＲＥＦ
を受ける第１入力端子に接続され、トランジスタＰ２の
ソース及びドレインはトランジスタＰ４のドレイン及び
トランジスタＰ１のゲートにそれぞれ接続されている。
トランジスタＰ４のドレインは相互接続点（出力ノー
ド）ＡとＰＭＯＳトランジスタＰ５のソースとに接続さ
れている。トランジスタＰ５のドレインはＮＭＯＳトラ
ンジスタＮ３のドレイン及びゲートに接続され且つＮＭ
ＯＳトランジスタＮ１，Ｎ２及びＮ４のゲートにも接続
されている。トランジスタＮ３のソースはトランジスタ
Ｎ１のドレインに接続され、トランジスタＮ１及びＮ２
のソースは第１電源端子ＶＳＳに接続されている。トラ
ンジスタＮ２のドレインはトランジスタＮ４のソースに
接続され、トランジスタＮ４のドレインはＰＭＯＳトラ
ンジスタＰ６のドレインに接続されている。ＰＭＯＳト
ランジスタＰ６及びＰ７のソースは第２電源端子ＶＤＤ
に接続されている。トランジスタＰ６及びＰ７のゲート
は相互接続され且つトランジスタＰ６のドレインに接続
されている。トランジスタＰ７のドレインは出力端子Ｖ
ＯＵＴに且つトランジスタＰ５のゲートに接続されてい
る。トランジスタＮ２及びＮ４の共通接続点と出力端子
ＶＯＵＴとの間には容量性素子Ｃ１が配置されている。
容量性素子Ｃ２と電流源ＩＬＯＡＤとはキャパシタンス
Ｃ２とユーザ電流ＩＬＯＡＤとを以って、接続すべき負
荷を線図的に示すものである。
【００１０】図１に示す回路は以下のように動作する。
トランジスタＰ２はそのゲートに基準電圧ＶＲＥＦを受
け、基準電流ＩＲＥＦを流す。トランジスタＰ２のゲー
ト−ソース電圧ＶＧＳはその主電流に依存する為、相互
接続点（出力ノード）ＡはＶＲＥＦにトランジスタＰ２
のゲート−ソース電圧を加えた値に等しい電圧をとる。
今、負荷の為に、相互接続点Ａにおける電圧が（トラン
ジスタＰ５，Ｎ３及びＮ１を経て電源端子ＶＳＳの電圧
に）減少するものとすると、ＰＭＯＳトランジスタＰ２
のゲート−ソース電圧の値が減少し、その結果トランジ
スタＰ２が流す電流が少なくなる。従って、基準電流Ｉ
ＲＥＦはトランジスタＰ２から完全に得られるようにな
らず、部分的にトランジスタＰ１のゲートから得られる
ようになる。これによりトランジスタＰ１のゲートにお
ける制御電圧を減少せしめ、これに応答してＰＭＯＳト
ランジスタＰ１が多くの主電流を流し始める。トランジ
スタＰ３及びＰ４の既知の電流ミラー作用により、相互
接続点Ａにも一層多くの電流が供給され、負荷の増大に
よるこの相互接続点における初期の電圧降下が相殺され
る。相互接続点Ａにおける電圧が負荷の減少に応答して
増大すると、トランジスタＰ２のゲート−ソース電圧が
増大し、その結果このトランジスタＰ２は一層多くの電
流を流し始める。従って、トランジスタＰ１のゲートが
充電される。その理由は、トランジスタＰ２を流れる電
流が基準電流ＩＲＥＦを越え、これによりトランジスタ
Ｐ１のゲート−ソース電圧を増大させる為である。これ
に応答しトランジスタＰ１が流す主電流が少なくなり、
トランジスタＰ３及びＰ４の電流ミラー作用により相互
接続点Ａに供給される電流が少なくなり、これにより相
互接続点Ａにおける初期の電圧増大を相殺せしめる。従
って、相互接続点Ａはほぼ一定な電圧を保持し、ＶＲＥ
ＦとトランジスタＰ２のゲート−ソース電圧とを加えた
値を有し、このゲート−ソース電圧は定電流ＩＲＥＦの
為にほぼ一定となる。すなわち、本発明のバッファ回路
にトランジスタＰ１，Ｐ３及びＰ４を設けることによ
り、相互接続点Ａにおけるいかなる電圧の増大又は減少
も相殺され、相互接続点Ａが低出力インピーダンスで一
定な電圧を発生する。この図１の回路においては、制御
トランジスタＰ１及び電流ミラートランジスタＰ３，Ｐ
４が電流‐電圧変換器を構成しており、この変換器の入
力端は制御トランジスタＰ１のゲートであり、この変換
器の出力端は相互接続点（出力ノード）Ａである。
トランジスタＰ２はそのゲートに基準電圧ＶＲＥＦを受
け、基準電流ＩＲＥＦを流す。トランジスタＰ２のゲー
ト−ソース電圧ＶＧＳはその主電流に依存する為、相互
接続点（出力ノード）ＡはＶＲＥＦにトランジスタＰ２
のゲート−ソース電圧を加えた値に等しい電圧をとる。
今、負荷の為に、相互接続点Ａにおける電圧が（トラン
ジスタＰ５，Ｎ３及びＮ１を経て電源端子ＶＳＳの電圧
に）減少するものとすると、ＰＭＯＳトランジスタＰ２
のゲート−ソース電圧の値が減少し、その結果トランジ
スタＰ２が流す電流が少なくなる。従って、基準電流Ｉ
ＲＥＦはトランジスタＰ２から完全に得られるようにな
らず、部分的にトランジスタＰ１のゲートから得られる
ようになる。これによりトランジスタＰ１のゲートにお
ける制御電圧を減少せしめ、これに応答してＰＭＯＳト
ランジスタＰ１が多くの主電流を流し始める。トランジ
スタＰ３及びＰ４の既知の電流ミラー作用により、相互
接続点Ａにも一層多くの電流が供給され、負荷の増大に
よるこの相互接続点における初期の電圧降下が相殺され
る。相互接続点Ａにおける電圧が負荷の減少に応答して
増大すると、トランジスタＰ２のゲート−ソース電圧が
増大し、その結果このトランジスタＰ２は一層多くの電
流を流し始める。従って、トランジスタＰ１のゲートが
充電される。その理由は、トランジスタＰ２を流れる電
流が基準電流ＩＲＥＦを越え、これによりトランジスタ
Ｐ１のゲート−ソース電圧を増大させる為である。これ
に応答しトランジスタＰ１が流す主電流が少なくなり、
トランジスタＰ３及びＰ４の電流ミラー作用により相互
接続点Ａに供給される電流が少なくなり、これにより相
互接続点Ａにおける初期の電圧増大を相殺せしめる。従
って、相互接続点Ａはほぼ一定な電圧を保持し、ＶＲＥ
ＦとトランジスタＰ２のゲート−ソース電圧とを加えた
値を有し、このゲート−ソース電圧は定電流ＩＲＥＦの
為にほぼ一定となる。すなわち、本発明のバッファ回路
にトランジスタＰ１，Ｐ３及びＰ４を設けることによ
り、相互接続点Ａにおけるいかなる電圧の増大又は減少
も相殺され、相互接続点Ａが低出力インピーダンスで一
定な電圧を発生する。この図１の回路においては、制御
トランジスタＰ１及び電流ミラートランジスタＰ３，Ｐ
４が電流‐電圧変換器を構成しており、この変換器の入
力端は制御トランジスタＰ１のゲートであり、この変換
器の出力端は相互接続点（出力ノード）Ａである。
【００１１】本発明によれば、相互接続点Ａの代りに、
図１に示すように追加のトランジスタＮ１〜Ｎ４，Ｐ６
及びＰ７により制御される他の出力端子ＶＯＵＴを電力
供給源として用いることもできる。負荷の増大に応答し
て出力端子ＶＯＵＴにおける電圧が減少すると、トラン
ジスタＰ５のゲート−ソース電圧差が大きくなる（前述
したように相互接続点Ａにおける電圧は一定である）。
従って、トランジスタＰ５が多量の電流を流し始め、こ
の電流はトランジスタＮ１，Ｎ３，Ｎ２，Ｎ４及びＰ
６，Ｐ７による電流ミラー作用により出力端子ＶＯＵＴ
への電流に変換される。従って、より多くの電流が出力
端子ＶＯＵＴに供給され、これに応答してこの出力端子
の電圧が増大する。一方、出力端子ＶＯＵＴにおける電
圧が増大すると、トランジスタＰ５を流れる電流が減少
し、その結果前記の電流ミラー作用により出力端子ＶＯ
ＵＴに供給される電流が少なくなる。これにより電圧の
増大を相殺する。従って出力端子ＶＯＵＴは低出力イン
ピーダンスで安定化した出力電圧を生じ、この出力電圧
は相互接続点Ａにおける電圧と対比して基準電圧ＶＲＥ
Ｆにほぼ等しくなる。実際に、図１に示すバッファ回路
は極めて広い範囲で温度に依存せず、発振傾向に関して
極めて安定であるということを確かめた。
図１に示すように追加のトランジスタＮ１〜Ｎ４，Ｐ６
及びＰ７により制御される他の出力端子ＶＯＵＴを電力
供給源として用いることもできる。負荷の増大に応答し
て出力端子ＶＯＵＴにおける電圧が減少すると、トラン
ジスタＰ５のゲート−ソース電圧差が大きくなる（前述
したように相互接続点Ａにおける電圧は一定である）。
従って、トランジスタＰ５が多量の電流を流し始め、こ
の電流はトランジスタＮ１，Ｎ３，Ｎ２，Ｎ４及びＰ
６，Ｐ７による電流ミラー作用により出力端子ＶＯＵＴ
への電流に変換される。従って、より多くの電流が出力
端子ＶＯＵＴに供給され、これに応答してこの出力端子
の電圧が増大する。一方、出力端子ＶＯＵＴにおける電
圧が増大すると、トランジスタＰ５を流れる電流が減少
し、その結果前記の電流ミラー作用により出力端子ＶＯ
ＵＴに供給される電流が少なくなる。これにより電圧の
増大を相殺する。従って出力端子ＶＯＵＴは低出力イン
ピーダンスで安定化した出力電圧を生じ、この出力電圧
は相互接続点Ａにおける電圧と対比して基準電圧ＶＲＥ
Ｆにほぼ等しくなる。実際に、図１に示すバッファ回路
は極めて広い範囲で温度に依存せず、発振傾向に関して
極めて安定であるということを確かめた。
【００１２】容量性素子Ｃ１は負荷の急速な変化に対す
る本発明のバッファ回路の応答速度を著しく加速し且つ
バッファ回路の安定性を著しく高める。この容量性素子
Ｃ１は回路の安定動作中は充電状態にある。出力端子Ｖ
ＯＵＴにおける負荷が急激に増大すると、出力端子ＶＯ
ＵＴにおける出力電圧が幾分降下する。この電圧降下は
ＮＭＯＳトランジスタＮ４のソースに短時間で伝わり、
これに応答してトランジスタＮ４が瞬時的に高電流を流
す。この一時的な高電流はＰＭＯＳトランジスタＰ６及
びＰ７の寄生ゲート−ソース容量ＣＧＳの放電を加速
し、従ってトランジスタＰ６及びＰ７は出力端子ＶＯＵ
Ｔにおける負荷の増大に一層急激に反応する。又、この
容量性素子Ｃ１は既知のミラー（Ｍiller ）−キャパシ
タンス補正法に基づいて位相補正を行ない、これにより
電流の安定性を一層改善する。
る本発明のバッファ回路の応答速度を著しく加速し且つ
バッファ回路の安定性を著しく高める。この容量性素子
Ｃ１は回路の安定動作中は充電状態にある。出力端子Ｖ
ＯＵＴにおける負荷が急激に増大すると、出力端子ＶＯ
ＵＴにおける出力電圧が幾分降下する。この電圧降下は
ＮＭＯＳトランジスタＮ４のソースに短時間で伝わり、
これに応答してトランジスタＮ４が瞬時的に高電流を流
す。この一時的な高電流はＰＭＯＳトランジスタＰ６及
びＰ７の寄生ゲート−ソース容量ＣＧＳの放電を加速
し、従ってトランジスタＰ６及びＰ７は出力端子ＶＯＵ
Ｔにおける負荷の増大に一層急激に反応する。又、この
容量性素子Ｃ１は既知のミラー（Ｍiller ）−キャパシ
タンス補正法に基づいて位相補正を行ない、これにより
電流の安定性を一層改善する。
【００１３】図２は本発明によるバッファ回路の一部の
好適変形例を示す。この図２に示す回路は図１に示すバ
ッファ回路に用いるのが好ましい。図１に示す素子に対
応する素子には図１と同じ符号を付してある。図２の回
路はＮＭＯＳトランジスタＮ１１〜Ｎ１４と、ＰＭＯＳ
トランジスタＰ１及びＰ２と、容量性素子Ｃ３とを有す
る。トランジスタＮ１１のドレインはそのゲートと、ト
ランジスタＮ１３のゲートと、基準電流ＩＲＥＦを受け
る第２入力端子とに接続されている。トランジスタＮ１
１のソースはトランジスタＮ１２のゲート及びドレイン
に接続されている。トランジスタＮ１３のソースはトラ
ンジスタＮ１４のゲート及びドレインに接続されてい
る。トランジスタＮ１２及びＮ１４のソースは第１電源
端子ＶＳＳに接続されている。トランジスタＮ１３のソ
ースには容量性素子Ｃ３の一端が接続され、この容量性
素子の他端は図１に示すバッファ回路の出力端子ＶＯＵ
Ｔに接続されている。トランジスタＮ１３のドレインは
トランジスタＰ１のゲートに接続されている。トランジ
スタＰ１及びＰ２は図１に示すのと同様にトランジスタ
Ｐ３，Ｐ５等に接続されているも、図面を簡単にするた
めにこれらトランジスタを図示しなかった。
好適変形例を示す。この図２に示す回路は図１に示すバ
ッファ回路に用いるのが好ましい。図１に示す素子に対
応する素子には図１と同じ符号を付してある。図２の回
路はＮＭＯＳトランジスタＮ１１〜Ｎ１４と、ＰＭＯＳ
トランジスタＰ１及びＰ２と、容量性素子Ｃ３とを有す
る。トランジスタＮ１１のドレインはそのゲートと、ト
ランジスタＮ１３のゲートと、基準電流ＩＲＥＦを受け
る第２入力端子とに接続されている。トランジスタＮ１
１のソースはトランジスタＮ１２のゲート及びドレイン
に接続されている。トランジスタＮ１３のソースはトラ
ンジスタＮ１４のゲート及びドレインに接続されてい
る。トランジスタＮ１２及びＮ１４のソースは第１電源
端子ＶＳＳに接続されている。トランジスタＮ１３のソ
ースには容量性素子Ｃ３の一端が接続され、この容量性
素子の他端は図１に示すバッファ回路の出力端子ＶＯＵ
Ｔに接続されている。トランジスタＮ１３のドレインは
トランジスタＰ１のゲートに接続されている。トランジ
スタＰ１及びＰ２は図１に示すのと同様にトランジスタ
Ｐ３，Ｐ５等に接続されているも、図面を簡単にするた
めにこれらトランジスタを図示しなかった。
【００１４】図２に示す回路は以下のように動作する。
トランジスタＮ１１，Ｎ１２，Ｎ１３及びＮ１４は電流
ミラーを形成する。トランジスタＮ１１及びＮ１２によ
り供給される電流ＩＲＥＦは（電流ＩＲＥＦが放電され
る図１の回路と相違して）これに比例してトランジスタ
Ｎ１３及びＮ１４を流れる電流に対してミラー反転され
る。従って容量性素子Ｃ３は、負荷の変動に応答する出
力端子ＶＯＵＴにおける急激な電圧変化に回路が応答す
る速度を速める。すなわち、出力端子ＶＯＵＴにおける
出力電圧が迅速に増大又は減少すると、このような増大
又は減少が瞬時的にトランジスタＮ１３のソースに伝わ
る。するとトランジスタＮ１３はこれに流れる電流を瞬
時的に少なく又は多くし、その結果トランジスタＰ２が
一層低い又は高い基準電流に瞬時的に調整される。この
ように低く又は高くなった基準電流が図１の回路中の他
のトランジスタを介して出力端子ＶＯＵＴへの瞬時的に
低く又は高くなった電流に変換される。
トランジスタＮ１１，Ｎ１２，Ｎ１３及びＮ１４は電流
ミラーを形成する。トランジスタＮ１１及びＮ１２によ
り供給される電流ＩＲＥＦは（電流ＩＲＥＦが放電され
る図１の回路と相違して）これに比例してトランジスタ
Ｎ１３及びＮ１４を流れる電流に対してミラー反転され
る。従って容量性素子Ｃ３は、負荷の変動に応答する出
力端子ＶＯＵＴにおける急激な電圧変化に回路が応答す
る速度を速める。すなわち、出力端子ＶＯＵＴにおける
出力電圧が迅速に増大又は減少すると、このような増大
又は減少が瞬時的にトランジスタＮ１３のソースに伝わ
る。するとトランジスタＮ１３はこれに流れる電流を瞬
時的に少なく又は多くし、その結果トランジスタＰ２が
一層低い又は高い基準電流に瞬時的に調整される。この
ように低く又は高くなった基準電流が図１の回路中の他
のトランジスタを介して出力端子ＶＯＵＴへの瞬時的に
低く又は高くなった電流に変換される。
【００１５】本発明によるバッファ回路は、例えば集積
回路中の電源電圧（例えば５Ｖ）よりも低い電圧（例え
ば３．３Ｖ）を発生する電圧発生器として用いるのが有
利である。
回路中の電源電圧（例えば５Ｖ）よりも低い電圧（例え
ば３．３Ｖ）を発生する電圧発生器として用いるのが有
利である。
【図面の簡単な説明】
【図１】 本発明によるバッファ回路の一実施例を示す
回路図である。
回路図である。
【図２】 本発明によるバッファ回路の一部の変形例を
示す回路図である。
示す回路図である。
Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ Ｎ１〜Ｎ４ ＮＭＯＳトランジスタ ＩＲＥＦ 基準電流（第２入力端子） ＶＲＥＦ 基準電圧（第１入力端子） ＶＳＳ 第１電源端子 ＶＤＤ 第２電源端子 ＩＬＯＡＤ 電流源 ＶＯＵＴ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フイリップ ダビッド システロー アメリカ合衆国 カリフォルニア州 94086 サニーベール 150 パシト テ ラス エイピーティー 620 審査官 下原 浩嗣 (56)参考文献 特開 平４−229315（ＪＰ，Ａ) 特開 昭62−7208（ＪＰ，Ａ) 特開 平２−260706（ＪＰ，Ａ) 特開 平２−92005（ＪＰ，Ａ) 特開 平２−104009（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618 G05F 3/00 - 3/30
Claims (7)
- 【請求項１】 第１入力端子（ＶＲＥＦ）に供給される
基準電圧にほぼ一致する出力信号を出力ノード（Ａ）又
は出力端子（ＶＯＵＴ）に供給するバッファ回路におい
て、 前記の第１入力端子（ＶＲＥＦ）に結合された制御電極
と、前記の出力ノード（Ａ）に結合された第１主電極
と、基準電流（ＩＲＥＦ）を受ける或いは生じる第２入
力端子に結合された第２主電極とを有する入力トランジ
スタ（Ｐ２）と、 この入力トランジスタ（Ｐ２）の第２主電極に結合され
制御電圧を受ける入力端と、前記の入力トランジスタ
（Ｐ２）の第１主電極に結合され出力電流を生じる出力
ノード（Ａ）とを有する電圧−電流変換器（Ｐ１，Ｐ
２，Ｐ３）であって、この電圧−電流変換器の入力端に
おける放電量に相当する制御電圧の変化に応答して、前
記の出力ノード（Ａ）に供給される電荷量を増大させる
か、又はその逆を達成させるように前記の出力電流を変
化させるように構成した当該電圧−電流変換器とを具え
ていることを特徴とするバッファ回路。 - 【請求項２】 請求項１に記載のバッファ回路におい
て、前記の電圧−電流変換器が制御トランジスタ（Ｐ
１）と電流ミラー回路（Ｐ３，Ｐ４）とを具え、この電
流ミラー回路の入力回路（Ｐ３）が制御トランジスタ
（Ｐ１）の主電流通路内に設けられており、電流ミラー
回路の出力回路（Ｐ４）が電圧−電流変換器の出力端
（Ａ）に結合され、電圧−電流変換器の入力端が制御ト
ランジスタ（Ｐ１）の制御電極に結合されていることを
特徴とするバッファ回路。 - 【請求項３】 請求項１又は２に記載のバッファ回路に
おいて、バッファ回路の前記の出力ノード（Ａ）が出力
トランジスタ（Ｐ５）の導通チャネルと他の電流ミラー
回路（Ｎ１，Ｎ２，Ｐ６，Ｐ７）の入力回路（Ｎ１）と
を経て電源端子に結合され、この他の電流ミラー回路の
出力回路（Ｎ２）は前記の出力トランジスタ（Ｐ５）の
制御電極と前記の出力端子（ＶＯＵＴ）とに結合され、
この出力端子に、前記の第１入力端子（ＶＲＥＦ）に供
給される基準電圧とほぼ一致する出力信号を生ぜしめる
ようになっていることを特徴とするバッファ回路。 - 【請求項４】 請求項３に記載のバッファ回路におい
て、前記の他の電流ミラー回路の入力回路がこの入力回
路にダイオードとして配置した第１ミラートランジスタ
（Ｎ１）の導通チャネルを含み、前記の他の電流ミラー
回路の出力回路が第２ミラートランジスタ（Ｎ２）と、
この出力回路にダイオードとして配置した第３ミラート
ランジスタ（Ｐ６）とを含み、第３ミラートランジスタ
は第４ミラートランジスタ（Ｐ７）に結合され、この第
４ミラートランジスタ（Ｐ７）は前記の他の電流ミラー
回路の出力回路に結合されていることを特徴とするバッ
ファ回路。 - 【請求項５】 請求項４に記載のバッファ回路におい
て、前記の第２及び第３ミラートランジスタ（Ｎ２，Ｐ
６）間に第５ミラートランジスタ（Ｎ４）の導通チャネ
ルが配置され、第２ミラートランジスタ（Ｎ２）の一方
の主電極が相互接続点を介して第５ミラートランジスタ
（Ｎ４）の一方の主電極に結合され、この相互接続点と
バッファ回路の前記の出力端子（ＶＯＵＴ）との間に容
量性素子（Ｃ１）が配置されていることを特徴とするバ
ッファ回路。 - 【請求項６】 請求項２に記載のバッファ回路におい
て、前記の第２入力端子（ＩＲＥＦ）が基準電流ミラー
回路（Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４）の入力回路
（Ｎ１１）に結合され、この基準電流ミラー回路の出力
回路（Ｎ１３）が前記の制御トランジスタ（Ｐ１）の制
御電極に接続され、この基準電流ミラー回路の出力回路
（Ｎ１３）は容量性素子（Ｃ３）を経てバッファ回路の
前記の出力端子（ＶＯＵＴ）に結合されていることを特
徴とするバッファ回路。 - 【請求項７】 請求項１〜６のいずれか一項に記載のバ
ッファ回路を有することを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9001017A NL9001017A (nl) | 1990-04-27 | 1990-04-27 | Bufferschakeling. |
| NL9001017 | 1990-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229313A JPH04229313A (ja) | 1992-08-18 |
| JP3335183B2 true JP3335183B2 (ja) | 2002-10-15 |
Family
ID=19857022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12314591A Expired - Fee Related JP3335183B2 (ja) | 1990-04-27 | 1991-04-26 | バッファ回路 |
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|---|---|
| US (1) | US5216291A (ja) |
| EP (1) | EP0454243B1 (ja) |
| JP (1) | JP3335183B2 (ja) |
| KR (1) | KR910019342A (ja) |
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| NL (1) | NL9001017A (ja) |
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| US5491443A (en) * | 1994-01-21 | 1996-02-13 | Delco Electronics Corporation | Very low-input capacitance self-biased CMOS buffer amplifier |
| US5504782A (en) * | 1994-07-29 | 1996-04-02 | Motorola Inc. | Current mode transmitter and receiver for reduced RFI |
| JPH11511280A (ja) * | 1996-05-22 | 1999-09-28 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 供給の独立のバイアス電圧および電流を発生するための低電圧バイアス回路 |
| FI101914B1 (fi) * | 1996-11-08 | 1998-09-15 | Nokia Mobile Phones Ltd | Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi |
| US5905399A (en) * | 1997-06-30 | 1999-05-18 | Sun Microsystems, Inc. | CMOS integrated circuit regulator for reducing power supply noise |
| KR100295053B1 (ko) | 1998-09-03 | 2001-07-12 | 윤종용 | 부하적응형저잡음출력버퍼 |
| US6242942B1 (en) | 1998-11-13 | 2001-06-05 | Integrated Device Technology, Inc. | Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics |
| US6091260A (en) * | 1998-11-13 | 2000-07-18 | Integrated Device Technology, Inc. | Integrated circuit output buffers having low propagation delay and improved noise characteristics |
| US6356102B1 (en) | 1998-11-13 | 2002-03-12 | Integrated Device Technology, Inc. | Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals |
| DE50012856D1 (de) * | 2000-02-15 | 2006-07-06 | Infineon Technologies Ag | Spannungs-Strom-Wandler |
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| US7071770B2 (en) * | 2004-05-07 | 2006-07-04 | Micron Technology, Inc. | Low supply voltage bias circuit, semiconductor device, wafer and system including same, and method of generating a bias reference |
| US7411455B2 (en) * | 2006-01-10 | 2008-08-12 | Fairchild Semiconductor Corporation | High output current buffer |
| DE102007041155B4 (de) * | 2007-08-30 | 2012-06-14 | Texas Instruments Deutschland Gmbh | LDO mit großem Dynamikbereich des Laststroms und geringer Leistungsaufnahme |
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| JPH0772852B2 (ja) * | 1984-01-26 | 1995-08-02 | 株式会社東芝 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
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| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
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-
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- 1990-04-27 NL NL9001017A patent/NL9001017A/nl not_active Application Discontinuation
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- 1991-04-22 DE DE69115551T patent/DE69115551T2/de not_active Expired - Fee Related
- 1991-04-23 US US07/690,445 patent/US5216291A/en not_active Expired - Fee Related
- 1991-04-24 KR KR1019910006539A patent/KR910019342A/ko active IP Right Grant
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