KR101100426B1 - 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법 - Google Patents

단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101100426B1
KR101100426B1 KR1020050038986A KR20050038986A KR101100426B1 KR 101100426 B1 KR101100426 B1 KR 101100426B1 KR 1020050038986 A KR1020050038986 A KR 1020050038986A KR 20050038986 A KR20050038986 A KR 20050038986A KR 101100426 B1 KR101100426 B1 KR 101100426B1
Authority
KR
South Korea
Prior art keywords
single crystal
thin film
mos
film transistor
silicon layer
Prior art date
Application number
KR1020050038986A
Other languages
English (en)
Other versions
KR20060116540A (ko
Inventor
노구치 타카시
조세영
선우문욱
김도영
권장연
후아샹잉
박경배
장샤오신
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050038986A priority Critical patent/KR101100426B1/ko
Priority to US11/430,117 priority patent/US7772711B2/en
Publication of KR20060116540A publication Critical patent/KR20060116540A/ko
Application granted granted Critical
Publication of KR101100426B1 publication Critical patent/KR101100426B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Abstract

단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는 반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 기판, 상기 기판에 형성된 P-MOS 단결정 박막 트랜지스터 및 상기 P-MOS 단결정 박막 트랜지스터 상에 구비된 N-MOS 단결정 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자와 이를 포함하는 반도체 장치 및 평면표시장치와 상기 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자에서 상기 P-MOS 단결정 박막 트랜지스터의 소오스 영역과 상기 N-MOS 단결정 박막 트랜지스터의 소오스 영역은 서로 연결되어 있을 수 있다. 그리고 상기 P-MOS 단결정 박막 트랜지스터와 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 가질 수도 있다. 또한, 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함하고, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터의 상기 단결정 실리콘층보다 큰 텐사일 스트레스(tensile stress)를 갖는 단결정 실리콘층을 포함한다.

Description

단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는 반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법{Semiconductor element comprising single crystalline silicon layer, semiconductor device and flat pannel display comprising the same, and method of manufacturing the same}
도 1은 본 발명의 실시예에 의한 반도체 소자의 단면도이다.
도 2는 도 1의 반도체 소자를 구성 요소로 포함하는 반도체 장치의 일예인 SRAM의 회로도이다.
도 3은 도 1의 반도체 소자가 적용된 인버터의 단면도이다.
도 4는 도 1의 반도체 소자의 제2 단결정 실리콘층의 텐사일 스트레스(tensile stress)를 평가하기 위한 실험에 사용한 대상물의 단면도이다.
도 5는 도 4의 실험 대상물에 대해 측정한 라만 쉬프트(Raman shift)의 세기를 나타낸 그래프이다.
도 6 내지 도 12는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:반도체 기판 42:버퍼 산화막
44:층간 절연층 46, 50:제1 및 제2 단결정 실리콘층
46S, 50S, 60S:소오스 영역 46D, 50D, 60D:드레인 영역
46C, 50C, 60C:채널 영역 47, 51:게이트 절연막
46A, 50A:제1 불순물 영역 46B, 50B:제2 불순물 영역
48, 52:게이트 56, 62:도전성 플러그
60:제2 단결정 실리콘층 B1:비트라인
h1, h2:콘택홀 I1, I2:도전성 불순물
S1:SOI 기판 T1-T6:제1 내지 제6 박막 트랜지스터
TFT1-TFT3:제1 내지 제3 박막 트랜지스터
W:워드라인
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는 반도체 장치 및 평면표시장치와 상기 반도체 소자의 제조 방법에 관한 것이다.
2. 관련 기술의 설명
산업 기술의 발전에 따라 기능은 많아지고 부피는 작아진 다양한 전자 제품이 소개되고 있다. 이들 전자 제품은 기능에 적합한 반도체 소자, 예컨대 트랜지스터나 메모리 소자, 논리 소자 등을 포함하고 있다.
최근, 인터넷 기술의 급속한 발전과 인터넷과 연계할 수 있는 다양한 전자 제품이 출시되면서 사용자가 인터넷을 통해 접할 수 있고, 활용할 수 있는 정보의 양이 급격히 증가되고 있다. 이에 따라 보다 많은 데이터를 저장하고 그 처리는 신속하며 부피는 줄일 수 있는 전자 제품에 대한 수요가 증가되면서 이러한 전자 제품에 사용될 수 있는 반도체 소자의 개발에 대한 관심이 높아지고 있다.
반도체 소자의 궁극적 목표는 집적도를 높이는 것, 동작 속도를 빠르게 하는 것, 전력 소모를 줄이는 것으로 요약할 수 있는데, 반도체 소자가 메모리 소자인 경우, 데이터의 불휘발성을 확보하는 것과 기록과 소거를 용이하게 하는 것이 추가될 수 있다.
이러한 목표하에 현재까지 여러 용도의 다양한 반도체 소자들과 이들이 적용된 전자 제품이 소개된 바 있는데, 메모리 소자인 SRAM의 경우, 처리 속도가 빠르고, 전력 소모를 줄일 수 있다는 이점이 있으나 다른 메모리 소자에 비해 많은 트랜지스터를 포함하기 때문에, 집적도가 상대적으로 낮다. 이에 따라 반도체 소자의 구성을 기존의 평면 구조에서 3차원 구조로 전환하고 있으나, 캐리어 이동도(mobility)가 낮은 문제점을 갖고 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래 기술의 문제점을 개선하기 위한 것으로서, 집적도를 충분히 확보하면서 캐리어의 이동도를 높일 수 있는 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 구성 요소 로 포함하는 반도체 장치 및 평면표시장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판에 형성된 P-MOS 단결정 박막 트랜지스터 및 상기 P-MOS 단결정 박막 트랜지스터 상에 구비된 N-MOS 단결정 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
이러한 반도체 소자에서 상기 P-MOS 단결정 박막 트랜지스터의 소오스 영역과 상기 N-MOS 단결정 박막 트랜지스터의 소오스 영역은 서로 연결되어 있을 수 있다. 그리고 상기 P-MOS 단결정 박막 트랜지스터와 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 가질 수도 있다. 이때, 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함하고, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터의 상기 단결정 실리콘층보다 큰 텐사일 스트레스(tensile stress)를 갖는 단결정 실리콘층을 포함한다.
상기 기판은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판 상에 형성된, 풀 업(pull up) 트랜지스터와 풀 다운(pull down) 트랜지스터와 패스 (pass) 트랜지스터를 포함하는 스태틱 랜덤 엑세스 메모리(SRAM)에 있어서, 상기 풀 업 트랜지스터 및 상기 풀 다운 트랜지스터는 순차적으로 적층되어 있고, 각각은 P-MOS 단결정 박막 트랜지스터와 N-MOS 단결정 박막 트랜지스터인 것을 특징으로 하는 SRAM을 제공한다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, P-MOS 트랜지스터와 N-MOS 트랜지스터를 포함하는 논리 소자에 있어서, 상기 P-MOS 트랜지스터와 상기 N-MOS 트랜지스터는 순차적으로 적층되어 있고, 각각은 P-MOS 단결정 박막 트랜지스터와 상기 N-MOS 단결정 박막 트랜지스터인 것을 특징으로 하는 논리 소자도 제공한다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 평면표시패널 상에 P-MOS 트랜지스터와 N-MOS 트랜지스터를 포함하는 시스템 칩이 장착된 평면표시장치에 있어서, 상기 P-MOS 트랜지스터와 상기 N-MOS 트랜지스터는 순차적으로 적층되어 있고, 각각은 P-MOS 단결정 박막 트랜지스터와 상기 N-MOS 단결정 박막 트랜지스터인 것을 특징으로 하는 평면표시장치를 제공한다.
상기 SRAM, 상기 논리소자 및 상기 평면표시장치에서 상기 P-MOS 단결정 박막 트랜지스터와 상기 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 가질 수 있다. 그리고 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함한다. 또한, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터의 상기 단결정 실리콘층보다 큰 텐사일 스트레스를 갖는 단결 정 실리콘층을 포함한다. 이때, 상기 기판과 상기 평면표시패널은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나로 된 것일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판의 소정 영역 상에 제1 단결정 실리콘층을 형성하는 제1 단계, 상기 제1 단결정 실리콘층의 소정 영역 상에 제1 게이트 절연막과 제1 게이트를 순차적으로 형성하는 제2 단계, 상기 제1 게이트를 마스크로 하여 상기 제1 단결정 실리콘층에 p형 도전성 불순물을 주입하는 제3 단계, 상기 기판 상에 상기 게이트와 상기 제1 단결정 실리콘층을 덮는 층간 절연층을 형성하는 제4 단계, 상기 층간 절연층의 소정 영역 상에 상기 제1 단결정 실리콘층과 동일한 결정 방향을 갖되, 상기 제1 단결정 실리콘층보다 큰 텐사일 스트레스를 갖는 제2 단결정 실리콘층을 형성하는 제5 단계, 상기 제2 단결정 실리콘층의 소정 영역 상에 제2 게이트 절연막 및 제2 게이트를 순차적으로 적층하는 제6 단계 및 상기 제2 게이트를 마스크로 하여 상기 제2 단결정 실리콘층에 n형 도전성 불순물을 주입하는 제7 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이러한 제조 방법에서 상기 제1 단결정 실리콘층은 결정면이 <100>이고, 결정 방향이 (100)일 수 있다.
또한, 상기 제5 단계는 상기 층간 절연층에 상기 제1 단결정 실리콘층의 상기 p형 도전성 불순물이 주입된 영역이 노출되는 콘택홀을 형성하는 제5a 단계, 상기 콘택홀을 도전성 플러그로 채우는 제5b 단계 및 상기 층간 절연층 상에 상기 도전성 플러그의 노출된 상부면을 덮는 상기 제2 단결정 실리콘층을 형성하는 제5c 단계를 더 포함할 수 있다.
또한, 상기 제1 단계는 상기 기판 상에 비정질 실리콘층을 성장시키는 단계, 상기 비정질 실리콘층에 실리콘을 이온 주입하는 단계 및 상기 실리콘이 이온 주입된 상기 비정질 실리콘층에 엑시머 레이저를 조사하는 단계를 더 포함할 수 있다.
또한, 상기 제5c 단계는 상기 층간 절연층 상에 상기 도전성 플러그의 상부면을 덮는 비정질 실리콘층을 성장시키는 단계, 상기 비정질 실리콘층에 실리콘을 주입하는 이온 주입하는 단계 및 상기 실리콘이 이온 주입된 상기 비정질 실리콘층에 엑시머 레이저를 조사하는 단계를 더 포함할 수 있다.
또한, 상기 기판은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나일 수 있다.
이러한 본 발명을 이용하면, 반도체 소자 및 이를 포함하는 반도체 장치의 집적도를 높일 수 있다. 또한, 본 발명의 반도체 소자에서 N-MOS 단결정 박막 트랜지스터의 단결정 실리콘층은 P-MOS 단결정 박막 트랜지스터의 단결정 실리콘층보다 텐사일 스트레스가 크고, 상기 P-MOS 단결정 박막 트랜지스터의 단결정 실리콘층은 (100)의 결정면과 <100>의 결정 방향을 갖는다. 따라서 본 발명을 이용하면, 집적도를 높임과 동시에 캐리어의 이동도도 증가시킬 수 있다. 또한, 이러한 반도체 소자를 포함하는 시스템 칩이 장착된 평면표시장치의 경우, 장치의 동작 특성을 균일하게 유지할 수 있고, 성능을 높일 수 있으며, 고 품질의 영상을 표시할 수 있다.
이하, 본 발명의 실시예에 의한 단결정 실리콘층을 포함하는 반도체 소자와 이를 포함하는 반도체 장치 및 평면표시장치와 상기 반도체 소자의 제조 방법을 첨 부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 반도체 소자(이하, 본 발명의 반도체 소자)에 대해 설명한다.
도 1을 참조하면, 반도체 기판(40) 상에 버퍼 산화막(42)이 구비되어 있다. 버퍼 산화막(42)은 실리콘 산화막(SiO2)일 수 있다. 버퍼 산화막(42) 상에 제1 단결정 실리콘층(46)이 존재한다. 제1 단결정 실리콘층(46)은 소오스 영역(46S), 채널영역(46C) 및 드레인 영역(46D)으로 구분되어 있다. 소오스 및 드레인 영역(46S, 46D)에 p+ 도전성 불순물이 도핑되어 있다. 채널영역(46C)은 (100)의 결정면을 갖고 <100>의 결정 방향을 갖는 것이 바람직하다. 제1 단결정 실리콘층(46)의 채널영역(46C) 위에 게이트(48)가 존재한다. 게이트(48)와 채널영역(46C)사이에는 게이트 절연막이 존재한다. 게이트(48)와 소오스 및 드레인 영역(46S, 46D)과 채널영역(46C)은 P-MOS형 제1 박막 트랜지스터(TFT1)를 구성한다. 제1 박막 트랜지스터(TFT1)는 층간 절연층(44)으로 덮여 있다. 층간 절연층(44)은 실리콘 산화막일 수 있다. 층간 절연층(44)에 소오스 및 드레인 영역(46S, 46D) 중 어느 하나, 예를 들면 소오스 영역(46S)이 노출되는 콘택홀(h1)이 형성되어 있다. 콘택홀(h1)은 도전성 플러그(56)로 채워져 있다. 층간 절연층(44) 상에 도전성 플러그(56)의 노출된 부분을 덮는 제2 단결정 실리콘층(50)이 구비되어 있다. 제2 단결정 실리콘층(50)은 비정질 실리콘층과 엑시머 레이저를 이용하는 통상의 형성 방법으로 형성할 수 있다. 제2 단결정 실리콘층(50)은 소오스 영역(50S), 채널영역(50C) 및 드레인 영 역(50D)으로 구분되어 있다. 소오스 및 드레인 영역(50S, 50D)에 n+ 타입의 도전성 불순물이 도핑되어 있다. 채널영역(50C)은 제1 단결정 실리콘층(46)의 채널 영역(46C)과 동일한 결정 방향을 갖는 것이 바람직하다. 제2 단결정 실리콘층(50)의 채널 영역(50C) 위에 게이트(52)가 존재한다. 게이트(52)와 채널영역(50C)사이에는 게이트 절연막이 존재한다. 게이트(52)와 n+ 도전성 불순물이 도핑된 소오스 및 드레인 영역(50S, 50D)과 채널영역(50C)은 N-MOS형 제2 박막 트랜지스터(TFT2)를 구성한다. 제1 및 제2 박막 트랜지스터(TFT1, TFT2)의 게이트(52, 48)는 하나의 공통 게이트로 대체될 수도 있다.
이와 같이, 본 발명의 반도체 소자는 수직으로 적층된 P-MOS와 N-MOS형 단결정 박막 트랜지스터를 포함한다.
이러한 본 발명의 반도체 소자는 여러 반도체 장치에 포함될 수 있다.
예를 들면, 도 2는 풀 시모스(Full CMOS) 타입의 SRAM의 회로를 보여준다.
도 2에 도시한 SRAM은 제1 내지 제6 박막 트랜지스터(T1-T6)를 포함한다. 제2 및 제4 박막 트랜지스터(T2, T4)는 N-MOS형 풀 다운 박막 트랜지스터(Pull down TFT)이고, 제1 및 제3 박막 트랜지스터(T1, T3)는 P-MOS형 풀 업 트랜지스터(Pull up TFT)이다. 그리고 제5 및 제6 박막 트랜지스터(T5, T6)는 N-MOS형 패스 박막 트랜지스터(Pass TFT)이다. 도 2에서 W와 B1은 각각 워드라인 및 비트라인을 나타낸다.
이와 같은 SRAM에서 제1 및 제2 박막 트랜지스터(T1, T2)와 제3 및 제4 박막 트랜지스터(T3, T4)를 각각 도 1에 도시한 바와 같이 구성할 수 있다. 이 경우, 도 1의 제1 박막 트랜지스터(TFT1)는 SRAM의 제1 박막 트랜지스터(T1) 또는 제3 박막 트랜지스터(T3)가 될 수 있고, 제2 박막 트랜지스터(TFT2)는 SRAM의 제2 박막 트랜지스터(T2) 또는 제4 박막 트랜지스터(T4)가 될 수 있다.
한편, 인버터, NOR와 NAND 논리 소자 등은 P-MOS와 N-MOS 트랜지스터를 포함한다. 따라서 인버터와 상기 논리소자의 트랜지스터를 박막 트랜지스터로 대체하는 경우, 상기 인버터와 상기 논리소자에도 본 발명의 반도체 소자를 적용할 수 있다.
도 3은 그 일예로 본 발명의 반도체 소자를 인버터에 적용한 경우를 보여준다.
도 3을 참조하면, 실리콘 기판(40) 상에 버퍼 산화막(42)이 존재한다. 버퍼 산화막(42)은 실리콘 산화막일 수 있다. 버퍼 산화막(42) 상에 제1 박막 트랜지스터(TFT1)가 존재한다. 제1 박막 트랜지스터(TFT1)는 층간 절연층(44)으로 덮여 있다. 층간 절연층(44)은 실리콘 산화막일 수 있다. 층간 절연층(44)에 제1 박막 트랜지스터(TFT1)의 소오스 영역(46S)이 노출되는 홀(h2)이 형성되어 있고, 홀(h2)은 도전성 플러그(62)로 채워져 있다. 층간 절연층(44) 상에 제2 단결정 실리콘층(60)이 구비되어 있다. 제2 단결정 실리콘층(60)은 소오스 영역(60S), 채널영역(60C) 및 드레인 영역(60D)을 구분되어 있다. 제2 단결정 실리콘층(60)은 채널 영역(60C)이 그 아래에 위치하는 제1 단결정 실리콘층(46)의 채널 영역(46C) 위에 위치하도록 구비되어 있다. 제2 단결정 실리콘층(60)은 제1 박막 트랜지스터(TFT1)의 게이트(48)와 함께 제3 박막 트랜지스터(TFT3)를 이룬다. 곧, 제1 및 제3 박막 트랜지스터(TFT1, TFT3)는 게이트(48)를 공유한다.
도면으로 도시하지는 않았지만, 상기한 본 발명의 반도체 소자는 평면표시장치, 예를 들면 LCD, ELD(Electro Luminescent Display) 등에 장착되는 메모리 소자(RAM), 시스템 칩, 구동 회로에 사용될 수도 있다.
한편, 본 발명자는 본 발명의 실시예에 의한 반도체 소자에서 P-MOS 박막 트랜지스터의 단결정 실리콘층과 상기 P-MOS 박막 트랜지스터 상에 적층되는 N-MOS 박막 트랜지스터의 단결정 실리콘층의 텐사일 스트레스의 크기를 비교하기 위한 실험을 실시하였다.
상기 실험을 위해, 본 발명자는 도 4에 도시한 바와 같이, 반도체 기판(90), 실리콘 산화막(92) 및 제1 단결정 실리콘층(70)이 순차적으로 적층된 SOI 기판(100)과 이에 도전성 플러그(85)로 연결되는 제2 단결정 실리콘층(80)을 포함하는 실험 대상물을 형성하였다. 이때, 상기 제2 단결정 실리콘층(80)은 비정질 실리콘층과 엑시머 레이저를 이용하는 통상적인 방법으로 형성하였다. 그리고 제1 단결정 실리콘층(70)은 도 2 및 도 3에 도시한 반도체 소자의 제1 단결정 실리콘층(46)과 동일한 결정면과 결정 방향을 갖는 단결정 실리콘층으로 형성하였다. 또한, 제2 단결정 실리콘층(80)은 도 2 및 도 3의 반도체 소자의 제2 단결정 실리콘층(50 또는 60)과 동일한 결정 방향을 갖는 단결정 실리콘층으로 형성하였다. 상기 실험에서 제2 단결정 실리콘층(80)에 대한 텐사일 스트레스의 존재 여부를 확인하기 위해, 제2 단결정 실리콘층(80)의 제1 내지 제3 지점(P1-P3)에서 각각 라만 쉬프트 세기를 측정하고, 각 지점에서 제1 및 제2 단결정 실리콘층(70, 80)에 대한 상기 라만 쉬프트 세기를 비교하였다.
도 5는 상기 실험의 제2 지점(P2)에서 측정한 결과를 보여주는 그래프이다. 도면으로 도시하지는 않았지만, 제1 및 제3 지점(P1, P3)에서 측정한 결과도 도 5에 도시한 그래프와 크게 다르지 않다.
도 5에서 제1 그래프(G1)는 제1 단결정 실리콘층(70)에 대한 라만 쉬프트 측정 결과를 나타낸다. 그리고 제2 그래프(G2)는 제2 단결정 실리콘층(80)에 대한 라만 쉬프트 측정 결과를 나타낸다. 또한, 제3 그래프(G3)는 제1 및 제2 그래프(G1, G2)의 합을 나타낸다.
다음 표 1은 도 5에 도시한 제1 및 제2 그래프(G1, G2)들의 특성을 정리한 것이다.
그래프 면적(area) 중심(center) 폭(width) 높이(height)
제1 그래프(G1) 5176.5 512.76 6.1066 676.36
제2 그래프(G2) 449.29 520.74 4.3269 82.849
표 1에서 중심(central)은 각 그래프의 최고 피크를 세로 축과 평행하게 지나는 세로 선(L1, L2)과 가로축이 만나는 곳에서의 라만 쉬프트 값을 나타낸다. 면적(area)은 각 그래프에 대한 면적을 나타낸다. 폭(width)은 각 그래프의 중간 높이에서 측정한 각 그래프의 폭을 나타낸다. 높이(height)는 각 그래프의 최고 피크가 존재하는 위치에서 측정한 각 그래프의 높이를 나타낸다.
도 5와 표 1을 참조하면, 제1 그래프(G1)에 비해 제2 그래프(G2)의 세기가 훨씬 큰 것을 알 수 있다. 제1 및 제2 그래프(G1, G2)의 세기는 각각 제1 및 제2 단결정 실리콘층(70, 80)의 텐사일 스트레스(tensile stress)를 나타내는 바, 도 5의 결과로부터 제2 단결정 실리콘층(80)의 텐사일 스트레스가 제1 단결정 실리콘층(70)보다 훨씬 큰 것을 알 수 있다.
도 5의 결과를 얻기 위해 만든, 도 4의 실험 대상물에서 제1 및 제2 단결정 실리콘층(70, 80)은 각각 도 2 및 도 3에 도시한 반도체 소자의 제1 단결정 실리콘층(46) 및 제2 단결정 실리콘층(50, 60)과 동일한 것이므로, 도 5의 결과는 바로 도 2 및 도 3에 도시한 반도체 소자의 제2 단결정 실리콘층(50, 60)의 텐사일 스트레스가 제1 단결정 실리콘층(46)보다 훨씬 크다는 것을 의미한다.
다음 표 2 및 표 3은 각각 상기 제1 및 제3 지점(P1, P3)에 대한 라만 쉬프트를 측정한 그래프(미도시)의 특성을 정리한 것이다. 표 2 및 표 3의 수치를 고려할 때, 표 2 및 표 3에서 제1 및 제2 그래프사이의 관계는 도 5에 도시한 제1 및 제2 그래프(G1, G2)의 관계와 크게 다르지 않음을 알 수 있다.
면적(area) 중심(center) 폭(width) 높이(height)
제1 그래프 2085.5 513.96 4.5066 369.23
제2 그래프 476.51 519.85 4.8505 78.384
면적(area) 중심(center) 폭(width) 높이(height)
제1 그래프 4730.2 515.59 5.1973 726.18
제2 그래프 345.57 522.9 5.3411 51.623
다음에는 본 발명의 반도체 소자의 제조 방법에 대해 설명한다.
도 6을 참조하면, 실리콘 기판(40), 실리콘 산화막(42) 및 제1 단결정 실리콘층(46)이 순차적으로 적층되어 구성되는 SOI 기판(S1)을 준비한다. 이때, SOI 기판(S1)은 제1 단결정 실리콘층(46)의 결정면이 (100)이고, 결정방향이 <100>인 것을 사용하는 것이 바람직하다. SOI 기판(S1)은 유리(glass) 혹은 플라스틱 기판으로 대체될 수도 있다.
도 7을 참조하면, 제1 단결정 실리콘층(46)을 셀 단위로 패터닝한 다음, 셀 단위로 패터닝된 제1 단결정 실리콘층(46)의 소정 영역 상에 게이트 절연막(47) 및 게이트(48)를 순차적으로 형성한다. 이때, 게이트 절연막(47)은 실리콘 산화막으로 형성할 수 있다. 게이트(48)를 형성한 후, 게이트(48)를 마스크로 사용하여 제1 단결정 실리콘층(46)의 노출된 영역에 도전성 불순물(I1)을 이온 주입한다. 이때, 도전성 불순물(I1)은 p형 불순물인 것이 바람직하다. 도전성 불순물(I1)의 이온 주입 결과, 도 8에 도시한 바와 같이, 제1 단결정 실리콘층(46)에 제1 및 제2 불순물 영역(46A, 46B)이 형성된다. 제1 불순물 영역(46A)은 도 2 또는 도 3의 소오스 영역(46S)이 될 수 있고, 제2 불순물 영역(46B)은 드레인 영역(46D)이 될 수 있다.
제1 단결정 실리콘층(46)에 제1 및 제2 불순물 영역(46A, 46B)이 형성됨으로써, SOI 기판(S1)에 P-MOS 박막 트랜지스터가 형성된다. 계속해서, 도 9를 참조하면, SOI기판(S1)의 버퍼막(42) 상에 상기 P-MOS 박막 트랜지스터를 덮는 층간 절연층(44)을 형성하고, 층간 절연층(44)의 표면을 평탄화한다. 층간 절연층(44)은 CVD방법을 이용하여 실리콘 산화막으로 형성할 수 있다. 층간 절연층(44)에 제1 불순물 영역(46A)이 노출되는 콘택홀(h1)을 형성한다.
도 10을 참조하면, 콘택홀(h1)은 도전성 플러그(56)로 채운다. 층간 절연층(44) 상에 도전성 플러그(56)의 상부면을 덮는 제2 단결정 실리콘층(50)을 형성한다. 제2 단결정 실리콘층(50)은 비정질 실리콘층과 엑시머 레이저를 이용하는 통상의 형성 방법으로 형성할 수 있다. 이 과정에서 제2 단결정 실리콘층(50)의 결정 방향은 제1 단결정 실리콘층(46)과 동일하게 되도록 형성한다. 이렇게 제2 단결정 실리콘층(50)을 형성한 다음, 도 11에 도시한 바와 같이, 제2 단결정 실리콘층(50)을 소정의 형태로 패터닝한다. 제2 단결정 실리콘층(50)은 제1 단결정 실리콘층(46)과 동일한 형태로 패터닝하고, 제1 단결정 실리콘층(46) 바로 위에 형성한다. 계속해서, 도 11을 참조하면, 소정 형태로 패터닝된 제2 단결정 실리콘층(50)의 소정 영역 상에 게이트 절연막(51)과 게이트(52)를 순차적으로 형성한다. 게이트 절연막(51)은 상기 P-MOS형 박막 트랜지스터의 게이트 절연막(47)과 동일한 물질로 형성할 수 있다. 게이트(52) 형성 후, 게이트(52)를 마스크로 사용하여 제2 단결정 실리콘층(50)의 노출된 영역에 소정의 도전성 불순물(I2)을 이온 주입한다. 상기 소정의 도전성 불순물(I2)은 n형 불순물일 수 있다. 이와 같은 이온 주입 결과, 도 12에 도시한 바와 같이, 제2 단결정 실리콘층(50)에 게이트(52)의 폭만큼 이격된 제3 및 제4 불순물 영역(50A, 50B)이 형성된다. 제2 단결정 실리콘층(50)의 제3 및 제4 불순물 영역(50A, 50B)사이의 게이트 절연막(51)으로 덮인 부분은 채널 영역(50C)이 된다. 제3 및 제4 불순물 영역(50A, 50B)은 각각 도 2 또는 도 3의 소오스 영역(50S) 및 드레인 영역(50D)이 될 수 있다. 따라서 게이트(52)와 채널영역(50C)과 상기 n형 불순물의 이온 주입에 따라 형성된 제3 및 제4 불순물 영역(50A, 50B)은 N-MOS형 박막 트랜지스터를 형성한다.
이렇게 해서, P-MOS형 박막 트랜지스터와 N-MOS형 박막 트랜지스터가 순차적으로 적층된 반도체 소자가 형성된다. 상기 반도체 소자는, 예를 들면 CMOS, 메모리 소자의 일부 또는 논리 소자의 일부를 구성할 수 있으므로, 상기한 본 발명의 반도체 소자의 제조 방법은 CMOS, 메모리 소자 및 논리 소자의 제조 방법에 적용할 수도 있다. 또한, CMOS와 메모리 소자와 논리소자 등은 SOG(System On Glass)나 SOP(System On Plastic)에서 유리 기판이나 플라스틱 기판 상에 만들어 질 수 있으므로, 상술한 본 발명의 반도체 소자의 제조 방법은 SOG 및 SOP의 제조 방법에도 적용할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상술한 본 발명의 제조 방법에서 SOI 기판의 제조 방법을 기존의 방법과 다르게 하거나 제2 단결정 실리콘층을 기존의 방법과 다르게 형성하는 방법으로 본 발명의 제조 방법에 대한 변형을 시도할 수 있을 것이다. 또한, 상하 단결정 박막 트랜지스터의 위치를 반대로 할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 반도체 소자는 수직으로 적층된 P-MOS 단결정 박막 트랜지스터와 N-MOS 단결정 박막 트랜지스터를 포함한다. 따라서 본 발명을 이용하면, 집적도를 높일 수 있다. 또한, 본 발명의 반도체 소자에서 상기 N-MOS 단결정 박막 트랜지스터의 단결정 실리콘층은 상기 P-MOS 단결정 박막 트랜지스터 의 단결정 실리콘층보다 텐사일 스트레스가 크고, 상기 P-MOS 단결정 박막 트랜지스터의 단결정 실리콘층은 (100)의 결정면과 <100>의 결정 방향을 갖는다. 따라서 본 발명의 반도체 소자를 이용하면, 집적도를 높임과 동시에 캐리어(전자와 홀)의 이동도를 증가시킬 수 있다. 또한, 이러한 반도체 소자를 포함하는 시스템 칩이 장착된 평면표시장치의 경우, 장치의 동작 특성을 균일하게 유지할 수 있고, 성능을 높일 수 있으며, 고 품질의 영상을 표시할 수 있다.

Claims (27)

  1. 기판;
    상기 기판에 형성된 P-MOS 단결정 박막 트랜지스터; 및
    상기 P-MOS 단결정 박막 트랜지스터 상에 구비된 N-MOS 단결정 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터의 소오스 영역과 상기 N-MOS 단결정 박막 트랜지스터의 소오스 영역은 서로 연결된 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터와 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터 의 상기 단결정 실리콘층보다 큰 텐사일 스트레스(tensile stress)를 갖는 단결정 실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 기판은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
  7. 기판, 상기 기판 상에 형성된, 풀 업(pull up) 트랜지스터와 풀 다운(pull down) 트랜지스터와 패스(pass) 트랜지스터를 포함하는 스태틱 랜덤 엑세스 메모리(SRAM)에 있어서,
    상기 풀 업 트랜지스터 및 상기 풀 다운 트랜지스터는 순차적으로 적층되어 있고, 각각은 P-MOS 단결정 박막 트랜지스터와 N-MOS 단결정 박막 트랜지스터인 것을 특징으로 하는 SRAM.
  8. 제 7 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터와 상기 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 갖는 것을 특징으로 하는 SRAM.
  9. 제 7 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함하는 것을 특징으로 하는 SRAM.
  10. 제 9 항에 있어서, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터의 상기 단결정 실리콘층보다 큰 텐사일 스트레스(tensile stress)를 갖는 단결정 실리콘층을 포함하는 것을 특징으로 하는 SRAM.
  11. 제 7 항에 있어서, 상기 기판은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나인 것을 특징으로 하는 SRAM.
  12. P-MOS 트랜지스터와 N-MOS 트랜지스터를 포함하는 논리 소자에 있어서,
    상기 P-MOS 트랜지스터와 상기 N-MOS 트랜지스터는 기판 상에 순차적으로 적층되어 있고, 상기 P-MOS 트랜지스터는 P-MOS 단결정 박막 트랜지스터이고 상기 N-MOS 트랜지스터는 N-MOS 단결정 박막 트랜지스터인 것을 특징으로 하는 논리 소자.
  13. 제 12 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터와 상기 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 갖는 것을 특징으로 하는 논리 소자.
  14. 제 12 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함하는 것을 특징으로 하는 논리 소자.
  15. 제 14 항에 있어서, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결 정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터의 상기 단결정 실리콘층보다 큰 텐사일 스트레스(tensile stress)를 갖는 단결정 실리콘층을 포함하는 것을 특징으로 하는 논리 소자.
  16. 제 12 항에 있어서, 상기 기판은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나인 것을 특징으로 하는 논리 소자.
  17. 평면표시패널 상에 P-MOS 트랜지스터와 N-MOS 트랜지스터를 포함하는 시스템 칩이 장착된 평면표시장치에 있어서,
    상기 P-MOS 트랜지스터와 상기 N-MOS 트랜지스터는 순차적으로 적층되어 있고, 상기 P-MOS 트랜지스터는 P-MOS 단결정 박막 트랜지스터이고 상기 N-MOS 트랜지스터는 N-MOS 단결정 박막 트랜지스터인 것을 특징으로 하는 평면표시장치.
  18. 제 17 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터와 상기 N-MOS 단결정 박막 트랜지스터는 공통 게이트를 갖는 것을 특징으로 하는 평면표시장치.
  19. 제 17 항에 있어서, 상기 P-MOS 단결정 박막 트랜지스터는 결정면이 (100)이고, 결정방향이 <100>인 단결정 실리콘층을 포함하는 것을 특징으로 하는 평면표시장치.
  20. 제 19 항에 있어서, 상기 N-MOS 단결정 박막 트랜지스터는 상기 P-MOS 단결정 박막 트랜지스터와 동일한 결정 방향을 갖고, 상기 P-MOS 단결정 박막 트랜지스터의 상기 단결정 실리콘층보다 큰 텐사일 스트레스(tensile stress)를 갖는 단결정 실리콘층을 포함하는 것을 특징으로 하는 평면표시장치.
  21. 제 17 항에 있어서, 상기 평면표시패널은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나인 것을 특징으로 하는 평면표시장치.
  22. 기판의 소정 영역 상에 제1 단결정 실리콘층을 형성하는 제1 단계;
    상기 제1 단결정 실리콘층의 소정 영역 상에 제1 게이트 절연막과 제1 게이트를 순차적으로 형성하는 제2 단계;
    상기 제1 게이트를 마스크로 하여 상기 제1 단결정 실리콘층에 p형 도전성 불순물을 주입하는 제3 단계;
    상기 기판 상에 상기 게이트와 상기 제1 단결정 실리콘층을 덮는 층간 절연층을 형성하는 제4 단계;
    상기 층간 절연층의 소정 영역 상에 상기 제1 단결정 실리콘층과 동일한 결정 방향을 갖되, 상기 제1 단결정 실리콘층보다 큰 텐사일 스트레스를 갖는 제2 단결정 실리콘층을 형성하는 제5 단계;
    상기 제2 단결정 실리콘층의 소정 영역 상에 제2 게이트 절연막 및 제2 게이트를 순차적으로 적층하는 제6 단계; 및
    상기 제2 게이트를 마스크로 하여 상기 제2 단결정 실리콘층에 n형 도전성 불순물을 주입하는 제7 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서, 상기 제1 단결정 실리콘층은 결정면이 <100>이고, 결정 방향이 (100)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 22 항에 있어서, 상기 제5 단계는,
    상기 층간 절연층에 상기 제1 단결정 실리콘층의 상기 p형 도전성 불순물이 주입된 영역이 노출되는 콘택홀을 형성하는 제5a 단계;
    상기 콘택홀을 도전성 플러그로 채우는 제5b 단계; 및
    상기 층간 절연층 상에 상기 도전성 플러그의 노출된 상부면을 덮는 상기 제2 단결정 실리콘층을 형성하는 제5c 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 22 항에 있어서, 상기 제1 단계는,
    상기 기판 상에 비정질 실리콘층을 성장시키는 단계;
    상기 비정질 실리콘층에 실리콘을 이온 주입하는 단계; 및
    상기 실리콘이 이온 주입된 상기 비정질 실리콘층에 엑시머 레이저를 조사하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 24 항에 있어서, 상기 제5c 단계는,
    상기 층간 절연층 상에 상기 도전성 플러그의 상부면을 덮는 비정질 실리콘층을 성장시키는 단계;
    상기 비정질 실리콘층에 실리콘을 주입하는 이온 주입하는 단계; 및
    상기 실리콘이 이온 주입된 상기 비정질 실리콘층에 엑시머 레이저를 조사하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 22 항에 있어서, 상기 기판은 SOI 기판, 유리 기판 및 플라스틱 기판 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020050038986A 2005-05-10 2005-05-10 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법 KR101100426B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050038986A KR101100426B1 (ko) 2005-05-10 2005-05-10 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법
US11/430,117 US7772711B2 (en) 2005-05-10 2006-05-09 Semiconductor device including single crystal silicon layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050038986A KR101100426B1 (ko) 2005-05-10 2005-05-10 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060116540A KR20060116540A (ko) 2006-11-15
KR101100426B1 true KR101100426B1 (ko) 2011-12-30

Family

ID=37462280

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050038986A KR101100426B1 (ko) 2005-05-10 2005-05-10 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US7772711B2 (ko)
KR (1) KR101100426B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017116143A1 (ko) * 2015-12-29 2017-07-06 재단법인 나노기반소프트일렉트로닉스연구단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158739A1 (en) * 2006-01-06 2007-07-12 International Business Machines Corporation Higher performance CMOS on (110) wafers
KR100831274B1 (ko) * 2006-09-12 2008-05-22 동부일렉트로닉스 주식회사 시스템 인 칩 방식 에스램 소자 및 그 제조 방법
KR101329352B1 (ko) * 2007-10-17 2013-11-13 삼성전자주식회사 반도체 장치의 제조방법
JP5248995B2 (ja) * 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
US7772059B2 (en) * 2008-01-16 2010-08-10 Texas Instruments Incorporated Method for fabricating graphene transistors on a silicon or SOI substrate
US7687308B2 (en) * 2008-08-15 2010-03-30 Texas Instruments Incorporated Method for fabricating carbon nanotube transistors on a silicon or SOI substrate
CN103794612B (zh) * 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
KR102011874B1 (ko) 2013-03-05 2019-08-19 삼성전자주식회사 박막 트랜지스터를 포함하는 표시 장치
KR102150969B1 (ko) 2013-12-05 2020-10-26 삼성전자주식회사 반도체 장치 및 그 제조방법
TW201611298A (zh) * 2014-09-12 2016-03-16 中華映管股份有限公司 雙薄膜電晶體及其製造方法
TWI551045B (zh) * 2015-12-16 2016-09-21 拓緯實業有限公司 光繼電器
KR102614533B1 (ko) * 2016-08-23 2023-12-15 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR20180030286A (ko) * 2016-09-12 2018-03-22 삼성디스플레이 주식회사 테스트부를 갖는 표시장치
CN106206430B (zh) * 2016-10-11 2021-01-01 深圳市华星光电技术有限公司 一种薄膜晶体管结构的制作方法
KR102571610B1 (ko) * 2017-02-13 2023-08-30 삼성디스플레이 주식회사 반도체 장치 및 이의 제조방법
US10504939B2 (en) * 2017-02-21 2019-12-10 The Hong Kong University Of Science And Technology Integration of silicon thin-film transistors and metal-oxide thin film transistors
GB2561004B (en) * 2017-03-31 2022-06-01 Pragmatic Printing Ltd Electronic structures and their methods of manufacture
GB2601257B (en) * 2017-03-31 2022-09-14 Pragmatic Printing Ltd Electronic structures and their methods of manufacture
KR102630641B1 (ko) 2018-01-25 2024-01-30 삼성디스플레이 주식회사 표시장치 및 그의 제조방법
US20210183833A1 (en) * 2019-12-17 2021-06-17 Innolux Corporation Electronic device
US11895816B2 (en) * 2020-12-04 2024-02-06 Arm Limited Bitcell architecture
US20230164970A1 (en) * 2021-11-19 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices including transistors on multiple layers
CN116230775A (zh) * 2021-12-08 2023-06-06 北京超弦存储器研究院 薄膜晶体管及制备方法、存储单元及制备方法、存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862237A (en) * 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
US5124769A (en) * 1990-03-02 1992-06-23 Nippon Telegraph And Telephone Corporation Thin film transistor
JPH06334148A (ja) * 1993-05-20 1994-12-02 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04241466A (ja) * 1991-01-16 1992-08-28 Casio Comput Co Ltd 電界効果型トランジスタ
US5404326A (en) * 1992-06-30 1995-04-04 Sony Corporation Static random access memory cell structure having a thin film transistor load
JP2873660B2 (ja) * 1994-01-08 1999-03-24 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
JP2003282880A (ja) * 2002-03-22 2003-10-03 Hitachi Displays Ltd 表示装置
US6803263B1 (en) * 2003-04-22 2004-10-12 Toppoly Optoelectronics Corp. Method of fabricating TFT with self-aligned structure
US7199451B2 (en) * 2004-09-30 2007-04-03 Intel Corporation Growing [110] silicon on [001]-oriented substrate with rare-earth oxide buffer film
US7652291B2 (en) * 2005-05-28 2010-01-26 Samsung Mobile Display Co., Ltd. Flat panel display

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862237A (en) * 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
US5124769A (en) * 1990-03-02 1992-06-23 Nippon Telegraph And Telephone Corporation Thin film transistor
JPH06334148A (ja) * 1993-05-20 1994-12-02 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017116143A1 (ko) * 2015-12-29 2017-07-06 재단법인 나노기반소프트일렉트로닉스연구단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
KR101855846B1 (ko) * 2015-12-29 2018-05-09 포항공과대학교 산학협력단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
US20190006424A1 (en) * 2015-12-29 2019-01-03 Center For Advanced Soft Electronics 3d static ram core cell having vertically stacked structure, and static ram core cell assembly comprising same
US10692935B2 (en) * 2015-12-29 2020-06-23 Center For Advanced Soft Electronics 3D static RAM core cell having vertically stacked structure, and static RAM core cell assembly comprising same

Also Published As

Publication number Publication date
US20060267100A1 (en) 2006-11-30
US7772711B2 (en) 2010-08-10
KR20060116540A (ko) 2006-11-15

Similar Documents

Publication Publication Date Title
KR101100426B1 (ko) 단결정 실리콘층을 포함하는 반도체 소자, 이를 포함하는반도체 장치 및 평면표시장치와 반도체 소자의 제조 방법
US10020231B2 (en) Semiconductor device and method for fabricating the same
US9875784B1 (en) Three-dimensional (3D) ferroelectric dipole metal-oxide semiconductor ferroelectric field-effect transistor (MOSFeFET) system, and related methods and systems
US9536881B2 (en) Semiconductor devices having fin shaped channels
US7235437B2 (en) Multi-planar layout vertical thin-film transistor inverter
KR102155511B1 (ko) 반도체 장치 및 그 제조 방법
US9299811B2 (en) Methods of fabricating semiconductor devices
CN100407426C (zh) 半导体器件中的节点接触结构及其制造方法
KR100274408B1 (ko) 반도체 장치 및 그 제조방법
KR100418089B1 (ko) 반도체 소자의 박막 트랜지스터 제조 방법
JP5847549B2 (ja) 半導体装置
US20060289940A1 (en) Fin FET CMOS device, method of manufacturing the same, and memory including fin FET CMOS device
US20120202330A1 (en) Semiconductor device and method of manufacturing the same
US7061029B1 (en) High-voltage device structure
US5989946A (en) Method of forming SRAM cells and pairs of field effect transistors
KR20080082426A (ko) 스태틱 메모리 소자
US10038010B2 (en) Semiconductor device
EP4075490A1 (en) Selective double diffusion break structures for multi-stack semiconductor device and method of manufacturing thereof
CN100539153C (zh) 半导体结构及存储单元
US20090189198A1 (en) Structures of sram bit cells
US6414359B1 (en) Six transistor SRAM cell having offset p-channel and n-channel transistors
US6946343B2 (en) Manufacturing method of an integrated chip
JPH1032265A (ja) Ｓｒａｍセル及びその製造方法
KR100197524B1 (ko) 에스램 셀 제조방법
JPH10189758A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 8