JPH01218070A - Mosトランジスタ - Google Patents
MosトランジスタInfo
- Publication number
- JPH01218070A JPH01218070A JP4523088A JP4523088A JPH01218070A JP H01218070 A JPH01218070 A JP H01218070A JP 4523088 A JP4523088 A JP 4523088A JP 4523088 A JP4523088 A JP 4523088A JP H01218070 A JPH01218070 A JP H01218070A
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- Japan
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- drain
- gates
- gate
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- transistor
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- Pending
Links
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract 5
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract 2
- 239000000758 substrate Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はMOS)ランジスタに関するものである。
従来の技術
透明基板上の非晶質や多結晶シリコン、あるいは再結晶
化シリコン膜は、高速LSIや表示素子実現のためにさ
かんに研究がすすめられている。
化シリコン膜は、高速LSIや表示素子実現のためにさ
かんに研究がすすめられている。
特に、近年、ポケッ)TVなどの液晶表示素子は実用段
階にあり、液晶操作用のスイッチトランジスタ、あるい
はスイッチトランジスタのドライバーxCの性能を向上
するために様々なアプローチがなされている。
階にあり、液晶操作用のスイッチトランジスタ、あるい
はスイッチトランジスタのドライバーxCの性能を向上
するために様々なアプローチがなされている。
以下、第4図に従って、表示素子用の基板として最もよ
く用いられている石英基板上の多結晶シリコン膜に形成
された液晶操作用のスイッチトランジスタの従来例につ
いて説明する。
く用いられている石英基板上の多結晶シリコン膜に形成
された液晶操作用のスイッチトランジスタの従来例につ
いて説明する。
第4図は、従来のスイッチトランジスタの一例を表した
ものである。21は石英基板、22は多結晶トランジス
タのソース、23ハ多結晶トランジスタの第1のドレイ
ン、24は多結晶トランジスタの第2のドレイン、26
はシリコン酸化膜、26は第1のゲート、27は第2の
ゲートである。
ものである。21は石英基板、22は多結晶トランジス
タのソース、23ハ多結晶トランジスタの第1のドレイ
ン、24は多結晶トランジスタの第2のドレイン、26
はシリコン酸化膜、26は第1のゲート、27は第2の
ゲートである。
第4図に示すように従来は、2つのゲート26゜27を
もつ、デュアルゲート構造がよく用いられていた。この
構造は、第1のドレイン23は、フローティングとなっ
ており、ソース22は接地。
もつ、デュアルゲート構造がよく用いられていた。この
構造は、第1のドレイン23は、フローティングとなっ
ており、ソース22は接地。
第1.第2のグー)26.27には同電圧がかかり、第
2のドレイン24には電圧が印加されることを特徴とし
ていた。
2のドレイン24には電圧が印加されることを特徴とし
ていた。
発明が解決しようとする課題
しかしながら上記のようなMOS)ヲンジスタでは、以
下の点が課題であった。すなわち、グー)26.27に
負電圧がかかシ、ドレイン部24に正電圧がかかった場
合(以下逆方向電圧と呼ぶ)。
下の点が課題であった。すなわち、グー)26.27に
負電圧がかかシ、ドレイン部24に正電圧がかかった場
合(以下逆方向電圧と呼ぶ)。
ドレイン部24とゲート2θ、27端の接するところに
は高電界がかかる。このため、インパクトイオナイゼー
シヲンによシ、電子−正孔対が発生する。ここで、第1
のドレイン23は、n で形成されているため、はぼゲ
ート直下と同電位と考えられ、発生した正孔は、ソース
22の方向にたやすく流れこむ。従って、基板電位は上
昇し、電子は流れやすい状況となる。これは、逆方向電
圧におけるリーク電流の増加につながる。
は高電界がかかる。このため、インパクトイオナイゼー
シヲンによシ、電子−正孔対が発生する。ここで、第1
のドレイン23は、n で形成されているため、はぼゲ
ート直下と同電位と考えられ、発生した正孔は、ソース
22の方向にたやすく流れこむ。従って、基板電位は上
昇し、電子は流れやすい状況となる。これは、逆方向電
圧におけるリーク電流の増加につながる。
本発明は、かかる点に鑑みてなされたもので、逆方向電
圧におけるリーク電流の増加を抑制するMOS)ランジ
スタを提供するものである。
圧におけるリーク電流の増加を抑制するMOS)ランジ
スタを提供するものである。
課題を解決するための手段
上記課題を解決するために、本発明のMOS )ランジ
スタは二つのゲートの間の第1のドレインを、第2のド
レインよりも低濃度で形成するものである。
スタは二つのゲートの間の第1のドレインを、第2のド
レインよりも低濃度で形成するものである。
作 用
上記構成により、第1のドレインとゲート直下との間の
電位障壁は、第1のドレインと第2のドレインが等濃度
の場合よシも大きくなる。従って、第2のドレイン近傍
で発生した正孔は、上記電位障壁をのシこ見られず、電
子と再結合して消滅する。即ち、基板電位は上昇するこ
となく逆方向リーク電流を抑制することができる。
電位障壁は、第1のドレインと第2のドレインが等濃度
の場合よシも大きくなる。従って、第2のドレイン近傍
で発生した正孔は、上記電位障壁をのシこ見られず、電
子と再結合して消滅する。即ち、基板電位は上昇するこ
となく逆方向リーク電流を抑制することができる。
実施例
本発明のMOS)ランジスタの一実施例を第1図に示す
。また、本発明のMOS)ヲンジスタの製造方法の一例
を第2図に示す。さらに、本発明のMOS)ヲンジスタ
のドレイン電流(ID)とゲート電圧(VG)との関係
を第3図に示す。第1図において、第1のドレイン13
がn−領域になった以外は第4図と同様である。第3図
において、Aは本発明の一実施例によるより−vG特性
を示し、Bは従来例の一実施例によるID−VG特性を
示す。
。また、本発明のMOS)ヲンジスタの製造方法の一例
を第2図に示す。さらに、本発明のMOS)ヲンジスタ
のドレイン電流(ID)とゲート電圧(VG)との関係
を第3図に示す。第1図において、第1のドレイン13
がn−領域になった以外は第4図と同様である。第3図
において、Aは本発明の一実施例によるより−vG特性
を示し、Bは従来例の一実施例によるID−VG特性を
示す。
次に、第2図に従い、本発明のMOS)フンジスタの製
造方法について説明する。まず1石英基板11に多結晶
シリコン膜、あるいは固相シリコン膜11′を0.2〜
0.3μm形成した後、島状にパターニングする(第2
図(a))。
造方法について説明する。まず1石英基板11に多結晶
シリコン膜、あるいは固相シリコン膜11′を0.2〜
0.3μm形成した後、島状にパターニングする(第2
図(a))。
次に、ゲート酸化膜15を1200〜130O人程度ド
ライo2中酸化によ多形成し、ゲート電極となる多結晶
シリコン膜16.17を第2図(b)のように厚さ40
00人程度形成する。次にP+またはAs+などの第1
のn型不純物12′を全面に、1013〜1014/c
i1程度30〜50KeVで注入した後、900℃で2
0〜30分アニールする。その後、フォトレジスト14
′を全面に塗布して、第2図<c>のようにパターニン
グし、全面にPまたはAs+などの第2のn型不純物1
3′を1015〜6×10 /c!1程度30−750
KeVで注 4人した後、フォトレジスト14′を
除去する。しかる後に、soo”cで20〜3o分アニ
ー〃すると第1図の構造が実現される。本製造方法によ
れば、第1のドレイン13は、第1のゲート16と第2
のゲート17をマスクとしてセルファフィンに形成され
るので、非常に簡単で、均一性に優れている。
ライo2中酸化によ多形成し、ゲート電極となる多結晶
シリコン膜16.17を第2図(b)のように厚さ40
00人程度形成する。次にP+またはAs+などの第1
のn型不純物12′を全面に、1013〜1014/c
i1程度30〜50KeVで注入した後、900℃で2
0〜30分アニールする。その後、フォトレジスト14
′を全面に塗布して、第2図<c>のようにパターニン
グし、全面にPまたはAs+などの第2のn型不純物1
3′を1015〜6×10 /c!1程度30−750
KeVで注 4人した後、フォトレジスト14′を
除去する。しかる後に、soo”cで20〜3o分アニ
ー〃すると第1図の構造が実現される。本製造方法によ
れば、第1のドレイン13は、第1のゲート16と第2
のゲート17をマスクとしてセルファフィンに形成され
るので、非常に簡単で、均一性に優れている。
第1図のような構成にすれば、第1のドレイン13とグ
ー)16.17直下との間に電位障壁が形成される。こ
のため、ゲート17と第2のドレイン14との間の高電
界によシ発生した正孔は、トランジスタ領域全体に蓄積
することなく、上記電位障壁のあたりで再結合して消滅
する。従って第3図のAのように、ゲート逆方向電圧に
おけるリーク電流の増加を抑制することができる。
ー)16.17直下との間に電位障壁が形成される。こ
のため、ゲート17と第2のドレイン14との間の高電
界によシ発生した正孔は、トランジスタ領域全体に蓄積
することなく、上記電位障壁のあたりで再結合して消滅
する。従って第3図のAのように、ゲート逆方向電圧に
おけるリーク電流の増加を抑制することができる。
発明の効果
本発明は上記した構成によシ、きわめて簡単な方法で、
リーク電流を抑制することができ、実用的にきわめて有
効な方法である。
リーク電流を抑制することができ、実用的にきわめて有
効な方法である。
第1図は本発明のMOS)ランジスタの断面図、第2図
は本発明のMOS)ランジスタの製造工程図、第3図は
本発明のMOS)ランジスタ(5)と従来のMOS)フ
ンジスタ(B)のID−vG特性を示す図、第4図は従
来のMOS)ランジスタの断面図である。 11・・・・・・石英基板、12′・・・・・・n型不
純物(1)、13・・・・・・第1のドレイン、13′
・・・・・・n型不純物(2)、14・・・・・・第2
のドレイン、14′・・・・・・フォトレジスト。
は本発明のMOS)ランジスタの製造工程図、第3図は
本発明のMOS)ランジスタ(5)と従来のMOS)フ
ンジスタ(B)のID−vG特性を示す図、第4図は従
来のMOS)ランジスタの断面図である。 11・・・・・・石英基板、12′・・・・・・n型不
純物(1)、13・・・・・・第1のドレイン、13′
・・・・・・n型不純物(2)、14・・・・・・第2
のドレイン、14′・・・・・・フォトレジスト。
Claims (1)
- 半導体層に、ソース領域、ドレイン領域が形成され、
前記ソース領域とドレイン領域の間の前記半導体層の上
方に第1および第2の二つのゲートが形成され、前記第
1および第2のゲートの間の前記半導体層の領域の不純
物濃度が、前記ドレイン領域の不純物濃度よりも小さい
ことを特徴とするMOSトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4523088A JPH01218070A (ja) | 1988-02-26 | 1988-02-26 | Mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4523088A JPH01218070A (ja) | 1988-02-26 | 1988-02-26 | Mosトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01218070A true JPH01218070A (ja) | 1989-08-31 |
Family
ID=12713459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4523088A Pending JPH01218070A (ja) | 1988-02-26 | 1988-02-26 | Mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01218070A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
JPH04206970A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
JPH04279033A (ja) * | 1991-03-07 | 1992-10-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
JPH05121439A (ja) * | 1991-10-25 | 1993-05-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
-
1988
- 1988-02-26 JP JP4523088A patent/JPH01218070A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
JPH04206970A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
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US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
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