JPH04233234A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04233234A JPH04233234A JP40896490A JP40896490A JPH04233234A JP H04233234 A JPH04233234 A JP H04233234A JP 40896490 A JP40896490 A JP 40896490A JP 40896490 A JP40896490 A JP 40896490A JP H04233234 A JPH04233234 A JP H04233234A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000003321 amplification Effects 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に、低電流領域で良好な特性が得ら
れ、超微細加工に適した構造を有する集積回路型バイポ
ーラトランジスタ及びその製造方法に関する。
製造方法に関し、特に、低電流領域で良好な特性が得ら
れ、超微細加工に適した構造を有する集積回路型バイポ
ーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、図２（ａ
）に示すように、Ｐ型の半導体基板１上に、Ｎ＋ 型の
埋込拡散領域２、Ｎ型のエピタキシャル層４、絶縁分離
酸化領域５が形成されており、さらに基板表面にＰ＋型
のベース電極用ポリシリコン電極６がその上に酸化膜７
が形成される。次に、図２（ｂ）に示すように、熱処理
を行って、Ｐ＋ 型のポリシリコン電極６から半導体基
板１内にＰ＋ 型不純物を拡散させて、Ｐ＋ 型のグラ
フトベース領域８を形成し、その後、ＣＶＤ法により全
面に酸化膜を形成した後、酸化膜全面をエッチバックす
ることにより、ポリシリコン電極６の側面にサイドオォ
ール１０を形成し、さらに、サイドオォール１０をマス
クとして、イオン注入法によりＰ＋ 型ベース領域１１
を形成する。さらに図２（Ｃ）に示すように、エミッタ
電極となるポリシリコン電極１２を形成し、ポリシリコ
ン電極１２に砒素をイオン注入した後、熱処理を行って
、Ｎ＋ 型のエミッタ領域１３を形成している。以上に
より、この構造のバイポーラ型トランジスタは、ベース
領域１１とコレクタ領域４の接合面の深さが０．３μｍ
程度，エミッタ領域１３とベース領域４の接合面の深さ
が０．１μｍ以下のものであり、自己整合でパターンを
形成しているため、ベース領域４とエミッタ領域１３の
表面のパターン間隔も０．２μｍ程度のものとなってい
た。尚、図２（ｄ）に示すように、エミッタ電極用ポリ
シリコン電極１２と同時に、コレクタ電極用ポリシリコ
ン電極１４を形成することにより、前記ポリシリコン電
極１２形成後の熱処理時に、コレクタ電極用ポリシリコ
ン電極１４の下に、Ｎ＋ 型拡散領域１５が形成される
。
）に示すように、Ｐ型の半導体基板１上に、Ｎ＋ 型の
埋込拡散領域２、Ｎ型のエピタキシャル層４、絶縁分離
酸化領域５が形成されており、さらに基板表面にＰ＋型
のベース電極用ポリシリコン電極６がその上に酸化膜７
が形成される。次に、図２（ｂ）に示すように、熱処理
を行って、Ｐ＋ 型のポリシリコン電極６から半導体基
板１内にＰ＋ 型不純物を拡散させて、Ｐ＋ 型のグラ
フトベース領域８を形成し、その後、ＣＶＤ法により全
面に酸化膜を形成した後、酸化膜全面をエッチバックす
ることにより、ポリシリコン電極６の側面にサイドオォ
ール１０を形成し、さらに、サイドオォール１０をマス
クとして、イオン注入法によりＰ＋ 型ベース領域１１
を形成する。さらに図２（Ｃ）に示すように、エミッタ
電極となるポリシリコン電極１２を形成し、ポリシリコ
ン電極１２に砒素をイオン注入した後、熱処理を行って
、Ｎ＋ 型のエミッタ領域１３を形成している。以上に
より、この構造のバイポーラ型トランジスタは、ベース
領域１１とコレクタ領域４の接合面の深さが０．３μｍ
程度，エミッタ領域１３とベース領域４の接合面の深さ
が０．１μｍ以下のものであり、自己整合でパターンを
形成しているため、ベース領域４とエミッタ領域１３の
表面のパターン間隔も０．２μｍ程度のものとなってい
た。尚、図２（ｄ）に示すように、エミッタ電極用ポリ
シリコン電極１２と同時に、コレクタ電極用ポリシリコ
ン電極１４を形成することにより、前記ポリシリコン電
極１２形成後の熱処理時に、コレクタ電極用ポリシリコ
ン電極１４の下に、Ｎ＋ 型拡散領域１５が形成される
。
【０００３】
【発明が解決しようとする課題】ところで、上記の従来
の半導体装置および製造方法は、ベース領域１１形成時
のイオン注入，エミッタ領域１３形成時のイオン注入，
あるいは、ベース電極６形成時のドライエッチング、サ
イドウォール１０形成時のドライエッチング等によるダ
メージの影響で、ベース領域１１およびベース領域１１
とエミッタ領域１３の接合表面の結晶格子が乱れた不安
定な状態のままであり、ベース電流が数μＡ以下の低電
流動作領域で、ベース領域１１の表面再結合電流や、ベ
ース領域１１とエミッタ領域１３の接合表面リークによ
り電流増幅率が低下する欠点があった。
の半導体装置および製造方法は、ベース領域１１形成時
のイオン注入，エミッタ領域１３形成時のイオン注入，
あるいは、ベース電極６形成時のドライエッチング、サ
イドウォール１０形成時のドライエッチング等によるダ
メージの影響で、ベース領域１１およびベース領域１１
とエミッタ領域１３の接合表面の結晶格子が乱れた不安
定な状態のままであり、ベース電流が数μＡ以下の低電
流動作領域で、ベース領域１１の表面再結合電流や、ベ
ース領域１１とエミッタ領域１３の接合表面リークによ
り電流増幅率が低下する欠点があった。
【０００４】
【課題を解決するための手段】この発明の半導体装置は
、ベース電極となるポリシリコン電極側面と、サイドウ
ォールとベース領域の接する表面間に熱酸化膜を有し、
ベース領域とエミッタ領域の接合表面に熱酸化膜が形成
されている構造となっている。
、ベース電極となるポリシリコン電極側面と、サイドウ
ォールとベース領域の接する表面間に熱酸化膜を有し、
ベース領域とエミッタ領域の接合表面に熱酸化膜が形成
されている構造となっている。
【０００５】この発明の製造方法は、グラフトベース領
域を形成し、イオン注入によりベース領域を形成した後
、ベース領域の表面およびポリシリ電極の開口側部に熱
酸化膜を形成し、しかる後にサイドウォールを形成する
工程を含むものである。
域を形成し、イオン注入によりベース領域を形成した後
、ベース領域の表面およびポリシリ電極の開口側部に熱
酸化膜を形成し、しかる後にサイドウォールを形成する
工程を含むものである。
【０００６】
【作用】上記の構造によると、グラフトベースからエミ
ッタまでの表面領域が熱酸化膜に覆われているために、
ベース領域とエミッタ領域の表面が、従来に比べて電気
的に安定する。
ッタまでの表面領域が熱酸化膜に覆われているために、
ベース領域とエミッタ領域の表面が、従来に比べて電気
的に安定する。
【０００７】また、上記の製造方法によると、イオン注
入によりベース電極形成後、イオン注入により結晶格子
の乱れたベース領域表面を熱酸化膜に変えて、結晶格子
の乱れた部分を取り除くので、ベース・エミッタ接合表
面を結晶格子の乱れのない部分に終端させることができ
る。
入によりベース電極形成後、イオン注入により結晶格子
の乱れたベース領域表面を熱酸化膜に変えて、結晶格子
の乱れた部分を取り除くので、ベース・エミッタ接合表
面を結晶格子の乱れのない部分に終端させることができ
る。
【０００８】
【実施例】以下、この発明について図面を参照して説明
する。図１（ａ），（ｂ）は、この発明の一実施例の半
導体装置の製造工程に従う縦断面図である。図面におい
て、６はベース電極用ポリシリコン電極，９は熱酸化膜
，１０はベース領域１１とエミッタ領域１３を形成する
時のパターンとなるサイドウォールである。
する。図１（ａ），（ｂ）は、この発明の一実施例の半
導体装置の製造工程に従う縦断面図である。図面におい
て、６はベース電極用ポリシリコン電極，９は熱酸化膜
，１０はベース領域１１とエミッタ領域１３を形成する
時のパターンとなるサイドウォールである。
【０００９】図１（ａ）において、前述の従来方法と同
じくグラフトベース領域８を形成し、イオン注入により
ベース領域１１まで形成した後、半導体基板を８００℃
〜９５０℃のスチーム雰囲気で加熱して、ベース領域１
１の表面及びポリシリ電極６の開口側面に、１００〜５
００オングストロームの熱酸化膜９を形成する。その後
、全面にＣＶＤ法による酸化膜を１０００〜３０００オ
ングストローム程形成した後、全面をエッチバックし、
図１（ｂ）に示すように、サイドウォール１０を形成す
る。その後バッファード弗酸液で全面をスライトエッチ
ングして、エミッタ領域１３を形成するための開孔部の
熱酸化膜９を除去する。その後、従来の方法と同じく、
エミッタ電極用ポリシリ電極１２を形成し、エミッタ電
極用ポリシリコン電極１２に砒素をイオン注入した後、
熱処理を行って、エミッタ領域１３を形成する。 尚、コレクタ電極１４は、エミッタ電極用ポリシリ電極
１２と同時に形成することによって、図１（ｃ）の半導
体装置構造が得られる。
じくグラフトベース領域８を形成し、イオン注入により
ベース領域１１まで形成した後、半導体基板を８００℃
〜９５０℃のスチーム雰囲気で加熱して、ベース領域１
１の表面及びポリシリ電極６の開口側面に、１００〜５
００オングストロームの熱酸化膜９を形成する。その後
、全面にＣＶＤ法による酸化膜を１０００〜３０００オ
ングストローム程形成した後、全面をエッチバックし、
図１（ｂ）に示すように、サイドウォール１０を形成す
る。その後バッファード弗酸液で全面をスライトエッチ
ングして、エミッタ領域１３を形成するための開孔部の
熱酸化膜９を除去する。その後、従来の方法と同じく、
エミッタ電極用ポリシリ電極１２を形成し、エミッタ電
極用ポリシリコン電極１２に砒素をイオン注入した後、
熱処理を行って、エミッタ領域１３を形成する。 尚、コレクタ電極１４は、エミッタ電極用ポリシリ電極
１２と同時に形成することによって、図１（ｃ）の半導
体装置構造が得られる。
【００１０】この半導体装置の構造によると、グラフト
ベース領域８からエミッタ領域１３までの表面領域が熱
酸化膜９に覆われているため、ベース領域１１表面での
再結合電流の低減と、ベース領域１１とエミッタ領域１
３の接合表面のリーク電流低減で、低電流域の電気的特
性、特に電流増幅率が改善される。
ベース領域８からエミッタ領域１３までの表面領域が熱
酸化膜９に覆われているため、ベース領域１１表面での
再結合電流の低減と、ベース領域１１とエミッタ領域１
３の接合表面のリーク電流低減で、低電流域の電気的特
性、特に電流増幅率が改善される。
【００１１】
【実施例２】実施例１は、主にベース表面領域の特性安
定化について記述した。この発明は、熱酸化膜９を、サ
イドウォール膜厚の一部として積極的に用いることが出
来る。すなわち、通常サイドウォール１０は、ＣＶＤ法
で形成する。ところが、十分なカバレッジが得られず形
状が悪い欠点があり、これを熱酸化膜９で改善すること
が可能となる。すなわち、ポリシリ電極６の開口側面に
５００オングストロームの熱酸化膜９を形成し、さらに
ＣＶＤ酸化膜で１５００オングストロームのサイドウォ
ール１０を形成すると、特に１μｍ×１μｍ程度の微細
エミッタを形成する時には、ＣＶＤ酸化膜のみで２００
０オングストローム形成した時より、カバレッジの悪い
最小の酸化膜厚部分が５００オングストローム近く改善
される。
定化について記述した。この発明は、熱酸化膜９を、サ
イドウォール膜厚の一部として積極的に用いることが出
来る。すなわち、通常サイドウォール１０は、ＣＶＤ法
で形成する。ところが、十分なカバレッジが得られず形
状が悪い欠点があり、これを熱酸化膜９で改善すること
が可能となる。すなわち、ポリシリ電極６の開口側面に
５００オングストロームの熱酸化膜９を形成し、さらに
ＣＶＤ酸化膜で１５００オングストロームのサイドウォ
ール１０を形成すると、特に１μｍ×１μｍ程度の微細
エミッタを形成する時には、ＣＶＤ酸化膜のみで２００
０オングストローム形成した時より、カバレッジの悪い
最小の酸化膜厚部分が５００オングストローム近く改善
される。
【００１２】
【発明の効果】以上説明したように、この発明は、ベー
ス領域およびエミッタ領域の接合表面の界面及びベース
電極用ポリシリ電極の開口側面に熱酸化膜を形成したこ
とにより、ベース領域表面での再結合電流及びベース領
域とエミッタ領域の表面リーク電流を１／１０以下に低
減可能となる。
ス領域およびエミッタ領域の接合表面の界面及びベース
電極用ポリシリ電極の開口側面に熱酸化膜を形成したこ
とにより、ベース領域表面での再結合電流及びベース領
域とエミッタ領域の表面リーク電流を１／１０以下に低
減可能となる。
【００１３】より具体的に述べれば、従来の例として、
ベース領域表面の再結合電流と、ベース・エミッタ接合
の表面リーク電流は、コレクタ電流が１μＡ程度のレベ
ルの時、１００ｎＡ程度迄製造バラツキで生じることが
あった。従って、こうしたベース領域表面の再結合電流
とベース・エミッタ接合の表面リーク電流の影響により
、コレクタ電流１μＡ程度の領域で、電流増幅率が１０
％程度低下していたものが、本発明の実施により電流増
幅率の低下を１％程度に低減出来る効果がある。また、
エミッタ領域の表面も、ベース領域形成時のイオン注入
による結晶格子の乱れた部分が熱酸化膜の除去により除
去される効果がある。
ベース領域表面の再結合電流と、ベース・エミッタ接合
の表面リーク電流は、コレクタ電流が１μＡ程度のレベ
ルの時、１００ｎＡ程度迄製造バラツキで生じることが
あった。従って、こうしたベース領域表面の再結合電流
とベース・エミッタ接合の表面リーク電流の影響により
、コレクタ電流１μＡ程度の領域で、電流増幅率が１０
％程度低下していたものが、本発明の実施により電流増
幅率の低下を１％程度に低減出来る効果がある。また、
エミッタ領域の表面も、ベース領域形成時のイオン注入
による結晶格子の乱れた部分が熱酸化膜の除去により除
去される効果がある。
【図１】 この発明の一実施例の半導体装置の縦断面
図である。
図である。
【図２】 従来の半導体装置の縦断面図である。
１ Ｐ型半導体基板
２ Ｎ＋ 型埋込拡散領域
３ Ｐ型拡散分離領域
４ Ｎ型エピタキシャル層
５ 絶縁分離酸化領域
６ Ｐ＋ 型ベース電極用ポリシリ電極７ 酸化膜
８ Ｐ＋ 型グラフトベース電極
９ 熱酸化膜
１０ サイドウォール
１１ Ｐ＋ ベース領域
１２ Ｎ＋ エミッタ電極
１３ Ｎ＋ エミッタ領域
Claims (2)
- 【請求項１】第１の導電型の半導体基板上に、第２の導
電型のベース電極用ポリシリ電極と、前記ポリシリ電極
に接した第２の導電型のグラフトベース領域と、前記ポ
リシリ電極側面に形成されたＣＶＤ酸化膜のサイドウォ
ールと、前記サイドウォールをマスクパターンとして形
成された第２の導電型のベース領域と、第２の導電型の
エミッタ領域とを有する半導体装置において、前記ポリ
シリ電極側面と、ベース・エミッタ間の接合表面に熱酸
化膜が形成されていることを特徴とする半導体装置。 - 【請求項２】第１の導電型の半導体基板上に、第２の導
電型のベース電極用ポリシリ電極と酸化膜とを積層形成
する工程と、前記ポリシリ電極および酸化膜とをパター
ニングする工程と、前記ポリシリ電極および酸化膜の開
口部から半導体基板に第２の導電型の不純物イオンを注
入してベース領域を形成する工程と、前記半導体基板を
熱酸化してベース領域上およびポリシリ電極の開口側面
に熱酸化膜を形成する工程と、前記半導体基板の全面に
ＣＶＤ法により酸化膜を形成した後、全面をエッチバッ
クしてサイドウォールを形成する工程と、その後エッチ
ングしてエミッタ領域形成用の開口部の熱酸化膜を除去
する工程と、エミッタ電極用ポリシリ電極を形成した後
、熱処理してエミッタ領域を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40896490A JPH04233234A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40896490A JPH04233234A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233234A true JPH04233234A (ja) | 1992-08-21 |
Family
ID=18518354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40896490A Pending JPH04233234A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233234A (ja) |
-
1990
- 1990-12-28 JP JP40896490A patent/JPH04233234A/ja active Pending
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