JPH01246874A - バイポーラトランジスタおよびバイポーラトランジスタの製法 - Google Patents
バイポーラトランジスタおよびバイポーラトランジスタの製法Info
- Publication number
- JPH01246874A JPH01246874A JP7493888A JP7493888A JPH01246874A JP H01246874 A JPH01246874 A JP H01246874A JP 7493888 A JP7493888 A JP 7493888A JP 7493888 A JP7493888 A JP 7493888A JP H01246874 A JPH01246874 A JP H01246874A
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- conductivity type
- bipolar transistor
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims abstract description 61
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000000605 extraction Methods 0.000 description 16
- 230000007423 decrease Effects 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000001629 suppression Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005465 channeling Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- -1 phosphorous ions Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタおよびバイポーラトラ
ンジスタの製法、特にそのベース電極取り出し領域とな
るいわゆるグラフトベースとエミッタ領域とを不純物含
有半導体層例えば多結晶シリコンよりの不純物の拡散に
よって形成するようにしたいわゆるダブルポリシリコン
型のトランジスタに通用して好適なバイポーラトランジ
スタと、同様のバイポーラトランジスタの製造方法とに
係わる。
ンジスタの製法、特にそのベース電極取り出し領域とな
るいわゆるグラフトベースとエミッタ領域とを不純物含
有半導体層例えば多結晶シリコンよりの不純物の拡散に
よって形成するようにしたいわゆるダブルポリシリコン
型のトランジスタに通用して好適なバイポーラトランジ
スタと、同様のバイポーラトランジスタの製造方法とに
係わる。
本発明はそのベース領域が少くともグラフトベースと真
性ベースとを有するバイポーラトランジスタにおいて、
そのベース領域において特にそのグラフトベースと真性
ベースとの間に、グラフトベース側に深い接続用領域を
、真性ベース側に浅い接続用領域を介在させて、エミッ
タ領域直下に形成する真性ベースの深さを規制する拡散
抑制領域がグラフトベースに直接接することを回避し、
これら拡散領域とグラフトベースが直接接することによ
る耐圧の低下、接合容量の増大化を回避し、より高速性
を高めるようにしたバイポーラトランジスタと、更にバ
イポーラトランジスタの製造方法である。
性ベースとを有するバイポーラトランジスタにおいて、
そのベース領域において特にそのグラフトベースと真性
ベースとの間に、グラフトベース側に深い接続用領域を
、真性ベース側に浅い接続用領域を介在させて、エミッ
タ領域直下に形成する真性ベースの深さを規制する拡散
抑制領域がグラフトベースに直接接することを回避し、
これら拡散領域とグラフトベースが直接接することによ
る耐圧の低下、接合容量の増大化を回避し、より高速性
を高めるようにしたバイポーラトランジスタと、更にバ
イポーラトランジスタの製造方法である。
昨今、それぞれベース取り出し電極およびエミッタ取り
出し電極となる第1及び第2の半導体層例えば多結晶シ
リコン層からの半導体基板への不純物導入によって、ベ
ース領域のベース電極取り出し領域即ちグラフトベース
とエミッタ領域とを形成するようにして例えばベースと
エミッタに対する取り出し電極位置のセルファライン(
自己整合)をはかるようにしたいわゆるダブルポリシリ
コン型のバイポーラトランジスタがその小面積化即ち高
速性を得ることができる上で脚光を浴びるに至っている
。
出し電極となる第1及び第2の半導体層例えば多結晶シ
リコン層からの半導体基板への不純物導入によって、ベ
ース領域のベース電極取り出し領域即ちグラフトベース
とエミッタ領域とを形成するようにして例えばベースと
エミッタに対する取り出し電極位置のセルファライン(
自己整合)をはかるようにしたいわゆるダブルポリシリ
コン型のバイポーラトランジスタがその小面積化即ち高
速性を得ることができる上で脚光を浴びるに至っている
。
この場合、そのエミッタ領域を囲むベース活性領域即ち
ベース動作領域いわゆる真性ベースの形成は、グラフト
<−スの形成に供する第1の半導体層が除去された開口
(窓)を通じての不純物イオンの注入によって行う。
ベース動作領域いわゆる真性ベースの形成は、グラフト
<−スの形成に供する第1の半導体層が除去された開口
(窓)を通じての不純物イオンの注入によって行う。
ところが上述したようないわゆるダブルポリシリコン型
バイポーラトランジスタにおいては、その真性ベースが
イオン注入によって形成されることから、この真性ベー
スはそのイオン注入時のダメージによって真性ベース自
体に増速拡散が生ずることによっであるいはチャンネリ
ングテール等によってその深さを確実安定にかつ充分浅
くし難いことからエミッタ領域直下におけるコレクタ領
域との間隔即ちベース幅WBが比較的天となってエミッ
タ接地電流増幅率hFEを充分高められないとかその特
性に不安定性を招来するなどの課題がある。
バイポーラトランジスタにおいては、その真性ベースが
イオン注入によって形成されることから、この真性ベー
スはそのイオン注入時のダメージによって真性ベース自
体に増速拡散が生ずることによっであるいはチャンネリ
ングテール等によってその深さを確実安定にかつ充分浅
くし難いことからエミッタ領域直下におけるコレクタ領
域との間隔即ちベース幅WBが比較的天となってエミッ
タ接地電流増幅率hFEを充分高められないとかその特
性に不安定性を招来するなどの課題がある。
このような課題を解決するものとして本出願人は先に特
願昭62−75096号出願において、エミッタ領域を
形成する第2の半導体層から例えばエミッタ領域の形成
前に先ず真性ベースを形成するだめの不純物導入を行い
続いて同様の第2の半導体層を通じて異る導電型の不純
物導入を行ってエミッタ領域の形成を行う方法を提案し
た。この場合この真性ベースとグラフトベース間を連結
するための接続用ベース領域の形成が行われるものであ
り、この接続用ベース領域は不純物のイオン注入によっ
て形成している。ところがこのような方法による場合、
その接続用ベース領域のイオン注入に際して同様に上述
したイオン注入時のダメージによるチャンネリングテー
ル等の発生によってこの接続用領域が真性ベース下にも
入り込み、実質的にベース幅WBを充分縮小化できない
という課題が生じる。
願昭62−75096号出願において、エミッタ領域を
形成する第2の半導体層から例えばエミッタ領域の形成
前に先ず真性ベースを形成するだめの不純物導入を行い
続いて同様の第2の半導体層を通じて異る導電型の不純
物導入を行ってエミッタ領域の形成を行う方法を提案し
た。この場合この真性ベースとグラフトベース間を連結
するための接続用ベース領域の形成が行われるものであ
り、この接続用ベース領域は不純物のイオン注入によっ
て形成している。ところがこのような方法による場合、
その接続用ベース領域のイオン注入に際して同様に上述
したイオン注入時のダメージによるチャンネリングテー
ル等の発生によってこの接続用領域が真性ベース下にも
入り込み、実質的にベース幅WBを充分縮小化できない
という課題が生じる。
これに対処して本出願人は、昭和63年2月16日付特
許願「バイポーラトランジスタ)yびその製造方法」に
おいて、ベース領域下にベース領域の深さを規制するた
めのベース領域とは異なる導電型の拡散抑制領域を設け
るようにしたバイポーラトランジスタの提案をなした。
許願「バイポーラトランジスタ)yびその製造方法」に
おいて、ベース領域下にベース領域の深さを規制するた
めのベース領域とは異なる導電型の拡散抑制領域を設け
るようにしたバイポーラトランジスタの提案をなした。
第2図は、このバイポーラトランジスタのnpn型トラ
ンジスタに適用する場合の例の断面図である。この場合
、p型のシリコン半導体サブストレイト(11の一生面
に臨んでn型の高不純物濃度のコレクタ埋め込み領域(
2)とp型の高濃度のチャンネルストッパ領域(3)と
をそれぞれ選択的に形成して後、n型のコレクタ領域と
なるシリコン半導体層(4)をエピタキシャル成長して
なる半導体基板(5)が用意される。そして、その半導
体層(4)を横切って局部酸化によって素子分離部およ
び高濃度のコレクタ電極取り出し領域(6)とベース領
域形成部との分離部に分離用絶縁層(7)が形成される
。コレクタ電極取り出し領域(6)はn型の不純物がイ
オン注入法等によって高濃度をもって導入されて例えば
コレクタ埋め込み領域(2)に達する深さに形成される
。一方分離用絶縁層(7)によって囲まれる半導体層(
4)上のトランジスタ形成部にベース取り出し電極とな
る不純物含有の第1の半導体層(8)例えば多結晶シリ
コン層が被着され、これの上に5i02等の表面絶縁層
(16)が被着される。これら第1の半導体層(8)と
これの上の絶縁層(16)に第3図Aにその要部の断面
図を示すように、トランジスタ形成部上に窓(22)を
穿設する。そしてこの窓(22)内に、薄い5i(h酸
化膜によるバッファ層(23)を被着して後、このバッ
ファ層(23)を貫き抜いて窓(22)下に、第1の半
導体層(8)と絶縁層とをマスクとして、p型の不純物
イオン例えばB”、BF2+を浅く打ち込んでグラフト
ベースと真性ベースとの間の第2図で示す接続用領域(
24)を形成する不純物打ち込み領域(241)を形成
し、続いて同様に窓(22)を通じてn型の不純物イオ
ン例えばP”(りんイオン)等、を打ち込んで領域(2
4s)下の深い位置に第2図で示す拡散抑制領域(10
)を形成する不純物打ち込み領域(101)を形成する
。その後、窓(22)内を含んで5i02等の絶縁N
(16)を全面的に形成する。
ンジスタに適用する場合の例の断面図である。この場合
、p型のシリコン半導体サブストレイト(11の一生面
に臨んでn型の高不純物濃度のコレクタ埋め込み領域(
2)とp型の高濃度のチャンネルストッパ領域(3)と
をそれぞれ選択的に形成して後、n型のコレクタ領域と
なるシリコン半導体層(4)をエピタキシャル成長して
なる半導体基板(5)が用意される。そして、その半導
体層(4)を横切って局部酸化によって素子分離部およ
び高濃度のコレクタ電極取り出し領域(6)とベース領
域形成部との分離部に分離用絶縁層(7)が形成される
。コレクタ電極取り出し領域(6)はn型の不純物がイ
オン注入法等によって高濃度をもって導入されて例えば
コレクタ埋め込み領域(2)に達する深さに形成される
。一方分離用絶縁層(7)によって囲まれる半導体層(
4)上のトランジスタ形成部にベース取り出し電極とな
る不純物含有の第1の半導体層(8)例えば多結晶シリ
コン層が被着され、これの上に5i02等の表面絶縁層
(16)が被着される。これら第1の半導体層(8)と
これの上の絶縁層(16)に第3図Aにその要部の断面
図を示すように、トランジスタ形成部上に窓(22)を
穿設する。そしてこの窓(22)内に、薄い5i(h酸
化膜によるバッファ層(23)を被着して後、このバッ
ファ層(23)を貫き抜いて窓(22)下に、第1の半
導体層(8)と絶縁層とをマスクとして、p型の不純物
イオン例えばB”、BF2+を浅く打ち込んでグラフト
ベースと真性ベースとの間の第2図で示す接続用領域(
24)を形成する不純物打ち込み領域(241)を形成
し、続いて同様に窓(22)を通じてn型の不純物イオ
ン例えばP”(りんイオン)等、を打ち込んで領域(2
4s)下の深い位置に第2図で示す拡散抑制領域(10
)を形成する不純物打ち込み領域(101)を形成する
。その後、窓(22)内を含んで5i02等の絶縁N
(16)を全面的に形成する。
その後アニール処理を行って、不純物含有の第1の半導
体層からの不純物導入によってグラフトベース(9)の
形成と、領域(1(h)及び(24t)の活性化を行っ
てそれぞれ第2図及び第3図Bに示すように、拡散抑制
領域(10)と接続用領域(24)との形成を行う。
体層からの不純物導入によってグラフトベース(9)の
形成と、領域(1(h)及び(24t)の活性化を行っ
てそれぞれ第2図及び第3図Bに示すように、拡散抑制
領域(10)と接続用領域(24)との形成を行う。
次に全面的に絶縁層(16)に対して工・7チバツクを
行って例えば上層の絶縁層(16)を除去して窓(22
)内の側面の実質的厚さが大きいことによってエツチン
グされずに残された部分によるサイドウオール(11)
を形成する。
行って例えば上層の絶縁層(16)を除去して窓(22
)内の側面の実質的厚さが大きいことによってエツチン
グされずに残された部分によるサイドウオール(11)
を形成する。
そして、このサイドウオール(11)によって囲まれた
窓(12)内を含んで第2図に示すように第2の半導体
層(例えば多結晶シリコン層)(13)を被着形成し、
これにn型の不純物のイオン注入を行って、これよりの
不純物の拡散によって真性ベース(14)を形成し、さ
らに第2の半導体層(13)にn型の不純物の例えばA
s十のイオン注入を行いこれよりの拡散によってエミッ
タ領域(’15)を形成する。そして、それぞれコレク
タ電極取り出し領域(6)上と、不純物含有状態にあっ
て低抵抗とされた第1の半導体層(8)より成るベース
取り出し電極(17)上の絶縁層(16)とにそれぞれ
電極窓の穿設がなされて、それぞれ^l金属電極よりな
るコレクタ塩i (18) とベース電極(19)と
がオーミックに被着され、さらにこれと同時に第2の不
純物含有状態にある半導体層(13)によるエミッタ取
り出し電極(20)上にAl金属エミッタ電極(21)
が被着されて構成される。
窓(12)内を含んで第2図に示すように第2の半導体
層(例えば多結晶シリコン層)(13)を被着形成し、
これにn型の不純物のイオン注入を行って、これよりの
不純物の拡散によって真性ベース(14)を形成し、さ
らに第2の半導体層(13)にn型の不純物の例えばA
s十のイオン注入を行いこれよりの拡散によってエミッ
タ領域(’15)を形成する。そして、それぞれコレク
タ電極取り出し領域(6)上と、不純物含有状態にあっ
て低抵抗とされた第1の半導体層(8)より成るベース
取り出し電極(17)上の絶縁層(16)とにそれぞれ
電極窓の穿設がなされて、それぞれ^l金属電極よりな
るコレクタ塩i (18) とベース電極(19)と
がオーミックに被着され、さらにこれと同時に第2の不
純物含有状態にある半導体層(13)によるエミッタ取
り出し電極(20)上にAl金属エミッタ電極(21)
が被着されて構成される。
このような構成によるトランジスタは、拡散抑制領域(
10)が存在していることによって、真性ベース(14
)及び接続用領域(24)の形成に際してのイオン注入
にチャンネリングテール等が発生しても、拡散抑制領域
(10)のp型不純物による相殺によってn型化が阻止
されることにより、真性ベース(14)及び接続用領域
(24)の深さが大となる不都合が回避される。ところ
がこのような方法によって得たバイポーラトランジスタ
においては、その拡散抑制領域(10)が高濃度のグラ
フトベース(9)と直接接触して形成され勝ちであって
、これがためここにおける耐圧の低下また接合容量の増
大化の課題が生じる。
10)が存在していることによって、真性ベース(14
)及び接続用領域(24)の形成に際してのイオン注入
にチャンネリングテール等が発生しても、拡散抑制領域
(10)のp型不純物による相殺によってn型化が阻止
されることにより、真性ベース(14)及び接続用領域
(24)の深さが大となる不都合が回避される。ところ
がこのような方法によって得たバイポーラトランジスタ
においては、その拡散抑制領域(10)が高濃度のグラ
フトベース(9)と直接接触して形成され勝ちであって
、これがためここにおける耐圧の低下また接合容量の増
大化の課題が生じる。
そして、このような不都合を回避するために例えば第4
図Aに示すようにまず接続用領域(24)の形成のため
のイオン打ち込み領域(241)を第3図Aで説明した
と同様の方法によって形成し、次に第4図Bに示すよう
にサイドウオール(11)を形成し、その後拡散抑制領
域(10)の形成のためのp型不純物のイオン打ち込み
を行いアニール処理を行って第3図Bで説明したと同様
にグラフトベース(9)、接続用領域(24)、拡散抑
制領域(10)の形成を行うことによって、グラフトベ
ース領域(11)と離間して拡散抑制領域(10)が存
在する方法をとることも考えられる。尚、第4図におい
て、第2図及び第3図と対応する部分には同一符号を付
して重複説明を省略する。
図Aに示すようにまず接続用領域(24)の形成のため
のイオン打ち込み領域(241)を第3図Aで説明した
と同様の方法によって形成し、次に第4図Bに示すよう
にサイドウオール(11)を形成し、その後拡散抑制領
域(10)の形成のためのp型不純物のイオン打ち込み
を行いアニール処理を行って第3図Bで説明したと同様
にグラフトベース(9)、接続用領域(24)、拡散抑
制領域(10)の形成を行うことによって、グラフトベ
ース領域(11)と離間して拡散抑制領域(10)が存
在する方法をとることも考えられる。尚、第4図におい
て、第2図及び第3図と対応する部分には同一符号を付
して重複説明を省略する。
ところがこの場合は、第4図Cに矢印をもって示すよう
に接続用領域(24)においてエミッタからのキャリア
の注入が生じ、ここでもト′ランジスタ作用が生じるこ
とによって、実質的にこの部分においてベース幅WBの
増大が生じhFtの低下を来す。
に接続用領域(24)においてエミッタからのキャリア
の注入が生じ、ここでもト′ランジスタ作用が生じるこ
とによって、実質的にこの部分においてベース幅WBの
増大が生じhFtの低下を来す。
本発明においては、上述した耐圧の低下、接合容量の増
大を招来することなく、またエミッタ周辺における動作
領域の存在に基づ<hrgの低下の課題を解決するよう
にしたバイポーラトランジスタとバイポーラトランジス
タの製法を提供する。
大を招来することなく、またエミッタ周辺における動作
領域の存在に基づ<hrgの低下の課題を解決するよう
にしたバイポーラトランジスタとバイポーラトランジス
タの製法を提供する。
本発明は、第1図りにその断面図を示すように、第1導
電型の半導体領域例えば半導体層(4)に第2導電型の
グラフトベース(9)と真性ベース(14)と、第1導
電型のエミッタ領域(15)とを有するバイポーラトラ
ンジスタにおいて、グラフトベース(9)と真性ベース
(14)とが、グラフトベース(9)側で深く形成され
た第1の接続用領域(41)と、真性ベース(14)側
で浅く形成された第2の接続用領域(42)とを有し、
且つこれら領域(41) (42)がグラフトベース(
9)および真性ベース(14)より低濃度の第2導電型
の低濃度不純物領域より成る接続用領域(40)を介し
て接続された構成とする。
電型の半導体領域例えば半導体層(4)に第2導電型の
グラフトベース(9)と真性ベース(14)と、第1導
電型のエミッタ領域(15)とを有するバイポーラトラ
ンジスタにおいて、グラフトベース(9)と真性ベース
(14)とが、グラフトベース(9)側で深く形成され
た第1の接続用領域(41)と、真性ベース(14)側
で浅く形成された第2の接続用領域(42)とを有し、
且つこれら領域(41) (42)がグラフトベース(
9)および真性ベース(14)より低濃度の第2導電型
の低濃度不純物領域より成る接続用領域(40)を介し
て接続された構成とする。
また、本発明は、第1導電型半導体領域例えば半導体N
(4)に、第1の第2導電型高濃度不純物領域すなわち
グラフトベース(9)を形成する工程と、第1の第2導
電型高濃度不純物領域(グラフトベース(9))に接し
て第2の第2導電型低濃度不純物領域すなわち第1の接
続用領域(41)を形成する工程と、第2の第2導電型
低濃度不純物領域(第1の接続用領域(41))の半導
体領域(4)との接合面近傍で、第1の第2導電型高濃
度不純物領域(グラフトベース(9))と離れた領域に
第1導電型不純物を導入して拡散抑制領域(10)を形
成する工程と、第2の第2導電型低濃度不純物領域(第
1の接続用領域(41))より浅い第3の第2導電型低
濃度不純物領域(第2の接続用領域(42))を形成す
る工程と、第3の第2導電型低濃度不純物領域(第2の
接続用領域(42))に第2導電型の真性ベースと第1
導電型のエミッタ@域とを形成する工程とを経てバイポ
ーラトランジスタを得る。
(4)に、第1の第2導電型高濃度不純物領域すなわち
グラフトベース(9)を形成する工程と、第1の第2導
電型高濃度不純物領域(グラフトベース(9))に接し
て第2の第2導電型低濃度不純物領域すなわち第1の接
続用領域(41)を形成する工程と、第2の第2導電型
低濃度不純物領域(第1の接続用領域(41))の半導
体領域(4)との接合面近傍で、第1の第2導電型高濃
度不純物領域(グラフトベース(9))と離れた領域に
第1導電型不純物を導入して拡散抑制領域(10)を形
成する工程と、第2の第2導電型低濃度不純物領域(第
1の接続用領域(41))より浅い第3の第2導電型低
濃度不純物領域(第2の接続用領域(42))を形成す
る工程と、第3の第2導電型低濃度不純物領域(第2の
接続用領域(42))に第2導電型の真性ベースと第1
導電型のエミッタ@域とを形成する工程とを経てバイポ
ーラトランジスタを得る。
上述の本発明によれば、拡散抑制領域(10)を高濃度
のグラフトベース(9)と離間した位置に配置したこと
によって耐圧の低下の問題、接合容量に基く寄生容量の
増大したがって高速性の低下の問題の解決がはかられる
と共に、接続用領域(40)のエミッタ領域(15)側
においては、浅い第2の接続用領域(42)によって構
成したので、接続用領域を設けたことによる実質的ベー
ス幅の増大が回避され、hFEの低下が回避される。
のグラフトベース(9)と離間した位置に配置したこと
によって耐圧の低下の問題、接合容量に基く寄生容量の
増大したがって高速性の低下の問題の解決がはかられる
と共に、接続用領域(40)のエミッタ領域(15)側
においては、浅い第2の接続用領域(42)によって構
成したので、接続用領域を設けたことによる実質的ベー
ス幅の増大が回避され、hFEの低下が回避される。
第1図を参照して本発明によるバイポーラトランジスタ
特にnpn型バイポーラトランジスタと、本発明による
製法の一例を詳細に説明する。尚第1図において第2図
と対応する部分には同一符号を付して重複説明を省略す
る。
特にnpn型バイポーラトランジスタと、本発明による
製法の一例を詳細に説明する。尚第1図において第2図
と対応する部分には同一符号を付して重複説明を省略す
る。
第1図Aに示すように、第2図で説明したと同様に例え
ばp型のシリコン半導体サブストレイト(1)を用意し
、その−主面上にn型の高濃度のコレクタ埋め込み領域
(2)と、p型の高濃度のチャンネルストッパ領域(3
)を選択的に形成し、このサブストレイトt1)上にサ
ブストレイト(1)と異なる導電型のn型の半導体層す
なわち半導体領域(4)をエピタキシャル成長して半導
体基板(5)を構成する。次に、図示しないが例えばシ
リュンナイトライド5iNxlQを所要のパターンに被
着し、これをマスクとして素子形成部周囲のフィールド
部および最終的にバイポーラトランジスタにおけるベー
ス領域とコレクタ電極取り出し領域を区分する部分とに
局部的酸化を行って厚いSiO2酸化膜より成る分離用
絶縁層(7)を形成する。その後上述した選択拡散のマ
スクとなるSiNx膜を除去してコレクタ電極取り出し
領域を形成する以外の部分に例えばフォトレジストによ
るイオン注入マスク層(図示せず)を形成してn型の不
純物のイオン注入を半導体層(4)の表面より行って低
比抵抗のコレクタ電極取り出し領域(6)を形成する。
ばp型のシリコン半導体サブストレイト(1)を用意し
、その−主面上にn型の高濃度のコレクタ埋め込み領域
(2)と、p型の高濃度のチャンネルストッパ領域(3
)を選択的に形成し、このサブストレイトt1)上にサ
ブストレイト(1)と異なる導電型のn型の半導体層す
なわち半導体領域(4)をエピタキシャル成長して半導
体基板(5)を構成する。次に、図示しないが例えばシ
リュンナイトライド5iNxlQを所要のパターンに被
着し、これをマスクとして素子形成部周囲のフィールド
部および最終的にバイポーラトランジスタにおけるベー
ス領域とコレクタ電極取り出し領域を区分する部分とに
局部的酸化を行って厚いSiO2酸化膜より成る分離用
絶縁層(7)を形成する。その後上述した選択拡散のマ
スクとなるSiNx膜を除去してコレクタ電極取り出し
領域を形成する以外の部分に例えばフォトレジストによ
るイオン注入マスク層(図示せず)を形成してn型の不
純物のイオン注入を半導体層(4)の表面より行って低
比抵抗のコレクタ電極取り出し領域(6)を形成する。
その後イオン注入のマスクを除去し、例えばCVD法に
よって全面的に不織物含有の第1の半導体層例えば多結
晶シリコン層(8)を形成し、ベース領域およびエミッ
タ領域形成部以外をエツチング除去する。次に全面的に
5i02等の表面絶縁層(16)をCVD法等によって
形成し、周知の技術によってこの5i(h絶縁層(16
)と第1の不純物含有半導体層(8)とに渡って窓(2
2)を穿設する。
よって全面的に不織物含有の第1の半導体層例えば多結
晶シリコン層(8)を形成し、ベース領域およびエミッ
タ領域形成部以外をエツチング除去する。次に全面的に
5i02等の表面絶縁層(16)をCVD法等によって
形成し、周知の技術によってこの5i(h絶縁層(16
)と第1の不純物含有半導体層(8)とに渡って窓(2
2)を穿設する。
そして、この窓(22)を通じて露呈した半導体層(4
)上にSiO2等の薄いバッファFA (23)を形成
し、これを通じてp型の不純物イオン例えばB+あるい
はBF2+のイオン注入を行って、最終的に接続用領域
(40)を形成する不純物打ち込み領域(401)を形
成する。
)上にSiO2等の薄いバッファFA (23)を形成
し、これを通じてp型の不純物イオン例えばB+あるい
はBF2+のイオン注入を行って、最終的に接続用領域
(40)を形成する不純物打ち込み領域(401)を形
成する。
次に、絶縁層(16)上にこれと同様の5i(h絶縁層
を全面的にCVD法等によって形成し、その後アニール
処理を施して領域(401)の注入不純物の活性化処理
を行って、第1図Bに示すように、接続用領域(40)
の形成と、第1の半導体層(8)からの不純物拡散によ
るグラフトベース(9)を形成する。
を全面的にCVD法等によって形成し、その後アニール
処理を施して領域(401)の注入不純物の活性化処理
を行って、第1図Bに示すように、接続用領域(40)
の形成と、第1の半導体層(8)からの不純物拡散によ
るグラフトベース(9)を形成する。
そして、例えばRTE (反応性イオンエツチング)に
よってエッチバックを行って実質的にその厚さが大とな
っている窓(22)の内周面において絶縁層の残存が生
じることから、第1のサイドウオール(lll)を形成
し、このサイドウオール(llt)によって囲まれた第
1の窓(121) を形成する。そして、この窓(l
h)内にSiO2の薄い絶縁層によるバッファ層(23
)を再び形成し、これを通じてn型の不純物をイオン注
入して最終的に拡散抑制領域を形成するめの不純物打ち
込み領域(101)を形成する。この場合、サイドウオ
ール(llr)の存在によって領域(101)はグラフ
トベース(9)より所要の距離だけ離間した位置に形成
される。
よってエッチバックを行って実質的にその厚さが大とな
っている窓(22)の内周面において絶縁層の残存が生
じることから、第1のサイドウオール(lll)を形成
し、このサイドウオール(llt)によって囲まれた第
1の窓(121) を形成する。そして、この窓(l
h)内にSiO2の薄い絶縁層によるバッファ層(23
)を再び形成し、これを通じてn型の不純物をイオン注
入して最終的に拡散抑制領域を形成するめの不純物打ち
込み領域(101)を形成する。この場合、サイドウオ
ール(llr)の存在によって領域(101)はグラフ
トベース(9)より所要の距離だけ離間した位置に形成
される。
第1図Cに示すように、再び同様の手法によって第2の
サイドウオール(112)を形成し、この第2のサイド
ウオール(112)によって囲まれた第2の窓(122
)を形成し、この窓(122)内を含んで全面的に第2
の半導体層例えば多結晶シリコン層(13)を被着し、
これを通じてp型の不純物をイオン注入して真性ベース
を形成する不純物打ち込み領域(141)を形成すると
共に、これの上に続いてp型の不純物As+をイオン注
入してエミッタ電極(15)を形成する。
サイドウオール(112)を形成し、この第2のサイド
ウオール(112)によって囲まれた第2の窓(122
)を形成し、この窓(122)内を含んで全面的に第2
の半導体層例えば多結晶シリコン層(13)を被着し、
これを通じてp型の不純物をイオン注入して真性ベース
を形成する不純物打ち込み領域(141)を形成すると
共に、これの上に続いてp型の不純物As+をイオン注
入してエミッタ電極(15)を形成する。
その後、第1図りに示すように、コレクタ電極取り出し
領域(6)にオーミックにコレクタ電極(18)を形成
すると共に、ベース取り出し電極(17)即ち第1の不
純物含有半導体層(8)上にベース電極(19)を、ま
た第2の半導体N (13)より成るエミッタ取り出し
電極(20)上にエミッタ電極(21)をそれぞれ11
金属層の全面蒸着およびそのパターン化によって同時に
形成し、目的とするnpn トランジスタを得る。
領域(6)にオーミックにコレクタ電極(18)を形成
すると共に、ベース取り出し電極(17)即ち第1の不
純物含有半導体層(8)上にベース電極(19)を、ま
た第2の半導体N (13)より成るエミッタ取り出し
電極(20)上にエミッタ電極(21)をそれぞれ11
金属層の全面蒸着およびそのパターン化によって同時に
形成し、目的とするnpn トランジスタを得る。
このようにして得られたバイポーラトランジスタは、グ
ラフトベース(9)と拡散抑制領域(10)とは、両者
間に間隔dが存在して離間する。また真性ベース(14
)とグラフトベース(9)との間の接続用領域(40)
は、グラフトベース(9)側では拡散抑制領域(10)
が存在していないことから深く、真性ベース(14)側
では領域(10)の存在によって浅く形成される。つま
り接続用領域(40)は深い第1の接続用領域(41)
と浅い第2の接続用領域(42)とによって構成される
。
ラフトベース(9)と拡散抑制領域(10)とは、両者
間に間隔dが存在して離間する。また真性ベース(14
)とグラフトベース(9)との間の接続用領域(40)
は、グラフトベース(9)側では拡散抑制領域(10)
が存在していないことから深く、真性ベース(14)側
では領域(10)の存在によって浅く形成される。つま
り接続用領域(40)は深い第1の接続用領域(41)
と浅い第2の接続用領域(42)とによって構成される
。
なお本発明は、上述したnpn型バイポーラトランジス
タに限らずpnp )ランジスタに適用することもでき
るなど種々の変形変更をなし得る。
タに限らずpnp )ランジスタに適用することもでき
るなど種々の変形変更をなし得る。
上述の本発明によれば、拡散抑制領域(10)を高濃度
のグラフトベース9)と離間した位置に配置したことに
よって耐圧の低下の問題、接合容量に基く寄生容量の増
大したがって高速性の低下の問題の解決がはかられると
共に、接続用領域(4o)のエミッタ領域(15)側に
おいては、浅い第2の接続用領域(42)によって構成
したので、接続用領域を設けたことによる実質的ベース
幅の増大が回避され、hFEの低下が回避される。
のグラフトベース9)と離間した位置に配置したことに
よって耐圧の低下の問題、接合容量に基く寄生容量の増
大したがって高速性の低下の問題の解決がはかられると
共に、接続用領域(4o)のエミッタ領域(15)側に
おいては、浅い第2の接続用領域(42)によって構成
したので、接続用領域を設けたことによる実質的ベース
幅の増大が回避され、hFEの低下が回避される。
第1図A−Dは本発明製法の一例の工程図、第2図は本
発明の対比例の断面図、第3図A及びBはその製造工程
図、第4図A−Cは伯の対比例の製造工程図である。 (4)は半導体領域、(5)は半導体基板、(モ)はグ
ラフトベース、(14)は真性ベース、(40)は接続
用領域、(41)及び(42)はその第1及び第2の接
続用領域、(15)はエミッタ領域、(8)及び(13
)は第1及び第2の半導体層、(11+)及び(112
)は第1及び第2のサイドウオールである。
発明の対比例の断面図、第3図A及びBはその製造工程
図、第4図A−Cは伯の対比例の製造工程図である。 (4)は半導体領域、(5)は半導体基板、(モ)はグ
ラフトベース、(14)は真性ベース、(40)は接続
用領域、(41)及び(42)はその第1及び第2の接
続用領域、(15)はエミッタ領域、(8)及び(13
)は第1及び第2の半導体層、(11+)及び(112
)は第1及び第2のサイドウオールである。
Claims (1)
- 【特許請求の範囲】 1、第1導電型の半導体領域に第2導電型のグラフトベ
ースと真性ベースと、第1導電型のエミッタ領域とを有
するバイポーラトランジスタにおいて、 上記グラフトベースと上記真性ベースとが、上記グラフ
トベース側で深く、上記真性ベース側で浅く形成され、
且つ上記グラフトベースおよび上記真性ベースより低濃
度の第2導電型の不純物領域を介して接続されてなるこ
とを特徴とするバイポーラトランジスタ。 2、第1導電型半導体領域に第1の第2導電型高濃度不
純物領域を形成する工程と、 上記第1の第2導電型高濃度不純物領域に接して第2の
第2導電型低濃度不純物領域を形成する工程と、 上記第2の第2導電型低濃度不純物領域の上記半導体領
域との接合面近傍で、上記第1の第2導電型高濃度不純
物領域と離れた領域に第1導電型不純物を導入して上記
第2の第2導電型低濃度不純物領域より浅い第3の第2
導電型低濃度不純物領域を形成する工程と、 上記第3の第2導電型低濃度不純物領域に第2導電型の
真性ベースと第1導電型のエミッタ領域とを形成する工
程とを有することを特徴とするバイポーラトランジスタ
の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7493888A JPH01246874A (ja) | 1988-03-29 | 1988-03-29 | バイポーラトランジスタおよびバイポーラトランジスタの製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7493888A JPH01246874A (ja) | 1988-03-29 | 1988-03-29 | バイポーラトランジスタおよびバイポーラトランジスタの製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01246874A true JPH01246874A (ja) | 1989-10-02 |
Family
ID=13561789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7493888A Pending JPH01246874A (ja) | 1988-03-29 | 1988-03-29 | バイポーラトランジスタおよびバイポーラトランジスタの製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01246874A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0263128A (ja) * | 1988-08-29 | 1990-03-02 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
JPH0677245A (ja) * | 1992-07-13 | 1994-03-18 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタおよびその製造方法 |
US5302535A (en) * | 1991-09-20 | 1994-04-12 | Nec Corporation | Method of manufacturing high speed bipolar transistor |
US6693344B1 (en) * | 2000-03-27 | 2004-02-17 | Renesas Technology Corp. | Semiconductor device having low and high breakdown voltage transistors |
KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
-
1988
- 1988-03-29 JP JP7493888A patent/JPH01246874A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0263128A (ja) * | 1988-08-29 | 1990-03-02 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
US5302535A (en) * | 1991-09-20 | 1994-04-12 | Nec Corporation | Method of manufacturing high speed bipolar transistor |
JPH0677245A (ja) * | 1992-07-13 | 1994-03-18 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタおよびその製造方法 |
KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
US6693344B1 (en) * | 2000-03-27 | 2004-02-17 | Renesas Technology Corp. | Semiconductor device having low and high breakdown voltage transistors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4693782A (en) | Fabrication method of semiconductor device | |
EP0233202B1 (en) | Fabricating a semiconductor device with buried oxide | |
EP0329401B1 (en) | Bipolar transistors and methods of production | |
JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
JPH01246874A (ja) | バイポーラトランジスタおよびバイポーラトランジスタの製法 | |
JP2661050B2 (ja) | バイポーラトランジスタの製造方法 | |
KR0182000B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
JP2565162B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
JP3326990B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
JP3260549B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
JP2625741B2 (ja) | バイポーラトランジスタの製造方法 | |
KR100286349B1 (ko) | 반도체 소자의 제조방법 | |
US6808999B2 (en) | Method of making a bipolar transistor having a reduced base transit time | |
JPS6395664A (ja) | 半導体装置の製造方法 | |
JPS63241962A (ja) | 半導体装置及びその製造方法 | |
JPH08288299A (ja) | 半導体装置およびその製造方法 | |
JP2712889B2 (ja) | 半導体装置の製造方法 | |
JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
JPH05211152A (ja) | バイポーラ型半導体装置およびその製造方法 | |
JPH01181464A (ja) | バイポーラトランジスタの製造方法 | |
JPH02220458A (ja) | 半導体装置の製造方法 | |
JP2001068478A (ja) | 半導体装置およびその製造方法 | |
JPS6346769A (ja) | 半導体装置の製造方法 | |
JPH09237794A (ja) | バイポーラトランジスタ |