KR960011426B1 - 시스템 클럭 통합 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 동기식 장치에 있어서 시스템 클럭 장치의 일실시예를 나타낸 블록도.
제2도는 본 발명 동기식 장치에 있어서 시스템 클럭 통합 장치의 일실시예를 나타낸 블록도.
* 도면의 주요부분에 대한 부호의 설명
110 : 위상 동기 루프 120 : 멀티플렉서
130 : 전압 제어 발진부
본 발명은 광대역 통신의 송수신을 위한 동기식 장치에 있어서 송수신되는 데이터 포멧 등을 형성하기 위한 시스템 클럭(System clock)에 관한 것으로, 특히, 시스템 클럭을 형성하기 위해 각 장치를 통합하기에 적합한 시스템 클럭 통합 장치에 관한 것이다.
이와 관련하여, 제1도는 종래 시스템 클럭 장치의 일실시예를 나타낸 블록도로, 최종 시스템 클럭이 소정의 크기로 분주된 클럭과 기준 클럭(Reference clock)의 위상차를 검출하여 전압 제어값을 출력하는 위상 동기 루프(Digital Processing－Phase Locked Loop; DP－PLL)(10)와, 위상 동기 루프(10)의 전압 제어 값에 따라 주파수와 위상을 결정하여 시스템 동기 클럭을 출력하는 전압 제어 발진부 (Voltage Controlled Crystal Oscillator ; VCXO)(20)와, 온도에 상관없이 일정한 자체 발진 클럭을 출력하는 온도 보상 발진부(Temperature Compensated Crystal Oscillator; TCXO)(30)와, 온도 보상 발진부(30)와 전압 제어 발진부(20)의 출력을 선택적으로 통과시켜 최종 시스템 클럭을 출력하는 선택부(40)와, 선택부(40)의 최종 시스템 클럭을 소정의 값으로 분주하여 위상 동기 루프(10)로 인가하는 분주기(50)로 이루어진다.
이와 같이 이루어진 종래 시스템 클럭 장치를 보면, 먼저, 위상 동기 루프(10)는 최종 시스템 클럭(155.520㎒)이 소정의 크기로 분주된 클럭(19.440㎒)과 기준 클럭(8㎑)의 위상차를 검출하여 전압 제어 값을 출력하며, 전압 제어 발진부(20)는 위상 동기 루프(10)의 전압 제어값에 따라 주파수와 위상을 결정하여 시스템 동기 클럭을 출력한다.
다음, 온도 보상 발진부(30)는 온도에 상관없이 즉, 온도를 보상하여 일정한 자체 발진 클럭을 출력하며, 선택부(40)는 온도 보상 발진부(30)의 자체 발진 클럭과 전압 제어 발진부(20)의 시스템 동기 클럭을 선택적으로 통과시켜 최종 시스템 클럭(155.520㎒)을 출력하고, 분주기(50)는 선택부(40)의 시스템 최종 출력을 1:8로 분주하여 그 분주된 클럭(19.440㎒)을 위상 동기 루프(10)로 인가한다.
이와 같은 과정을 실시함으로써 광대역 통신의 송수신시 데이타 포맷 등을 형성하기 위한 시스템 클럭을 만들어 낸다.
그러나, 이와 같은 종래의 기술에 있어서는 위상 동기 루프(10)와 관계없이 온도 보상 발진부(30)가 온도에 상관없이 일정한 자체 발진 클럭을 출력하도록 하여 선택부(40)가 전압 제어 발진부(20)의 시스템 동기 클럭과 온도 보상 발진부(30)의 자체 발진 클럭을 선택적으로 통과시킴으로써 전체 회로가 복잡해지며, 이에, 전체 회로가 복잡해져서 최종 시스템 클럭이 불안정하게 발생된다.
본 발명은 이와 같은 종래의 결점을 해결하기 위하여 안출한 것으로, 동기식 장치에 있어서 위상 동기 루프를 위한 전압 제어 발진기와 자체적으로 발진하는 온도 보상 발진기를 하나로 통합할 수 있는 시스템 클럭 통합 장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 최종 시스템 클럭이 소정의 크기로 분주된 클럭과 기준 클럭의 위상차를 검출하여 전압 제어 값을 출력하는 위상 동기 루프와, 위상 동기 루프의 전압 제어 값과 해당 전압 제어 발진부의 중심 전압(Centet voltage)값을 인가 받아 소정의 레지스터(Register)의 제어 신호에 따라 선택적으로 전압 제어 값을 출력하는 멀티플렉서(Multiplexer)와, 멀티플렉서의 전압 제어 값에 따라 주파수와 위상을 결정하여 시스템 동기 클럭을 출력하는 전압 제어 발진부로 이루어지는 것을 특징으로 한다.
이하, 이와 같은 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도를 참조하면, 제2도는 본 발명 동기식 장치에 있어서 시스템 클럭 통합 장치의 일 실시예를 나타낸 블록도로, 최종 시스템 클럭이 소정의 크기로 분주된 클럭과 기준 클럭의 위상차를 검출하여 전압 제어값을 출력하는 위상동기루프 (Digital Processing－Phase Locked Loop; DP－PLL)(110)와, 위상 동기 루프(110)의 전압 제어 값과 해당 전압 제어 발진부의 중심 전압 값을 인가 받아 소정의 레지스터(도면 중에 도시되지 않음)의 제어 신호에 따라 선택적으로 전압 제어 값을 출력하는 멀티플렉서(120)와, 멀티플렉서(120)의 전압 제어 값에 따라 주파수와 위상을 결정하여 시스템 동기 클럭을 출력하는 전압 제어 발진부(Voltage Controlled Crystal Oscillator; VCXO)(130)로 이루어진다.
이와 같이 이루어진 본 발명을 보면, 먼저, 위상 동기 루프(110)는 최종 시스템 클럭이 소정의 크기로 분주된 클럭과 기준클럭의 위상차를 검출하여 전압 제어 값을 출력하며, 멀티플렉서(120)는 위상 동기 루프(110)의 전압 제어 값과 해당 전압 제어 발진기의 중심 전압 값을 인가 받아 소정의 레지스터 제어 신호에 따라 선택적으로 전압 제어 값을 출력한다.
다음, 전압 제어 발진부(130)는 멀티 플렉서(120)의 전압 제어 값에 따라 주파수와 위상을 결정하여 시스템 동기 클럭을 출력한다.
여기서, 중심 전압 값은 각 전압 제어 발진부마다 그 고유값이 존재하는데, 예를 들어, NDK사의 155㎒ 전압 제어 발진기의 경우 제어 전압의 범위는 ±5V이므로 중심 전압은 OV가 된다.
또한, 레지스터 제어 신호는 장치 내부의 소정의 레지스터에 라이트(Write)되는 값으로, 예를 들어, 그 레지스터에 '0'이 라이트되면 위상 동기 루프(110)의 출력인 전압 제어 값이 멀티플렉서(120)를 통과하도록 하고, 그 레지스터에 '1'이 라이트되면 중심 전압 값이 멀티플렉서(120)를 통해 최종 전압 제어 값으로 되어 전압 제어 발진부(130)에 각각 인가되도록 한다.
여기서, 후자의 경우, 위상 동기 루프(110)와 관계없이 중심 전압 값에 해당하는 주파수를 전압 제어 발진부(130)가 출력하므로 자체 발진 클럭 즉, 온도 보상 발진부의 역할을 대신하는 것이된다.
다음, 후자의 경우, 위상 동기 루프(110)에서 계속 출력되는 전압 제어 값에 따라 전압 제어 발진부(130)의 주파수가 조금씩 변하면서 위상 동기 루프(110)에 인가되는 기준 클럭에 전압 제어 발진부(130)의 시스템 클럭이 동기를 맞춘다.
이상에서 설명한 바와 같이 본 발명은 전압 제어 발진부(130)가 시스템 동기 클럭 및 자체 발진 클럭을 출력할 수 있도록 함으로써 전체 회로를 간단하게 구성할 수 있으며, 전체 회로가 간단해져 최송 시스템 동기 클럭이 더욱 안정하게 발생된다.
Claims (1)
- 최종 시스템 클럭이 소정의 크기로 분주된 클럭과 기준 클럭의 위상차를 검출하여 전압 제어 값을 출력하는 위상 동기 루프(110)와; 상기 위상 동기 루프(110)의 전압 제어 값과 해당 전압 제어 발진부의 중심 전압 값을 인가 받아 소정의 레지스터의 제어 신호에 따라 선택적으로 전압 제어 값을 출력하는 멀티플렉서(120)와; 상기 멀티플렉서(120)의 전압 제어 값과 따라 주파수와 위상을 결정하여 시스템 동기 클럭을 출력하는 전압 제어 발진부(130)를 포함하여 이루어지는 시스템 클럭 통합 장치.
Priority Applications (1)
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| KR1019940018243A KR960011426B1 (ko) | 1994-07-27 | 1994-07-27 | 시스템 클럭 통합 장치 |
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Publications (2)
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| KR960006298A KR960006298A (ko) | 1996-02-23 |
| KR960011426B1 true KR960011426B1 (ko) | 1996-08-22 |
Family
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Family Applications (1)
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|---|---|---|---|
| KR1019940018243A KR960011426B1 (ko) | 1994-07-27 | 1994-07-27 | 시스템 클럭 통합 장치 |
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| KR (1) | KR960011426B1 (ko) |
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1994
- 1994-07-27 KR KR1019940018243A patent/KR960011426B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR960006298A (ko) | 1996-02-23 |
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