JPH04216618A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04216618A JPH04216618A JP41771390A JP41771390A JPH04216618A JP H04216618 A JPH04216618 A JP H04216618A JP 41771390 A JP41771390 A JP 41771390A JP 41771390 A JP41771390 A JP 41771390A JP H04216618 A JPH04216618 A JP H04216618A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000010438 heat treatment Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000001133 acceleration Effects 0.000 claims description 7
- 230000007547 defect Effects 0.000 abstract description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 2
- 229910001873 dinitrogen Inorganic materials 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくはＭＯＳトランジスタのソース・ド
レインの接合層を形成するのに低温アニールにより無欠
陥の接合層を形成する方法に関するものである。
に関し、更に詳しくはＭＯＳトランジスタのソース・ド
レインの接合層を形成するのに低温アニールにより無欠
陥の接合層を形成する方法に関するものである。
【０００２】
【従来の技術】デバイスの高集積化に伴い、接合層が浅
く、かつ結晶欠陥等の欠陥の無い高品質な接合層を形成
する事が必要になる。活性化率が高く、さらに浅い接合
層を形成するのに、ランプアニール等の高温・短時間熱
処理技術が有望視されてきた。しかし、熱処理過程にお
いて発生した転位ループを核にして、冷却時にスリップ
・ラインが導入され、接合層の特性が劣化する事が問題
となった。特に短時間アニール（ＲＴＡ）の場合、急冷
プロセスであるため、スリップ・ラインの導入される確
率が高かった。そのため短時間アニールを行う前に結晶
性を完全に回復させる必要がある。しかも接合層を深さ
方向及び水平方向（横方向）に伸ばさずに結晶性を回復
させるには、８００℃以下の低温領域でアニールを行う
必要がある。
く、かつ結晶欠陥等の欠陥の無い高品質な接合層を形成
する事が必要になる。活性化率が高く、さらに浅い接合
層を形成するのに、ランプアニール等の高温・短時間熱
処理技術が有望視されてきた。しかし、熱処理過程にお
いて発生した転位ループを核にして、冷却時にスリップ
・ラインが導入され、接合層の特性が劣化する事が問題
となった。特に短時間アニール（ＲＴＡ）の場合、急冷
プロセスであるため、スリップ・ラインの導入される確
率が高かった。そのため短時間アニールを行う前に結晶
性を完全に回復させる必要がある。しかも接合層を深さ
方向及び水平方向（横方向）に伸ばさずに結晶性を回復
させるには、８００℃以下の低温領域でアニールを行う
必要がある。
【０００３】
【発明が解決しようとする課題】しかし、通常例えば、
Ｓｉ基板３上にＡｓ＋のイオン注入層を形成するために
ＬＳＩで使用する注入条件（Ａｓ＋の加速エネルギー：
４０〜８０ＫｅＶ、注入量：３〜５×１０１５ｃｍ−２
）では、Ｓｉ基板上のＡｓ＋注入領域において、転位ル
ープを核にして元の非晶質ＳｉおよびＳｉ結晶の界面１
と、Ｒｐ付近２との上下二段にわたり欠陥が発生する〔
図６参照〕。それら欠陥部分を符号１ａ，２ａで示す。 特に深い位置の界面１に発生した欠陥１ａは接合リーク
を引き起こし易くなる。
Ｓｉ基板３上にＡｓ＋のイオン注入層を形成するために
ＬＳＩで使用する注入条件（Ａｓ＋の加速エネルギー：
４０〜８０ＫｅＶ、注入量：３〜５×１０１５ｃｍ−２
）では、Ｓｉ基板上のＡｓ＋注入領域において、転位ル
ープを核にして元の非晶質ＳｉおよびＳｉ結晶の界面１
と、Ｒｐ付近２との上下二段にわたり欠陥が発生する〔
図６参照〕。それら欠陥部分を符号１ａ，２ａで示す。 特に深い位置の界面１に発生した欠陥１ａは接合リーク
を引き起こし易くなる。
【０００４】
【発明を解決するための手段及び作用】上述したように
、従来法ではイオン注入時においては非晶質／結晶界面
１において結晶性が乱れている領域が大きく、熱処理時
にそこを核にして結晶欠陥が発生する。そのため、注入
時に発生するダメージ層（非晶質／結晶界面の乱れ）を
少なくする必要がある。
、従来法ではイオン注入時においては非晶質／結晶界面
１において結晶性が乱れている領域が大きく、熱処理時
にそこを核にして結晶欠陥が発生する。そのため、注入
時に発生するダメージ層（非晶質／結晶界面の乱れ）を
少なくする必要がある。
【０００５】この発明は、半導体基板上に低加速エネル
ギーでイオンを注入してイオン注入領域を形成し、低温
熱処理を付してイオン注入領域の結晶性を回復させ、次
に高温・短時間熱処理を行って高活性化された接合層を
形成することを特徴とする半導体装置の製造方法である
。
ギーでイオンを注入してイオン注入領域を形成し、低温
熱処理を付してイオン注入領域の結晶性を回復させ、次
に高温・短時間熱処理を行って高活性化された接合層を
形成することを特徴とする半導体装置の製造方法である
。
【０００６】この発明では、例えばＡｓ＋を用いたイオ
ン注入を１０〜２０ＫｅＶの低加速エネルギーで行い、
８００℃の熱処理で結晶性を回復し、無欠陥接合層を形
成し、その後、ランプアニールにより、例えば１０００
℃、１０秒程度の短時間の高温熱処理を行い、高活性化
率の浅い無欠陥接合層を形成したものである。この発明
では、例えばまず半導体基板がＳｉ基板であり、このＳ
ｉ基板上に注入イオンとしてＡｓイオンあるいはＢＦ２
イオンが１×１０１５〜５×１０１５ｃｍ−２のイオン
注入量で注入される。その注入エネルギーは２０ＫｅＶ
以下の低加速エネルギーである。次に、イオン注入領域
の形成されたＳｉ基板は低温熱処理に付される。この熱
処理温度は８００〜８５０℃が好ましく、８００℃がよ
り好ましい。この低温熱処理によってＳｉ基板、特にイ
オン注入領域の結晶性が回復される。最後に、高温・短
時間熱処理が９５０〜１１００℃で付される。その熱処
理温度は、例えば公知のランプアニール法を用いた場合
、１０００℃が好ましく、しかも１０秒間程度の短時間
で熱処理されるのが好ましい。
ン注入を１０〜２０ＫｅＶの低加速エネルギーで行い、
８００℃の熱処理で結晶性を回復し、無欠陥接合層を形
成し、その後、ランプアニールにより、例えば１０００
℃、１０秒程度の短時間の高温熱処理を行い、高活性化
率の浅い無欠陥接合層を形成したものである。この発明
では、例えばまず半導体基板がＳｉ基板であり、このＳ
ｉ基板上に注入イオンとしてＡｓイオンあるいはＢＦ２
イオンが１×１０１５〜５×１０１５ｃｍ−２のイオン
注入量で注入される。その注入エネルギーは２０ＫｅＶ
以下の低加速エネルギーである。次に、イオン注入領域
の形成されたＳｉ基板は低温熱処理に付される。この熱
処理温度は８００〜８５０℃が好ましく、８００℃がよ
り好ましい。この低温熱処理によってＳｉ基板、特にイ
オン注入領域の結晶性が回復される。最後に、高温・短
時間熱処理が９５０〜１１００℃で付される。その熱処
理温度は、例えば公知のランプアニール法を用いた場合
、１０００℃が好ましく、しかも１０秒間程度の短時間
で熱処理されるのが好ましい。
【０００７】
【実施例】以下図に示す実施例にもとづいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
【０００８】サイドウォール３を備えた複数のゲート電
極４，４を有するＳｉ基板５上に、Ａｓイオン６を注入
して０．１μｍ深さｄのソース・ドレインの接合層７を
形成するには、まず、ゲート４，４を有するＳｉ基板５
を形成〔図１参照〕した後、２０ＫｅＶの低加速エネル
ギー、５×１０１５ｃｍ−２のＡｓイオン注入量でイオ
ン注入を行い、イオン注入層８を形成する〔図２参照〕
。
極４，４を有するＳｉ基板５上に、Ａｓイオン６を注入
して０．１μｍ深さｄのソース・ドレインの接合層７を
形成するには、まず、ゲート４，４を有するＳｉ基板５
を形成〔図１参照〕した後、２０ＫｅＶの低加速エネル
ギー、５×１０１５ｃｍ−２のＡｓイオン注入量でイオ
ン注入を行い、イオン注入層８を形成する〔図２参照〕
。
【０００９】次に、８００℃、１時間の低温熱処理を窒
素ガス雰囲気で行う。この際、注入エネルギーが２０Ｋ
ｅＶ以下であることから、イオン注入によるＳｉ基板内
の結晶性が乱れる領域を小さくでき、そこを核にして結
晶欠陥が発生するのを防止できる。そのことは界面１お
よびＲｐ付近２の特性図を描いた図４から分かる。図４
の実線で示す曲線Ｃは界面１における特性を示し、破線
Ｄで示す曲線ＤはＲｐ付近２における特性を示す。この
ようにして８００℃の低温熱処理で結晶性を回復して無
欠陥接合層７を形成する〔図３参照〕。
素ガス雰囲気で行う。この際、注入エネルギーが２０Ｋ
ｅＶ以下であることから、イオン注入によるＳｉ基板内
の結晶性が乱れる領域を小さくでき、そこを核にして結
晶欠陥が発生するのを防止できる。そのことは界面１お
よびＲｐ付近２の特性図を描いた図４から分かる。図４
の実線で示す曲線Ｃは界面１における特性を示し、破線
Ｄで示す曲線ＤはＲｐ付近２における特性を示す。この
ようにして８００℃の低温熱処理で結晶性を回復して無
欠陥接合層７を形成する〔図３参照〕。
【００１０】続いて、結晶性を回復させた無欠陥接合層
を有するＳｉ基板を１０００℃、１０秒間のランプアニ
ールに付す。この際、１０００℃までは浅い接合層の深
さｄが変わらない事が図５の破線で示す曲線Ａで確認さ
れている。
を有するＳｉ基板を１０００℃、１０秒間のランプアニ
ールに付す。この際、１０００℃までは浅い接合層の深
さｄが変わらない事が図５の破線で示す曲線Ａで確認さ
れている。
【００１１】すなわち、図５において、曲線Ａはランプ
アニール温度の接合深さｄ依存性を示し、これにより、
１０００℃以上では接合深さは上昇するものの、それ以
下では略一定の深さ（０．１μｍ）に維持されているこ
とが分かる。又、曲線Ｂは接合層のシート抵抗Ｒ依存性
を示し、ランプアニール温度の上昇とともにシート抵抗
Ｒが減少しているのが分かるが、本実施例の１０００℃
（１０００℃以下も同様）では５０Ω／□以下の低い値
が得られる。
アニール温度の接合深さｄ依存性を示し、これにより、
１０００℃以上では接合深さは上昇するものの、それ以
下では略一定の深さ（０．１μｍ）に維持されているこ
とが分かる。又、曲線Ｂは接合層のシート抵抗Ｒ依存性
を示し、ランプアニール温度の上昇とともにシート抵抗
Ｒが減少しているのが分かるが、本実施例の１０００℃
（１０００℃以下も同様）では５０Ω／□以下の低い値
が得られる。
【００１２】このように本実施例では、注入エネルギー
の減少と共に欠陥密度は減少し、２０ＫｅＶ以下のエネ
ルギーでは、特にＲｐおよび非晶質／結晶界面の両者に
おける欠陥はほぼ消滅することを利用してランプアニー
ルにより１０秒間のアニールを行いランプアニール温度
の上昇と共にシート抵抗が減少して１０００℃以上の温
度で５０Ω／□以下の低い値が得られた。尚、この時１
０００℃までは接合深さが変わらない事が確認された。
の減少と共に欠陥密度は減少し、２０ＫｅＶ以下のエネ
ルギーでは、特にＲｐおよび非晶質／結晶界面の両者に
おける欠陥はほぼ消滅することを利用してランプアニー
ルにより１０秒間のアニールを行いランプアニール温度
の上昇と共にシート抵抗が減少して１０００℃以上の温
度で５０Ω／□以下の低い値が得られた。尚、この時１
０００℃までは接合深さが変わらない事が確認された。
【００１３】
【発明の効果】以上のようにこの発明によれば、半導体
装置のソース・ドレインの接合層を形成するのに、低加
速でイオン注入を行い、低温で結晶性を回復させた後に
、ランプアニールで高温アニールを行うようにしたこと
から、高活性化された無欠陥の浅い接合層を形成できる
効果がある。
装置のソース・ドレインの接合層を形成するのに、低加
速でイオン注入を行い、低温で結晶性を回復させた後に
、ランプアニールで高温アニールを行うようにしたこと
から、高活性化された無欠陥の浅い接合層を形成できる
効果がある。
【図１】図１はこの発明の一実施例における製造工程の
第１ステップを示す製造工程説明図である。
第１ステップを示す製造工程説明図である。
【図２】図２は上記実施例における製造工程の第２ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図３】図３は上記実施例における製造工程の第３ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図４】図４は欠陥密度に対するそのＡｓイオン注入エ
ネルギー依存性を示す特性図である。
ネルギー依存性を示す特性図である。
【図５】図５はシート抵抗及び接合層の接合深さのラン
プアニール温度依存性を示す特性図である。
プアニール温度依存性を示す特性図である。
【図６】図６はＡｓイオン注入層の結晶欠陥を示す構成
説明図である。
説明図である。
５ Ｓｉ基板
６ Ａｓイオン
７ 接合層
８ イオン注入領域
Claims (1)
- 【請求項１】 半導体基板上に低加速エネルギーでイ
オンを注入してイオン注入領域を形成し、低温熱処理を
付してイオン注入領域の結晶性を回復させ、次に高温・
短時間熱処理を行って高活性化された接合層を形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417713A JP2669722B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体装置の製造方法 |
| US07/932,746 US5298446A (en) | 1990-02-20 | 1992-08-25 | Process for producing semiconductor device |
| US07/979,457 US5420079A (en) | 1990-02-20 | 1992-11-20 | Process for producing semiconductor device comprising two step annealing treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417713A JP2669722B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216618A true JPH04216618A (ja) | 1992-08-06 |
| JP2669722B2 JP2669722B2 (ja) | 1997-10-29 |
Family
ID=18525771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417713A Expired - Lifetime JP2669722B2 (ja) | 1990-02-20 | 1990-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669722B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5294080A (en) * | 1976-02-03 | 1977-08-08 | Nec Corp | Process for preparing semi-conductors |
| JPS6245179A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体装置の製造方法 |
-
1990
- 1990-12-14 JP JP2417713A patent/JP2669722B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5294080A (en) * | 1976-02-03 | 1977-08-08 | Nec Corp | Process for preparing semi-conductors |
| JPS6245179A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669722B2 (ja) | 1997-10-29 |
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