JPH05102471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05102471A JPH05102471A JP3256747A JP25674791A JPH05102471A JP H05102471 A JPH05102471 A JP H05102471A JP 3256747 A JP3256747 A JP 3256747A JP 25674791 A JP25674791 A JP 25674791A JP H05102471 A JPH05102471 A JP H05102471A
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Abstract
(57)【要約】
【目的】 納期を短縮できる上、基板の結晶性を完全に
回復してＭＯＳトランジスタのスタンバイリーク電流を
低減できる半導体装置の製造方法を提供する。 【構成】 シリコン基板１上にゲート絶縁膜７、ゲート
電極４、層間絶縁膜５および図示しない電極配線を順に
形成する。この後、上記層間絶縁膜５を通してゲート電
極４の直下のチャネル領域８に水素イオンを注入し、続
いて、水素雰囲気中で熱処理(いわゆるＨ2シンター)を
行う。
回復してＭＯＳトランジスタのスタンバイリーク電流を
低減できる半導体装置の製造方法を提供する。 【構成】 シリコン基板１上にゲート絶縁膜７、ゲート
電極４、層間絶縁膜５および図示しない電極配線を順に
形成する。この後、上記層間絶縁膜５を通してゲート電
極４の直下のチャネル領域８に水素イオンを注入し、続
いて、水素雰囲気中で熱処理(いわゆるＨ2シンター)を
行う。
Description
【０００１】
【産業上の利用分野】この発明は、この発明は半導体装
置の製造方法に関し、より詳しくは、電極配線工程後に
イオン注入を行ってチャネル領域のしきい値電圧を設定
する方法に関する。
置の製造方法に関し、より詳しくは、電極配線工程後に
イオン注入を行ってチャネル領域のしきい値電圧を設定
する方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳトランジスタを製造する
場合、まず、ゲート酸化膜形成前に低エネルギ(５０kev
以下)でイオン注入を行うか、またはゲート酸化膜形成
後に中エネルギ(１８０kev程度)でイオン注入を行っ
て、チャネル領域(シリコン基板表面)の不純物濃度を設
定する。続いて、高温(９５０℃程度)でアニールを行っ
て、注入したイオンを活性化するとともに基板の結晶性
を回復させ、この後、電極配線を行う。しかしながら、
この方法ではイオン注入を行った後に電極配線工程を経
るため、ユーザの要望によってしきい値電圧を様々に設
定する場合、しきい値電圧を設定してから出荷できるま
での期間(以下「納期」という。)が長くなる(約８日間を
要する)という問題があった。
場合、まず、ゲート酸化膜形成前に低エネルギ(５０kev
以下)でイオン注入を行うか、またはゲート酸化膜形成
後に中エネルギ(１８０kev程度)でイオン注入を行っ
て、チャネル領域(シリコン基板表面)の不純物濃度を設
定する。続いて、高温(９５０℃程度)でアニールを行っ
て、注入したイオンを活性化するとともに基板の結晶性
を回復させ、この後、電極配線を行う。しかしながら、
この方法ではイオン注入を行った後に電極配線工程を経
るため、ユーザの要望によってしきい値電圧を様々に設
定する場合、しきい値電圧を設定してから出荷できるま
での期間(以下「納期」という。)が長くなる(約８日間を
要する)という問題があった。
【０００３】そこで、最近になって、図３に示すよう
に、電極配線工程後にイオン注入を行ってチャネル領域
８のしきい値電圧を設定する方法が提案された。すなわ
ち、まず公知の手順により、シリコン基板１上に局所酸
化膜２と、ソースドレイン領域３a,３bと、ゲート酸化
膜７と、ゲート電極４と、層間絶縁膜５と、図示しない
電極配線を順に形成する。この上に、レジスト６を塗布
し、フォトリソグラフィを行って上記ゲート電極４上の
層間絶縁膜５を露出させる。この後、高エネルギ(３０
０〜７００kev)でイオン注入を行って、ゲート電極４直
下のチャネル領域８に硼素イオン(Ｂ+),燐イオン(Ｐ+)
などを導入し、続いて、低温(５００℃以下)でアニール
を行う。高エネルギ注入としているのは層間絶縁膜５を
通してチャネル領域８にイオンを到達させるためであ
り、低温アニールとしているのは電極配線の融点の制約
があるからである。この方法(以下「高エネルギ注入法」
という。)によれば、納期を３〜５日間に短縮すること
ができる。
に、電極配線工程後にイオン注入を行ってチャネル領域
８のしきい値電圧を設定する方法が提案された。すなわ
ち、まず公知の手順により、シリコン基板１上に局所酸
化膜２と、ソースドレイン領域３a,３bと、ゲート酸化
膜７と、ゲート電極４と、層間絶縁膜５と、図示しない
電極配線を順に形成する。この上に、レジスト６を塗布
し、フォトリソグラフィを行って上記ゲート電極４上の
層間絶縁膜５を露出させる。この後、高エネルギ(３０
０〜７００kev)でイオン注入を行って、ゲート電極４直
下のチャネル領域８に硼素イオン(Ｂ+),燐イオン(Ｐ+)
などを導入し、続いて、低温(５００℃以下)でアニール
を行う。高エネルギ注入としているのは層間絶縁膜５を
通してチャネル領域８にイオンを到達させるためであ
り、低温アニールとしているのは電極配線の融点の制約
があるからである。この方法(以下「高エネルギ注入法」
という。)によれば、納期を３〜５日間に短縮すること
ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の高エネルギ注入法では、質量が大きいＢ+,Ｐ+を高
エネルギで注入しているため、基板１の結晶性をアニー
ル(低温)によって完全には回復することができない。こ
のため、ＭＯＳトランジスタのスタンバイリーク電流が
増大するという問題がある。
来の高エネルギ注入法では、質量が大きいＢ+,Ｐ+を高
エネルギで注入しているため、基板１の結晶性をアニー
ル(低温)によって完全には回復することができない。こ
のため、ＭＯＳトランジスタのスタンバイリーク電流が
増大するという問題がある。
【０００５】そこで、この発明の目的は、納期を短縮で
きる上、基板の結晶性を完全に回復してＭＯＳトランジ
スタのスタンバイリーク電流を低減できる半導体装置の
製造方法を提供することにある。
きる上、基板の結晶性を完全に回復してＭＯＳトランジ
スタのスタンバイリーク電流を低減できる半導体装置の
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、シリコン基板
上にゲート絶縁膜、ゲート電極、層間絶縁膜および電極
配線を順に形成した後、上記層間絶縁膜を通して上記ゲ
ート電極の直下のチャネル領域に水素イオンを注入し、
続いて、水素雰囲気中で熱処理を行うことを特徴として
いる。
め、この発明の半導体装置の製造方法は、シリコン基板
上にゲート絶縁膜、ゲート電極、層間絶縁膜および電極
配線を順に形成した後、上記層間絶縁膜を通して上記ゲ
ート電極の直下のチャネル領域に水素イオンを注入し、
続いて、水素雰囲気中で熱処理を行うことを特徴として
いる。
【０００７】
【作用】既に知られているように、シリコン基板中に存
在する水素は硼素のキャリア濃度を低下させる(Ｓ.Ｊ.
ペアトン(Ｐearton)ら;マテリアルズ・サイエンス・フ
ォーラム Ｖol.３８〜４１p２５〜３８)。したがっ
て、水素をチャネル領域にイオン注入することによっ
て、チャネル領域のしきい値電圧を設定することができ
る。ここで、水素イオン(Ｈ+)は、極めて小さく軽いと
いう性質を有している。実際に、Ｂ+,Ｐ+に比して原子
半径でそれぞれ１／３.３,１／３.７、質量比でそれぞ
れ１／１１,１／３１となっている。したがって、電極
配線工程後であっても比較的低い注入エネルギ(１６０k
ev以下)でもってチャネル領域に到達させることがで
き、注入によって基板に与えるダメージを従来に比して
低減することができる。この結果、水素雰囲気中での通
常の熱処理(いわゆるＨ2シンター)を行うことにより、
５００℃以下の低温でもって基板の結晶性が完全に回復
され、ＭＯＳトランジスタのスタンバイリーク電流が低
減される。また、電極配線工程後にしきい値電圧を設定
しているので、従来の高エネルギ注入法と同様に納期が
３〜５日間に短縮される。
在する水素は硼素のキャリア濃度を低下させる(Ｓ.Ｊ.
ペアトン(Ｐearton)ら;マテリアルズ・サイエンス・フ
ォーラム Ｖol.３８〜４１p２５〜３８)。したがっ
て、水素をチャネル領域にイオン注入することによっ
て、チャネル領域のしきい値電圧を設定することができ
る。ここで、水素イオン(Ｈ+)は、極めて小さく軽いと
いう性質を有している。実際に、Ｂ+,Ｐ+に比して原子
半径でそれぞれ１／３.３,１／３.７、質量比でそれぞ
れ１／１１,１／３１となっている。したがって、電極
配線工程後であっても比較的低い注入エネルギ(１６０k
ev以下)でもってチャネル領域に到達させることがで
き、注入によって基板に与えるダメージを従来に比して
低減することができる。この結果、水素雰囲気中での通
常の熱処理(いわゆるＨ2シンター)を行うことにより、
５００℃以下の低温でもって基板の結晶性が完全に回復
され、ＭＯＳトランジスタのスタンバイリーク電流が低
減される。また、電極配線工程後にしきい値電圧を設定
しているので、従来の高エネルギ注入法と同様に納期が
３〜５日間に短縮される。
【０００８】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【０００９】まず、図１に示すように、公知の手順によ
り、シリコン基板１上に局所酸化膜２と、ソースドレイ
ン領域３a,３bと、ゲート酸化膜７と、ゲート電極４
と、層間絶縁膜５と、図示しない電極配線を順に形成す
る。上記ゲート酸化膜７の膜厚は２０nmとし、ゲート電
極４はＷＳiとポリシリコンとの２層構造(膜厚２００nm
／１５０nm)とする。また、層間絶縁膜５はＢＰＳＧ(ボ
ロン・リン・シリケート・ガラス)とＮＳＧ(ノンドープ
・シリケート・ガラス)との２層構造(合計膜厚６００n
m)とする。この上に、レジスト６を塗布し、フォトリソ
グラフィを行って上記ゲート電極４上の層間絶縁膜５を
露出させる。この後、低エネルギ(８５kev)でイオン注
入を行って、ゲート電極４直下のチャネル領域８に水素
イオン(Ｈ+)を導入する。ここで、図２に示すように、
注入エネルギは層間絶縁膜５の膜厚に応じて基板表面に
到達するように調整している。また、ドーズ量は３×１
０14cm-2とする。これにより、チャネル領域８のしきい
値電圧を設定する。続いて、低温(５００℃),水素雰囲
気中で通常の熱処理(いわゆるＨ2シンター)を行う。こ
れにより、基板１の結晶性を完全に回復することがで
き、ＭＯＳトランジスタのスタンバイリーク電流を低減
することができる。また、電極配線形成後にしきい値電
圧を設定しているので、従来の高エネルギ注入法と同様
に納期を３〜５日間に短縮することができる。
り、シリコン基板１上に局所酸化膜２と、ソースドレイ
ン領域３a,３bと、ゲート酸化膜７と、ゲート電極４
と、層間絶縁膜５と、図示しない電極配線を順に形成す
る。上記ゲート酸化膜７の膜厚は２０nmとし、ゲート電
極４はＷＳiとポリシリコンとの２層構造(膜厚２００nm
／１５０nm)とする。また、層間絶縁膜５はＢＰＳＧ(ボ
ロン・リン・シリケート・ガラス)とＮＳＧ(ノンドープ
・シリケート・ガラス)との２層構造(合計膜厚６００n
m)とする。この上に、レジスト６を塗布し、フォトリソ
グラフィを行って上記ゲート電極４上の層間絶縁膜５を
露出させる。この後、低エネルギ(８５kev)でイオン注
入を行って、ゲート電極４直下のチャネル領域８に水素
イオン(Ｈ+)を導入する。ここで、図２に示すように、
注入エネルギは層間絶縁膜５の膜厚に応じて基板表面に
到達するように調整している。また、ドーズ量は３×１
０14cm-2とする。これにより、チャネル領域８のしきい
値電圧を設定する。続いて、低温(５００℃),水素雰囲
気中で通常の熱処理(いわゆるＨ2シンター)を行う。こ
れにより、基板１の結晶性を完全に回復することがで
き、ＭＯＳトランジスタのスタンバイリーク電流を低減
することができる。また、電極配線形成後にしきい値電
圧を設定しているので、従来の高エネルギ注入法と同様
に納期を３〜５日間に短縮することができる。
【００１０】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、シリコン基板上にゲート絶縁
膜、ゲート電極、層間絶縁膜および電極配線を順に形成
した後、上記層間絶縁膜を通して上記ゲート電極の直下
のチャネル領域に水素イオンを注入し、続いて、水素雰
囲気中で熱処理を行うので、従来の高エネルギ注入法と
同様に納期を短縮することができる。しかも、水素イオ
ンを低エネルギでチャネル領域に到達させることがで
き、基板に与えるダメージを従来に比して低減すること
ができる。したがって、通常のＨ2シンターを行なうこ
とにより、基板の結晶性を完全に回復でき、ＭＯＳトラ
ンジスタのスタンバイリーク電流を低減することができ
る。
導体装置の製造方法は、シリコン基板上にゲート絶縁
膜、ゲート電極、層間絶縁膜および電極配線を順に形成
した後、上記層間絶縁膜を通して上記ゲート電極の直下
のチャネル領域に水素イオンを注入し、続いて、水素雰
囲気中で熱処理を行うので、従来の高エネルギ注入法と
同様に納期を短縮することができる。しかも、水素イオ
ンを低エネルギでチャネル領域に到達させることがで
き、基板に与えるダメージを従来に比して低減すること
ができる。したがって、通常のＨ2シンターを行なうこ
とにより、基板の結晶性を完全に回復でき、ＭＯＳトラ
ンジスタのスタンバイリーク電流を低減することができ
る。
【図１】 この発明の一実施例の半導体装置の製造方法
を説明する図である。
を説明する図である。
【図２】 層間絶縁膜の膜厚と注入すべき水素イオンの
エネルギとの関係を示すである。
エネルギとの関係を示すである。
【図３】 従来の高エネルギ注入法を説明する図であ
る。
る。
１ シリコン基板 ２ 局所酸化膜 ３ ソースドレイン領域 ４ ゲート電極 ５ 層間絶縁膜 ６ レジスト ７ ゲート絶縁膜 ８ チャネル領域
Claims (1)
- 【請求項１】 シリコン基板上にゲート絶縁膜、ゲート
電極、層間絶縁膜および電極配線を順に形成した後、 上記層間絶縁膜を通して上記ゲート電極の直下のチャネ
ル領域に水素イオンを注入し、 続いて、水素雰囲気中で熱処理を行うことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256747A JPH05102471A (ja) | 1991-10-03 | 1991-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256747A JPH05102471A (ja) | 1991-10-03 | 1991-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102471A true JPH05102471A (ja) | 1993-04-23 |
Family
ID=17296885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256747A Pending JPH05102471A (ja) | 1991-10-03 | 1991-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102471A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0884773A2 (en) * | 1997-06-09 | 1998-12-16 | Nec Corporation | Method of making an MIS transistor |
| US6274439B1 (en) | 1997-02-06 | 2001-08-14 | Nec Corporation | Process for fabricating semiconductor device with field effect transistor changeable in threshold voltage with hydrogen ion after formation of wirings |
| KR100760344B1 (ko) * | 2006-03-24 | 2007-09-20 | 한국원자력연구원 | 반도체 소자의 제조 방법 |
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| JPS6084866A (ja) * | 1983-10-14 | 1985-05-14 | Seiko Epson Corp | 読み出し専用メモリ− |
| JPH042163A (ja) * | 1990-04-18 | 1992-01-07 | Oki Electric Ind Co Ltd | マスクｒｏｍの製造方法 |
-
1991
- 1991-10-03 JP JP3256747A patent/JPH05102471A/ja active Pending
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