JPH05283355A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05283355A JPH05283355A JP4081839A JP8183992A JPH05283355A JP H05283355 A JPH05283355 A JP H05283355A JP 4081839 A JP4081839 A JP 4081839A JP 8183992 A JP8183992 A JP 8183992A JP H05283355 A JPH05283355 A JP H05283355A
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- JP
- Japan
- Prior art keywords
- substrate
- amorphous layer
- implanted
- interface
- amorphous
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 結晶欠陥を抑制すること。
【構成】 不純物を高エネルギーでＳｉ基板１表面に記
入した後、Ｓｉ基板表面にＳｉ+ を注入してＳｉ基板表
面からその内部に至る連続したアモルファス層２を形成
し、次に、熱処理を付した。 【効果】 アモルファス層の下面からのみ結晶化してい
くことから、従来接合界面で整合性が悪いことに起因す
る結晶欠陥の発生を抑制できる。
入した後、Ｓｉ基板表面にＳｉ+ を注入してＳｉ基板表
面からその内部に至る連続したアモルファス層２を形成
し、次に、熱処理を付した。 【効果】 アモルファス層の下面からのみ結晶化してい
くことから、従来接合界面で整合性が悪いことに起因す
る結晶欠陥の発生を抑制できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくは、高エネルギー注入によって、不
純物濃度がウェル表面よりもその内部に行く程高くな
る、レトログレード（逆分布）型ウェルを形成する方法
に関するものである。
に関し、更に詳しくは、高エネルギー注入によって、不
純物濃度がウェル表面よりもその内部に行く程高くな
る、レトログレード（逆分布）型ウェルを形成する方法
に関するものである。
【０００２】
【従来の技術】一般にＣＭＯＳ（相補型ＭＯＳ）デバイ
スでウェルを作成すると、通常のイオン注入をした後ア
ニールを行う工程では、Ｓｉ基板の表面に平行な方向の
横方向にイオンが拡散するという問題ありデバイスの微
細化には不適である。そのため、イオンを高エネルギー
注入により注入してウェルを形成する方法が提案されて
いる。
スでウェルを作成すると、通常のイオン注入をした後ア
ニールを行う工程では、Ｓｉ基板の表面に平行な方向の
横方向にイオンが拡散するという問題ありデバイスの微
細化には不適である。そのため、イオンを高エネルギー
注入により注入してウェルを形成する方法が提案されて
いる。
【０００３】
【発明が解決しようとする課題】しかし、高エネルギー
注入を行うと、図３に示すように、Ｓｉ基板３１の内部
にアモルファス層３２が形成されるから、後のアニール
工程において、アモルファス層３２のアモルファス層形
成時の元の上下両界面３２ａ，３２ｂ（図４参照）から
固相エピタキシャル的に結晶性が回復し、アモルファス
層の非晶質面とＳｉの結晶面との界面の一致する面、即
ち、両界面３２ａ，３２ｂの中間部３３で結晶欠陥３４
が発生するおそれがある。
注入を行うと、図３に示すように、Ｓｉ基板３１の内部
にアモルファス層３２が形成されるから、後のアニール
工程において、アモルファス層３２のアモルファス層形
成時の元の上下両界面３２ａ，３２ｂ（図４参照）から
固相エピタキシャル的に結晶性が回復し、アモルファス
層の非晶質面とＳｉの結晶面との界面の一致する面、即
ち、両界面３２ａ，３２ｂの中間部３３で結晶欠陥３４
が発生するおそれがある。
【０００４】すなわち、アモルファス層３２の上界面３
２ａと下界面３２ｂから、図４の矢印Ａ，Ｂに示すよう
に、アモルファス層３２の中心部３３に向かって固相エ
ピタキシャル成長により結晶化して行くため、上下の接
合界面３２ａ，３２ｂ（あるいは上下の合わされ目）で
の整合性が悪くなり、欠陥３４が発生する。この発明
は、結晶欠陥の発生を抑制できる半導体装置の製造方法
を提供するものである。
２ａと下界面３２ｂから、図４の矢印Ａ，Ｂに示すよう
に、アモルファス層３２の中心部３３に向かって固相エ
ピタキシャル成長により結晶化して行くため、上下の接
合界面３２ａ，３２ｂ（あるいは上下の合わされ目）で
の整合性が悪くなり、欠陥３４が発生する。この発明
は、結晶欠陥の発生を抑制できる半導体装置の製造方法
を提供するものである。
【０００５】
【課題を解決するための手段及び作用】この発明は、Ｓ
ｉ基板上に、不純物濃度が表面よりも内部に行く程高く
なる逆分布型ウェルを形成するに際して、不純物を高エ
ネルギーでＳｉ基板表面に注入した後、Ｓｉ基板表面に
Ｓｉ+ を注入してＳｉ基板表面からその内部に至る連続
したアモルファス層を形成し、次に、熱処理を付してア
モルファス層の下面における上記アモルファス層及びＳ
ｉ基板との界面からのみ結晶化することからなる半導体
装置の製造方法である。
ｉ基板上に、不純物濃度が表面よりも内部に行く程高く
なる逆分布型ウェルを形成するに際して、不純物を高エ
ネルギーでＳｉ基板表面に注入した後、Ｓｉ基板表面に
Ｓｉ+ を注入してＳｉ基板表面からその内部に至る連続
したアモルファス層を形成し、次に、熱処理を付してア
モルファス層の下面における上記アモルファス層及びＳ
ｉ基板との界面からのみ結晶化することからなる半導体
装置の製造方法である。
【０００６】すなわち、この発明では、まず、不純物と
して、Ｐ+ などのイオンを例えば、３Ｍｅｖの高加速エ
ネルギーで、かつ５×１０14cm-2のドーズ量でＳｉ基板
表面に注入する。不純物としてはＰ+ に限らず、Ａｓ+
やＢ+ も用いることができる。また、高加速エネルギー
の値は、後に形成されるアモルファス層の厚みが例え
ば、１〜３μｍの場合は、１〜３Ｍｅｖが好ましい。
して、Ｐ+ などのイオンを例えば、３Ｍｅｖの高加速エ
ネルギーで、かつ５×１０14cm-2のドーズ量でＳｉ基板
表面に注入する。不純物としてはＰ+ に限らず、Ａｓ+
やＢ+ も用いることができる。また、高加速エネルギー
の値は、後に形成されるアモルファス層の厚みが例え
ば、１〜３μｍの場合は、１〜３Ｍｅｖが好ましい。
【０００７】次に、この発明では、Ｓｉ+ を注入する。
これにより、Ｓｉ基板表面から内部に至る連続したアモ
ルファス（非晶質）層を形成できる。このＳｉ+ の注入
量は上記厚みのアモルファス層の場合には１×１０15cm
-2以上が好ましい。最後に、この発明では、アニールを
行う。それにより結晶欠陥を抑制できる。アニール温度
は１０００〜１１００℃が好ましい。
これにより、Ｓｉ基板表面から内部に至る連続したアモ
ルファス（非晶質）層を形成できる。このＳｉ+ の注入
量は上記厚みのアモルファス層の場合には１×１０15cm
-2以上が好ましい。最後に、この発明では、アニールを
行う。それにより結晶欠陥を抑制できる。アニール温度
は１０００〜１１００℃が好ましい。
【０００８】このようにすれば、アモルファス層の下面
からのみ結晶化していくことから、従来接合界面で整合
性が悪いことに起因する結晶欠陥の発生を抑制できる。
からのみ結晶化していくことから、従来接合界面で整合
性が悪いことに起因する結晶欠陥の発生を抑制できる。
【０００９】
【実施例】以下この発明の実施例について説明する。な
お、この発明はそれによって限定されるものではない。
Ｓｉ基板１上にＰ+ を加速エネルギー３Ｍｅｖ、５×１
０14cm-2のドーズ量で注入した後、Ｓｉ+ を少なくとも
１×１０15cm-2のドーズ量で注入する（図１参照）。こ
の際、上面がＳｉ基板１表面と一致するアモルファス層
２が形成される。
お、この発明はそれによって限定されるものではない。
Ｓｉ基板１上にＰ+ を加速エネルギー３Ｍｅｖ、５×１
０14cm-2のドーズ量で注入した後、Ｓｉ+ を少なくとも
１×１０15cm-2のドーズ量で注入する（図１参照）。こ
の際、上面がＳｉ基板１表面と一致するアモルファス層
２が形成される。
【００１０】次に、１０００〜１１００℃でアニールを
行って、固相エピタキシャル的に結晶性を回復させる。
この際、図２において元の非晶質／結晶の界面１ａはア
モルファス層２の下面だけに存在するので、この下面か
らのみ結晶化して行き、従来のような上下の合わされ目
が無く、これにより結合欠陥を抑制できる。
行って、固相エピタキシャル的に結晶性を回復させる。
この際、図２において元の非晶質／結晶の界面１ａはア
モルファス層２の下面だけに存在するので、この下面か
らのみ結晶化して行き、従来のような上下の合わされ目
が無く、これにより結合欠陥を抑制できる。
【００１１】
【発明の効果】以上のようにこの発明によれば、不純物
を高エネルギーでＳｉ基板表面に記入した後、Ｓｉ基板
表面にＳｉ+ を注入してＳｉ基板表面からその内部に至
る連続したアモルファス層を形成し、次に、熱処理を付
したので、アモルファス層の下面からのみ結晶化してい
くことから、従来接合界面で整合性が悪いことに起因す
る結晶欠陥の発生を抑制できる。
を高エネルギーでＳｉ基板表面に記入した後、Ｓｉ基板
表面にＳｉ+ を注入してＳｉ基板表面からその内部に至
る連続したアモルファス層を形成し、次に、熱処理を付
したので、アモルファス層の下面からのみ結晶化してい
くことから、従来接合界面で整合性が悪いことに起因す
る結晶欠陥の発生を抑制できる。
【図１】この発明の一実施例における製造方法の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造方法の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】従来の製造方法の第１ステップを示す構成説明
図である。
図である。
【図４】従来の製造方法の第２ステップを示す構成説明
図である。
図である。
１ Ｓｉ基板 １ａ 非晶質／結晶界面 ２ アモルファス層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ 27/08 ３２１ Ｂ
Claims (1)
- 【請求項１】 Ｓｉ基板上に、不純物濃度が表面よりも
内部に行く程高くなる逆分布型ウェルを形成するに際し
て、 不純物を高エネルギーでＳｉ基板表面に注入した後、Ｓ
ｉ基板表面にＳｉ+ を注入してＳｉ基板表面からその内
部に至る連続したアモルファス層を形成し、 次に、熱処理を付してアモルファス層の下面における上
記アモルファス層及びＳｉ基板との界面からのみ結晶化
することからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081839A JPH05283355A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081839A JPH05283355A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283355A true JPH05283355A (ja) | 1993-10-29 |
Family
ID=13757643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081839A Pending JPH05283355A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38288E1 (en) * | 1993-04-27 | 2003-10-28 | Sharp Kabushiki Kaisha | Liquid crystal display with polymeric support |
| CN105070688A (zh) * | 2015-07-21 | 2015-11-18 | 上海华力微电子有限公司 | 一种节省光罩的cmos阱形成方法 |
| CN108666209A (zh) * | 2017-03-31 | 2018-10-16 | 上海新昇半导体科技有限公司 | 一种半导体衬底的制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649615A (en) * | 1987-07-01 | 1989-01-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0387022A (ja) * | 1989-08-30 | 1991-04-11 | Nec Corp | 拡散層の形成方法 |
-
1992
- 1992-04-03 JP JP4081839A patent/JPH05283355A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649615A (en) * | 1987-07-01 | 1989-01-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0387022A (ja) * | 1989-08-30 | 1991-04-11 | Nec Corp | 拡散層の形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38288E1 (en) * | 1993-04-27 | 2003-10-28 | Sharp Kabushiki Kaisha | Liquid crystal display with polymeric support |
| CN105070688A (zh) * | 2015-07-21 | 2015-11-18 | 上海华力微电子有限公司 | 一种节省光罩的cmos阱形成方法 |
| CN108666209A (zh) * | 2017-03-31 | 2018-10-16 | 上海新昇半导体科技有限公司 | 一种半导体衬底的制作方法 |
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