JPH04199706A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04199706A JPH04199706A JP33372390A JP33372390A JPH04199706A JP H04199706 A JPH04199706 A JP H04199706A JP 33372390 A JP33372390 A JP 33372390A JP 33372390 A JP33372390 A JP 33372390A JP H04199706 A JPH04199706 A JP H04199706A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 52
- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 21
- 238000002513 implantation Methods 0.000 claims abstract description 20
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 3
- 239000007943 implant Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
半導体基板上にイオン注入法を用いてウェルを形成する
方法に関するものである。
半導体基板上にイオン注入法を用いてウェルを形成する
方法に関するものである。
（ロ）従来の技術
従来のウェルを有する半導体装置の代表的なものとして
は固体撮像装置が挙げられる。そのＰウェルの形成方法
としては、例えば第４図に示す通りである。
は固体撮像装置が挙げられる。そのＰウェルの形成方法
としては、例えば第４図に示す通りである。
まず、第４図（ａ）に示すようにＮ型半導体基板４１上
に数百人程度の熱酸化膜４２を成長させ、ノボラック系
フォトレジストを塗布し、露光・現像によりイオン注入
部Ｒのみフォトレジストを剥離してレジストパターン４
３を形成し［第４図（ｂ）参照］、１００ ｋｅＶ程度
の注入エネルギーでボロンイオン４０を注入してＰ型半
導体領域４４を形成するし第４図（ｃ）参照］。
に数百人程度の熱酸化膜４２を成長させ、ノボラック系
フォトレジストを塗布し、露光・現像によりイオン注入
部Ｒのみフォトレジストを剥離してレジストパターン４
３を形成し［第４図（ｂ）参照］、１００ ｋｅＶ程度
の注入エネルギーでボロンイオン４０を注入してＰ型半
導体領域４４を形成するし第４図（ｃ）参照］。
次に、パターン４３を除去した後、拡散炉を用いて、１
１５０℃、２０００分程度０熱拡散を行ってＰウェル４
５を形成する「第４図（ｄ）参照」。
１５０℃、２０００分程度０熱拡散を行ってＰウェル４
５を形成する「第４図（ｄ）参照」。
（ハ）発明が解決しようとする課題
しかし、上記方法ではウェルの形成に当にっで２０００
分という長時間のドライブ工程が必要となり、製造に要
する時間が長くなる。さらに長時間のドライブ工程によ
って第４図（ｄ）に示すように半導体基板表面に平行な
水平方向（図示Ｈで示す矢印方向及び紙面に垂直方向）
へのボロンの拡散が数ｊＨＱにも達するから、ウェルの
接合部において大きなマージンか必要となる。このこと
は、特にウェルか繰り返し存在する様なウェル形成パタ
ーンでは問題となり、チップサイズを縮小するための障
害になるおそれがある。
分という長時間のドライブ工程が必要となり、製造に要
する時間が長くなる。さらに長時間のドライブ工程によ
って第４図（ｄ）に示すように半導体基板表面に平行な
水平方向（図示Ｈで示す矢印方向及び紙面に垂直方向）
へのボロンの拡散が数ｊＨＱにも達するから、ウェルの
接合部において大きなマージンか必要となる。このこと
は、特にウェルか繰り返し存在する様なウェル形成パタ
ーンでは問題となり、チップサイズを縮小するための障
害になるおそれがある。
（ニ）課題を解決するための手段及び作用この発明は、
熱酸化膜を介して不純物注入用のレノストパターンを有
する半導体基板上に、不純物を複数回に分けて、且つ複
数の注入エネルギーを用いて任意の順番で、不純物を上
記半導体基板の表面から所定の深さまて注入して不純物
注入領域を順次形成し、次いて常法によって電極、層間
絶縁膜などを形成し、その間に行われる熱処理工程を利
用して各不純物注入領域を所望の巾に拡張させ、不純物
拡散層を形成することを特徴とする半導体装置の製造方
法である。
熱酸化膜を介して不純物注入用のレノストパターンを有
する半導体基板上に、不純物を複数回に分けて、且つ複
数の注入エネルギーを用いて任意の順番で、不純物を上
記半導体基板の表面から所定の深さまて注入して不純物
注入領域を順次形成し、次いて常法によって電極、層間
絶縁膜などを形成し、その間に行われる熱処理工程を利
用して各不純物注入領域を所望の巾に拡張させ、不純物
拡散層を形成することを特徴とする半導体装置の製造方
法である。
すなわち、この発明は、不純物拡散層、特にウェルを形
成するに際して、不純物の注入を複数段に分けておこな
うことで従来のように不純物注入領域を形成した後所定
の深さまでなだらかな形状を有して拡張させるために熱
処理を長時間付す工程、いわゆるドライブ工程を廃止し
たものである。
成するに際して、不純物の注入を複数段に分けておこな
うことで従来のように不純物注入領域を形成した後所定
の深さまでなだらかな形状を有して拡張させるために熱
処理を長時間付す工程、いわゆるドライブ工程を廃止し
たものである。
これにより製造に要する時間を短縮できる。さらにドラ
イブ工程廃止を補償すべく、後工程で常法で行われる電
極、層間絶縁膜などの形成の際の熱処理を利用して不純
物拡散層を所望の巾に、水平方向への不純物の拡散を抑
制しながら形成できる。
イブ工程廃止を補償すべく、後工程で常法で行われる電
極、層間絶縁膜などの形成の際の熱処理を利用して不純
物拡散層を所望の巾に、水平方向への不純物の拡散を抑
制しながら形成できる。
その結果、不純物拡散層、特にウェル領域か繰り返し存
在する装置を製造する際に、従来技術で製造した装置よ
りもチップサイズの縮小が可能となる。
在する装置を製造する際に、従来技術で製造した装置よ
りもチップサイズの縮小が可能となる。
この発明における不純物の注入は、複数段に分けて連続
的に行われる。この際、注入により形成される複数の不
純物注入領域を介して得られる不純物拡散層、例えばウ
ェルの接合深さは、注入段数及び各注入エネルギーを適
宜制御することにより任慇の深さに設定できる。例えば
、注入エネルギーを増大させればより深い不純物注入領
域が形成される。
的に行われる。この際、注入により形成される複数の不
純物注入領域を介して得られる不純物拡散層、例えばウ
ェルの接合深さは、注入段数及び各注入エネルギーを適
宜制御することにより任慇の深さに設定できる。例えば
、注入エネルギーを増大させればより深い不純物注入領
域が形成される。
従来は不純物注入領域を不純物の注入で形成した後、熱
処理、特にドライブ工程により不純物注入領域を所望の
１コに拡散して不純物拡散層、特にウェルを作っていに
訳であるか、本発明ではドライブ工程を不要とするもの
であり、また、ドライブ工程が省略されても後の数々の
熱処理によってトライブ工程の目的とするなだらかな不
純物濃度分布を有するウェルなどの不純物拡散層を水平
方向への不純物の拡散を抑制しながら容易に形成できる
。なぜなら、この発明で利用されろ熱処理は、本来ドラ
イブを目的にしなくても行わねばならないものである上
、従来のドライブ工程に要する時間よりはるにか短い時
間で行えるからである。
処理、特にドライブ工程により不純物注入領域を所望の
１コに拡散して不純物拡散層、特にウェルを作っていに
訳であるか、本発明ではドライブ工程を不要とするもの
であり、また、ドライブ工程が省略されても後の数々の
熱処理によってトライブ工程の目的とするなだらかな不
純物濃度分布を有するウェルなどの不純物拡散層を水平
方向への不純物の拡散を抑制しながら容易に形成できる
。なぜなら、この発明で利用されろ熱処理は、本来ドラ
イブを目的にしなくても行わねばならないものである上
、従来のドライブ工程に要する時間よりはるにか短い時
間で行えるからである。
この発明は、ウェルの他にＣＯＤとなるＮ−層やフォト
ダイオードとなるＮ−層等の不純物拡散層を形成する際
にも適用できる。要するに、この発明は不純物を注入し
た後その注入された不純物を拡散させて所望の巾の不純
物拡散層を形成することに適用できる。
ダイオードとなるＮ−層等の不純物拡散層を形成する際
にも適用できる。要するに、この発明は不純物を注入し
た後その注入された不純物を拡散させて所望の巾の不純
物拡散層を形成することに適用できる。
（ホ）実施例
以下、図に示す実施例に基ついてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
まず、第１図（ａ）に示すようにＮ型＜１００＞のＳｉ
基板１上に数百人の膜厚の熱酸化膜（Ｓｉ０２膜）２を
成長させる。
基板１上に数百人の膜厚の熱酸化膜（Ｓｉ０２膜）２を
成長させる。
次に、Ｓ］０．膜２上に、イオン注入阻止膜としてノボ
ラック系フィートレノストを膜厚６μｍ程度塗布し、こ
れを露光・現像工程に付すことによりイオン注入部Ｒの
みフォトレノストを除去してレジストパターン３を形成
する［第１図（ｂ）参照コ。
ラック系フィートレノストを膜厚６μｍ程度塗布し、こ
れを露光・現像工程に付すことによりイオン注入部Ｒの
みフォトレノストを除去してレジストパターン３を形成
する［第１図（ｂ）参照コ。
次にボロンイオンの注入を１０段に分けて連続的に行う
。
。
（１）まず最初に２５０ Ｋｅｌ／の注入エネルギーで
ボロンイオン１０を注入して深さが１０μｍのＰ型半導
体領域（不純物注入領域）４を形成する「第１図（Ｃ）
参照］。この際、ボロンの濃度のプロファイルは第２図
（ａ）に示すように、最大濃度を深さｈ＜０．６ｕｍで
４ Ｘ Ｉ Ｏ”ａｔｍ／ ｃｍ−３とした。
ボロンイオン１０を注入して深さが１０μｍのＰ型半導
体領域（不純物注入領域）４を形成する「第１図（Ｃ）
参照］。この際、ボロンの濃度のプロファイルは第２図
（ａ）に示すように、最大濃度を深さｈ＜０．６ｕｍで
４ Ｘ Ｉ Ｏ”ａｔｍ／ ｃｍ−３とした。
（１１）次に２段目のイオン注入を５００ ＫｅＶの注
入エネルギーで行う。以下同様にして２５ ＯＫｅＶづ
つ順次注入エネルギーを増加させながら最後の１０段目
のイオン注入を２．５ＭｅＶの注入エネルギーで行い、
各注入段に対応するＰ型半導体領域５・・・１３を形成
する［第１図（ｄ）参照］。
入エネルギーで行う。以下同様にして２５ ＯＫｅＶづ
つ順次注入エネルギーを増加させながら最後の１０段目
のイオン注入を２．５ＭｅＶの注入エネルギーで行い、
各注入段に対応するＰ型半導体領域５・・・１３を形成
する［第１図（ｄ）参照］。
この際、ボロンの濃度のプロファイルは第２図（ｂ）に
示すように、最終段の１０段において、濃度プロファイ
ルは深さ３４μｍで最大濃度（４×ＩＯ”ａｔｍ／ ｃ
ｍ−’）とした。また、第２段から第９段までの各段に
おける濃度プロファイルは上述した第１、第１Ｏ段と略
同じ形状に設定した。
示すように、最終段の１０段において、濃度プロファイ
ルは深さ３４μｍで最大濃度（４×ＩＯ”ａｔｍ／ ｃ
ｍ−’）とした。また、第２段から第９段までの各段に
おける濃度プロファイルは上述した第１、第１Ｏ段と略
同じ形状に設定した。
このように１０コのＰ型半導体領域４〜１３を形成した
後パターン３を除去し次の工程に移る。
後パターン３を除去し次の工程に移る。
本実施例では、従来のようにウェル形成用の拡散炉を用
いてＰウェルを形成する工程は省略されている。しかし
、後工程で、例えばソース・ドレイン、ゲート電極等の
電極形成等を含む周知の素子作成のための工程で用いら
れる熱処理を利用して最終的に素子を作成できる。
いてＰウェルを形成する工程は省略されている。しかし
、後工程で、例えばソース・ドレイン、ゲート電極等の
電極形成等を含む周知の素子作成のための工程で用いら
れる熱処理を利用して最終的に素子を作成できる。
この際、ｌＯコのＰ型半導体領域４〜１３は、上記周知
の素子作成工程において必要な様々な熱処理を含む。こ
の熱処理は水平方向への不純物の拡散を抑制する程度の
ものであり、ボロンが熱拡散する。そして、従来のドラ
イブ工程で作成されるようななだらかなボロン濃度分布
を有するＰウェル１４に変換される［第１図（ｅ）参照
コ。しかも得られたＰウェル１４は水平方向へのボロン
の拡散が抑制されている。このＰウェル１４のボロン濃
度分布を第２図（ｃ）に示す。
の素子作成工程において必要な様々な熱処理を含む。こ
の熱処理は水平方向への不純物の拡散を抑制する程度の
ものであり、ボロンが熱拡散する。そして、従来のドラ
イブ工程で作成されるようななだらかなボロン濃度分布
を有するＰウェル１４に変換される［第１図（ｅ）参照
コ。しかも得られたＰウェル１４は水平方向へのボロン
の拡散が抑制されている。このＰウェル１４のボロン濃
度分布を第２図（ｃ）に示す。
すなわち、第２図（Ｃ）において、Ｐウェル１４は３．
７μｍの深さで、表面で４×ｌＯ目ａｒｍ／ｃｍ−３の
最大ボロン濃度を有するよう形成される。
７μｍの深さで、表面で４×ｌＯ目ａｒｍ／ｃｍ−３の
最大ボロン濃度を有するよう形成される。
第３図（ｂ）は、１０段のイオン注入を行ってイオン注
入エネルギーを増大させると同時に、これに対応して順
次ボロン濃度を増加させて行った場合のｌＯコのＰ型半
導体領域を形成するようにしたこの発明の他の実施例を
示す。その第１段目のＰ型半導体領域のボロン濃度プロ
ファイルを第３図（ａ）に示しである。そして、ドライ
ブ工程を施＝８− すことなく、最終的に水平方向へのボロン拡散を抑えた
Ｐ型ウェルが形成される。そのプロファイルを第３図（
ｃ）に示す。
入エネルギーを増大させると同時に、これに対応して順
次ボロン濃度を増加させて行った場合のｌＯコのＰ型半
導体領域を形成するようにしたこの発明の他の実施例を
示す。その第１段目のＰ型半導体領域のボロン濃度プロ
ファイルを第３図（ａ）に示しである。そして、ドライ
ブ工程を施＝８− すことなく、最終的に水平方向へのボロン拡散を抑えた
Ｐ型ウェルが形成される。そのプロファイルを第３図（
ｃ）に示す。
このように上記各実施例ではドライブ工程が廃止される
為、製造に要する時間が短縮でき、さらに同じ理由で水
平方向への不純物の拡散が抑制できる為、ウェル領域が
繰り返し存在する様なパターンでは従来技術によるもの
より、チップサイズの縮小が可能となる。
為、製造に要する時間が短縮でき、さらに同じ理由で水
平方向への不純物の拡散が抑制できる為、ウェル領域が
繰り返し存在する様なパターンでは従来技術によるもの
より、チップサイズの縮小が可能となる。
（へ）発明の効果
以上のようにこの発明によれば、ウェル構造を有する半
導体装置を形成するに際して、ウェルのドライブ工程を
廃止したので、製造に要する時間を短縮できる。さらに
同じ理由で水平方向への不純物の拡散を抑制できる。そ
の結果、ウェル領域が繰り返し存在するウェル反復パタ
ーンを有する装置を製造する際に、従来技術で製造した
装置よりもチップサイズの縮小が可能となる。
導体装置を形成するに際して、ウェルのドライブ工程を
廃止したので、製造に要する時間を短縮できる。さらに
同じ理由で水平方向への不純物の拡散を抑制できる。そ
の結果、ウェル領域が繰り返し存在するウェル反復パタ
ーンを有する装置を製造する際に、従来技術で製造した
装置よりもチップサイズの縮小が可能となる。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図（ａ）は上記実施例におけるボロンイオ
ンの第１段注入を示す特性図、第２図（ｂ）は上記実施
例における１０コのボロン注入領域を示す特性図、第２
図（ｃ）は上記実施例において作成されたＰウェルの特
性図、第３図（ａ）〜第３図（ｃ）はそれぞれこの発明
の他の実施例を示し、第２図（ａ）〜第２図（ｃ）相当
図、第４図は従来例を説明するための製造工程説明図で
ある。 ■・・・・・Ｎ型Ｓｔ基板、 ４・・・・・第１段目のイオン注入によって形成された
不純物半導体領域（不純物注入領域）、５〜１３・・・
・・第２段〜第１Ｏ段の９回のイオン注入によって形成
された不純物半導体領域（不純物注入領域）、 １４・・・・・Ｐウェル（不純物拡散層）。 リ χフ
説明図、第２図（ａ）は上記実施例におけるボロンイオ
ンの第１段注入を示す特性図、第２図（ｂ）は上記実施
例における１０コのボロン注入領域を示す特性図、第２
図（ｃ）は上記実施例において作成されたＰウェルの特
性図、第３図（ａ）〜第３図（ｃ）はそれぞれこの発明
の他の実施例を示し、第２図（ａ）〜第２図（ｃ）相当
図、第４図は従来例を説明するための製造工程説明図で
ある。 ■・・・・・Ｎ型Ｓｔ基板、 ４・・・・・第１段目のイオン注入によって形成された
不純物半導体領域（不純物注入領域）、５〜１３・・・
・・第２段〜第１Ｏ段の９回のイオン注入によって形成
された不純物半導体領域（不純物注入領域）、 １４・・・・・Ｐウェル（不純物拡散層）。 リ χフ
Claims (1)
- １、熱酸化膜を介して不純物注入用のレジストパターン
を有する半導体基板上に、不純物を複数回に分けて、且
つ複数の注入エネルギーを用いて任意の順番で、不純物
を上記半導体基板の表面から所定の深さまで注入して不
純物注入領域を順次形成し、次いで常法によって電極、
層間絶縁膜などを形成し、その間に行われる熱処理工程
を利用して各不純物注入領域を所望の巾に拡張させ、不
純物拡散層を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33372390A JPH04199706A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33372390A JPH04199706A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199706A true JPH04199706A (ja) | 1992-07-20 |
Family
ID=18269241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33372390A Pending JPH04199706A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199706A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09312348A (ja) * | 1996-05-23 | 1997-12-02 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4933554A (ja) * | 1972-07-26 | 1974-03-28 | ||
| JPS5030423A (ja) * | 1973-07-17 | 1975-03-26 | ||
| JPS50139669A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS59148327A (ja) * | 1983-02-14 | 1984-08-25 | Fuji Electric Corp Res & Dev Ltd | 半導体装置の製造方法 |
| JPS61226921A (ja) * | 1985-04-01 | 1986-10-08 | Victor Co Of Japan Ltd | 半導体装置の製造法 |
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
-
1990
- 1990-11-29 JP JP33372390A patent/JPH04199706A/ja active Pending
Patent Citations (6)
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| JPH09312348A (ja) * | 1996-05-23 | 1997-12-02 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| US6927116B2 (en) | 1996-05-23 | 2005-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a double-well structure and method for manufacturing the same |
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