JPH04182757A - 制御記憶回路のアドレス供給方式 - Google Patents
制御記憶回路のアドレス供給方式Info
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- JPH04182757A JPH04182757A JP2311819A JP31181990A JPH04182757A JP H04182757 A JPH04182757 A JP H04182757A JP 2311819 A JP2311819 A JP 2311819A JP 31181990 A JP31181990 A JP 31181990A JP H04182757 A JPH04182757 A JP H04182757A
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- address
- signal
- address signal
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- 238000001514 detection method Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は制御記憶回路のアドレス供給方式に関する。
従来の制御記憶回路は、制御記憶回路のいずれかのアド
レスのデータビット記憶機能が故障してビット誤りが生
じ誤り検出が行われた場合は、当然記憶素子を良品と交
換する必要があった。また、誤り検出訂正符号発生回路
が付加されている制御記憶回路の場合においては、1ビ
ット故障の場合は出力の誤り訂正は可能であるが、2ビ
ット以上の故障の場合は訂正不可能であり、記憶素子を
交換する必要があった。
レスのデータビット記憶機能が故障してビット誤りが生
じ誤り検出が行われた場合は、当然記憶素子を良品と交
換する必要があった。また、誤り検出訂正符号発生回路
が付加されている制御記憶回路の場合においては、1ビ
ット故障の場合は出力の誤り訂正は可能であるが、2ビ
ット以上の故障の場合は訂正不可能であり、記憶素子を
交換する必要があった。
上述した従来の制御記憶回路は、誤り検出訂正符号発生
回路が付加されていない制御記憶回路の場合においては
、いずれかのアドレスのデータのビット記憶機能が故障
した場合は、記憶素子を交換しなければならず、また、
誤り検出訂正符号発生回路が付加されている制御記憶回
路の場合においては、2ビット以上の故障の場合は記憶
素子を交換しなければならず、装置の稼働率が悪くなる
という問題点があった。
回路が付加されていない制御記憶回路の場合においては
、いずれかのアドレスのデータのビット記憶機能が故障
した場合は、記憶素子を交換しなければならず、また、
誤り検出訂正符号発生回路が付加されている制御記憶回
路の場合においては、2ビット以上の故障の場合は記憶
素子を交換しなければならず、装置の稼働率が悪くなる
という問題点があった。
本発明の目的は、制御記憶回路に故障が生じたときに、
できるだけ記憶素子を交換することなく、故障に対処す
ることができ、装置の稼働率を向上することができる制
御記憶回路のアドレス供給方式を提供することにある。
できるだけ記憶素子を交換することなく、故障に対処す
ることができ、装置の稼働率を向上することができる制
御記憶回路のアドレス供給方式を提供することにある。
本発明の制御記憶回路のアドレス供給方式は、(A>書
き換え可能な記憶素子を使用した制御記憶回路、 (B)前記制御記憶回路からの出力信号の符号のビット
誤りを検出してビット誤り検出信号を出力し、且つ、1
ビットの誤りのときには前記ビット誤りを訂正して出力
する誤り検出訂正符号発生回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第1のアドレス信
号を前記第2のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有している。
き換え可能な記憶素子を使用した制御記憶回路、 (B)前記制御記憶回路からの出力信号の符号のビット
誤りを検出してビット誤り検出信号を出力し、且つ、1
ビットの誤りのときには前記ビット誤りを訂正して出力
する誤り検出訂正符号発生回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第1のアドレス信
号を前記第2のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有している。
また、本発明の制御記憶回路のアドレス供給方式は、
(A)書き換え可能な記憶素子を使用した制御記憶回路
、 (B)前記制御記憶回路からの出力符号の誤りを検出し
て誤り検出信号を出力し、且つ、1ビットの誤りのとき
には前記ビット誤りを訂正して出力する誤り検出訂正符
号発生回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第1のアドレス信
号を前記第2のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有し、通常時は前記アドレス制御回路は前記第1のア
ドレス信号を前記制御記憶回路に出力し、前記制御記憶
回路は入力された前記第1のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力し、前記誤
り検出訂正符号発生回路から出力された前記ビット誤り
検出信号を受信したときは、前記第1のアドレス信号を
前記第2のアドレス信号に切り替えて前記制御記憶回路
に出力し、前記制御記憶回路は入力された前記第2のア
ドレス信号によりアクセスされたアドレスのデータを読
み出して出方し、このとき前記誤り検出訂正符号発生回
路から再度前記誤り検出信号が出力されなければ、その
まま前記アドレス制御回路は前記第2のアドレス信号を
前記制御記憶回路に出力して動作を行い、前記制御記憶
回路が入力された前記第2のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出方したとき、
前記誤り検出訂正符号発生回路から再度前記ビット誤り
検出信号が出方されたならば、前記制御記憶回路へのア
ドレス供給を停止するように構成されている。
、 (B)前記制御記憶回路からの出力符号の誤りを検出し
て誤り検出信号を出力し、且つ、1ビットの誤りのとき
には前記ビット誤りを訂正して出力する誤り検出訂正符
号発生回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第1のアドレス信
号を前記第2のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有し、通常時は前記アドレス制御回路は前記第1のア
ドレス信号を前記制御記憶回路に出力し、前記制御記憶
回路は入力された前記第1のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力し、前記誤
り検出訂正符号発生回路から出力された前記ビット誤り
検出信号を受信したときは、前記第1のアドレス信号を
前記第2のアドレス信号に切り替えて前記制御記憶回路
に出力し、前記制御記憶回路は入力された前記第2のア
ドレス信号によりアクセスされたアドレスのデータを読
み出して出方し、このとき前記誤り検出訂正符号発生回
路から再度前記誤り検出信号が出力されなければ、その
まま前記アドレス制御回路は前記第2のアドレス信号を
前記制御記憶回路に出力して動作を行い、前記制御記憶
回路が入力された前記第2のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出方したとき、
前記誤り検出訂正符号発生回路から再度前記ビット誤り
検出信号が出方されたならば、前記制御記憶回路へのア
ドレス供給を停止するように構成されている。
また、本発明の制御記憶回路のアドレス供給方式は、
(A)書き換え可能な記憶素子を使用した制御記憶回路
、 (B)前記制御記憶回路からの出力信号の符号のビット
誤りを検出して前記ビット誤り検出信号を出力する誤り
検出回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出回路から前記ビット誤り検出信
号を受信したとき、前記第1のアドレス信号を前記第2
のアドレス信号に切り替えて前記制御記憶回路に出力す
るアドレス制御回路、 を有している。
、 (B)前記制御記憶回路からの出力信号の符号のビット
誤りを検出して前記ビット誤り検出信号を出力する誤り
検出回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出回路から前記ビット誤り検出信
号を受信したとき、前記第1のアドレス信号を前記第2
のアドレス信号に切り替えて前記制御記憶回路に出力す
るアドレス制御回路、 を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック図である。
第1図に示す制御記憶回路のアドレス供給方式は、書き
換え可能な記憶素子を使用した制御記憶回路(以下、C
8回路と称する)1、制御記憶回路1からの出力信号の
符号のビット誤りを検出してビット誤り検出信号108
を出力し、且つ、1ビットの誤りのときには誤りを訂正
して出力する誤り検出訂正符号発生回路(以下、ECC
回路と称する)3、制御記憶回路1に供給するアドレス
信号〈第1のアドレス信号)101とアドレス信号10
1の符号と論理値を反転させた関係にある符号を有する
アドレス信号(第2のアドレス信号)102とを入力し
、通常時はアドレス信号101をCS回路1に出力し、
ECC回路3からビット誤り検出信号108を受信した
とき、第1のアドレス信号を第2のアドレス信号に切り
替えて制御記憶回路1に出力するアドレス制御回路2か
ら構成されている。
換え可能な記憶素子を使用した制御記憶回路(以下、C
8回路と称する)1、制御記憶回路1からの出力信号の
符号のビット誤りを検出してビット誤り検出信号108
を出力し、且つ、1ビットの誤りのときには誤りを訂正
して出力する誤り検出訂正符号発生回路(以下、ECC
回路と称する)3、制御記憶回路1に供給するアドレス
信号〈第1のアドレス信号)101とアドレス信号10
1の符号と論理値を反転させた関係にある符号を有する
アドレス信号(第2のアドレス信号)102とを入力し
、通常時はアドレス信号101をCS回路1に出力し、
ECC回路3からビット誤り検出信号108を受信した
とき、第1のアドレス信号を第2のアドレス信号に切り
替えて制御記憶回路1に出力するアドレス制御回路2か
ら構成されている。
次に、動作を説明する。
正常な通常の動作時では、制御記憶回路1にファームウ
ェアなどのような制御命令を示すデータであるC8書込
データ信号100を、CS回路1に書き込むために、下
記のように動作させる。
ェアなどのような制御命令を示すデータであるC8書込
データ信号100を、CS回路1に書き込むために、下
記のように動作させる。
まず、アドレス制御回路2は、通常は、入力されるアド
レス信号101.およびアドレス信号101の符号と論
理値を反転させた関係にある符号を有するアドレス信号
102のうち、アドレス信号101を選択してC8回路
1にアドレス制御回路2の出力信号であるCSアドレス
信号105として送出する。C8回路1は受信したCS
アドレス信号105により指定されたアドレスにアクセ
スし、外部から与えられた書き込みタイミングのための
CS書込信号103により、C8書込データ信号100
を書き込む。
レス信号101.およびアドレス信号101の符号と論
理値を反転させた関係にある符号を有するアドレス信号
102のうち、アドレス信号101を選択してC8回路
1にアドレス制御回路2の出力信号であるCSアドレス
信号105として送出する。C8回路1は受信したCS
アドレス信号105により指定されたアドレスにアクセ
スし、外部から与えられた書き込みタイミングのための
CS書込信号103により、C8書込データ信号100
を書き込む。
次に、このようにして書き込まれたC8書込データ信号
100を読み出すときは、読み出されたCS回路1の出
力信号であるCS読出データ信号106がECC回路3
に入力され、ECC回路3の出力信号であるECC回路
出力信号107として出力される。
100を読み出すときは、読み出されたCS回路1の出
力信号であるCS読出データ信号106がECC回路3
に入力され、ECC回路3の出力信号であるECC回路
出力信号107として出力される。
このとき、C8回路1のいずれかの1ビットが故障して
1ビットのビット誤りが生じたときには、C8読出デー
タ信号106に含まれるビット誤りは、ECC回路3に
より自動的に修正され、ECC回路出力信号107とし
て次段の論理回路に送出される。このときは、CSアド
レス信号105としてはアドレス信号101が供給され
る。
1ビットのビット誤りが生じたときには、C8読出デー
タ信号106に含まれるビット誤りは、ECC回路3に
より自動的に修正され、ECC回路出力信号107とし
て次段の論理回路に送出される。このときは、CSアド
レス信号105としてはアドレス信号101が供給され
る。
しかし、C8回路1に2ビット以上の故障が発生した場
合には、CS読出データ信号106に対しECC回路3
によりビット誤り検出が行われ、ビット誤り検出信号1
08が、ECC回路3からアドレス制御回路2に送出さ
れる。アドレス制御回路2は、ビット誤り検出信号10
8を受信すると、CSアドレス信号105としてC8回
路1に送出されていたアドレス信号101をアドレス信
号102に切り替える。
合には、CS読出データ信号106に対しECC回路3
によりビット誤り検出が行われ、ビット誤り検出信号1
08が、ECC回路3からアドレス制御回路2に送出さ
れる。アドレス制御回路2は、ビット誤り検出信号10
8を受信すると、CSアドレス信号105としてC8回
路1に送出されていたアドレス信号101をアドレス信
号102に切り替える。
そして、発生した故障に対する処置として、C8回路1
には、C8書込データ信号を再度書き込むための書き込
み動作が行われるが、この場合はアドレス信号としてア
ドレス信号102を使用することにより、アドレスの先
頭の番地、例えばrooooJと最後の番地、例えばr
llll。
には、C8書込データ信号を再度書き込むための書き込
み動作が行われるが、この場合はアドレス信号としてア
ドレス信号102を使用することにより、アドレスの先
頭の番地、例えばrooooJと最後の番地、例えばr
llll。
がそれまでと入れ代り、それまでのアドレスの先頭の番
地r0000Jがアドレスの最後の番地’1111Jと
なり、それまでのアドレスの最後の番地rllllJが
アドレスの先頭の番地「0000」となる。すなわち、
それまでお同じC8書込データ信号を再度書き込むが、
簀き込まれるアドレス番地の順が、それまでの順と逆に
なって書き込まれる。
地r0000Jがアドレスの最後の番地’1111Jと
なり、それまでのアドレスの最後の番地rllllJが
アドレスの先頭の番地「0000」となる。すなわち、
それまでお同じC8書込データ信号を再度書き込むが、
簀き込まれるアドレス番地の順が、それまでの順と逆に
なって書き込まれる。
第2図は、その例を示している。いま、アドレス信号1
01供給時の「0000」番地の1番目と2番目のビッ
トに、常に「1」が読み出されてしまうという故障(こ
こでは「l」故障という)を発生したとする。そして、
第1図に示すように、アドレス信号101供給時のro
ooo、番地の内容がroll、110Jで、rl 1
11J番地の内容がrlloooIJであるものとする
。
01供給時の「0000」番地の1番目と2番目のビッ
トに、常に「1」が読み出されてしまうという故障(こ
こでは「l」故障という)を発生したとする。そして、
第1図に示すように、アドレス信号101供給時のro
ooo、番地の内容がroll、110Jで、rl 1
11J番地の内容がrlloooIJであるものとする
。
このときに、アドレス信号102がCSアドレス信号1
05として供給されると、rooooJ番地(アドレス
信号101時の’1111J番地)にrool 110
Jの内容が書き込まれ、「1111」番地(アドレス信
号101時の「0000」番地)にrlloool」の
内容が書き込まれる。
05として供給されると、rooooJ番地(アドレス
信号101時の’1111J番地)にrool 110
Jの内容が書き込まれ、「1111」番地(アドレス信
号101時の「0000」番地)にrlloool」の
内容が書き込まれる。
しかし、アドレス信号101供給時のroo。
O」番地(アドレス信号102供給時の「1111」番
地)の1番目と2番目のビットに、常に「1」が読み出
されてしまうという「1」故障が発生しているが、アド
レス信号102供給時のroo00J番地(アドレス信
号101供給時の「1111」番地は1番目と2番目の
ビットは正常で「0」を読み出すことができる)に書き
込まれるデータはroolllo」であり、また、アド
レス信号102供給時の「1111」番地(アドレス信
号101供給時のrooooJ番地は1番目と2番目の
ビットが故障で常に「1」が読み出される)に書き込ま
れるデータはrlloo。
地)の1番目と2番目のビットに、常に「1」が読み出
されてしまうという「1」故障が発生しているが、アド
レス信号102供給時のroo00J番地(アドレス信
号101供給時の「1111」番地は1番目と2番目の
ビットは正常で「0」を読み出すことができる)に書き
込まれるデータはroolllo」であり、また、アド
レス信号102供給時の「1111」番地(アドレス信
号101供給時のrooooJ番地は1番目と2番目の
ビットが故障で常に「1」が読み出される)に書き込ま
れるデータはrlloo。
1」であるため、故障ビットをそのままの状態にしてお
いても別に問題はない。
いても別に問題はない。
このように、本発明は、制御記憶回路に供給する2種類
のアドレス信号を制御信号により切り替えることができ
るアドレス制御回路を有することにより、制御記憶回路
に故障が生じたとき、故障の発生部位によっては、必ず
しも記憶素子を交換する必要はなく故障に対処すること
ができ、装置の稼働率を向上することができる。
のアドレス信号を制御信号により切り替えることができ
るアドレス制御回路を有することにより、制御記憶回路
に故障が生じたとき、故障の発生部位によっては、必ず
しも記憶素子を交換する必要はなく故障に対処すること
ができ、装置の稼働率を向上することができる。
なお、上記の説明では、誤り検出訂正符号発生回路3が
付加されている制御記憶回路の場合について、2ビット
の故障が発生した場合を例にあげて説明したが、誤り検
出訂正符号発生回路3の代りに、単にビット誤りを検出
するだけの誤り検出回路を設けても、1ビットのビット
誤りが生じとき、上記のような動作により、故障の発生
部位によっては、必ずしも記憶素子を交換する必要はな
く故障に対処することができ、装置の稼働率を向上する
ことができる。
付加されている制御記憶回路の場合について、2ビット
の故障が発生した場合を例にあげて説明したが、誤り検
出訂正符号発生回路3の代りに、単にビット誤りを検出
するだけの誤り検出回路を設けても、1ビットのビット
誤りが生じとき、上記のような動作により、故障の発生
部位によっては、必ずしも記憶素子を交換する必要はな
く故障に対処することができ、装置の稼働率を向上する
ことができる。
また、上記の説明では、常に「1」が読み出されてしま
うという「1」故障が発生している場合について説明し
たが、常に「0」が読み出されてしまうという「0」故
障が発生している場合についても、同様な動作により装
置の稼働率を向上することができる。
うという「1」故障が発生している場合について説明し
たが、常に「0」が読み出されてしまうという「0」故
障が発生している場合についても、同様な動作により装
置の稼働率を向上することができる。
以上説明したように、本発明は、制御記憶回路に供給す
る2種類のアドレス信号を制御信号により切り替えるこ
とができるアドレス制御回路を有することにより、制御
記憶回路にビット誤りを生じる故障が発生したとき、故
障の発生部位によっては、必ずしも記憶素子を交換する
必要はなく故障に対処することができ、装置の稼働率を
向上することができるという効果を有する。
る2種類のアドレス信号を制御信号により切り替えるこ
とができるアドレス制御回路を有することにより、制御
記憶回路にビット誤りを生じる故障が発生したとき、故
障の発生部位によっては、必ずしも記憶素子を交換する
必要はなく故障に対処することができ、装置の稼働率を
向上することができるという効果を有する。
第1図は本発明の一実施例のブロック図、第2図は第1
図の制御記憶回路のアドレス供給方式の動作を示す説明
図である。 1・・・・・・制御記憶回路、2・・・・・・アドレス
制御回路、3・・−・・・誤り検出訂正符号発生回路。 代理人 弁理士 内 原 音 Lf−J
図の制御記憶回路のアドレス供給方式の動作を示す説明
図である。 1・・・・・・制御記憶回路、2・・・・・・アドレス
制御回路、3・・−・・・誤り検出訂正符号発生回路。 代理人 弁理士 内 原 音 Lf−J
Claims (1)
- 【特許請求の範囲】 1、(A)書き換え可能な記憶素子を使用した制御記憶
回路、 (B)前記制御記憶回路からの出力信号の符号のビット
誤りを検出してビット誤り検出信号を出力し、且つ、1
ビットの誤りのときには前記ビット誤りを訂正して出力
する誤り検出訂正符号発生回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第1のアドレス信
号を前記第2のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有したことを特徴とする制御記憶回路のアドレス供給
方式。 2、(A)書き換え可能な記憶素子を使用した制御記憶
回路、 (B)前記制御記憶回路からの出力符号の誤りを検出し
て誤り検出信号を出力し、且つ、1ビットの誤りのとき
には前記ビット誤りを訂正して出力する誤り検出訂正符
号発生回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第1のアドレス信
号を前記第2のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有し、通常時は前記アドレス制御回路は前記第1のア
ドレス信号を前記制御記憶回路に出力し、前記制御記憶
回路は入力された前記第1のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力し、前記誤
り検出訂正符号発生回路から出力された前記ビット誤り
検出信号を受信したときは、前記第1のアドレス信号を
前記第2のアドレス信号に切り替えて前記制御記憶回路
に出力し、前記制御記憶回路は入力された前記第2のア
ドレス信号によりアクセスされたアドレスのデータを読
み出して出力し、このとき前記誤り検出訂正符号発生回
路から再度前記誤り検出信号が出力されなければ、その
まま前記アドレス制御回路は前記第2のアドレス信号を
前記制御記憶回路に出力して動作を行い、前記制御記憶
回路が入力された前記第2のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力したとき、
前記誤り検出訂正符号発生回路から再度前記ビット誤り
検出信号が出力されたならば、前記制御記憶回路へのア
ドレス供給を停止することを特徴とする制御記憶回路の
アドレス供給方式。 3、(A)書き換え可能な記憶素子を使用した制御記憶
回路、 (B)前記制御記憶回路からの出力信号の符号のビット
誤りを検出して前記ビット誤り検出信号を出力する誤り
検出回路、 を有する制御記憶回路のアドレス供給方式において、 (C)前記制御記憶回路に供給する第1のアドレス信号
と前記第1のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第2のアドレス信号とを入力し
、通常時は前記第1のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出回路から前記ビット誤り検出信
号を受信したとき、前記第1のアドレス信号を前記第2
のアドレス信号に切り替えて前記制御記憶回路に出力す
るアドレス制御回路、 を有したことを特徴とする制御記憶回路のアドレス供給
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2311819A JPH04182757A (ja) | 1990-11-16 | 1990-11-16 | 制御記憶回路のアドレス供給方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2311819A JPH04182757A (ja) | 1990-11-16 | 1990-11-16 | 制御記憶回路のアドレス供給方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04182757A true JPH04182757A (ja) | 1992-06-30 |
Family
ID=18021788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2311819A Pending JPH04182757A (ja) | 1990-11-16 | 1990-11-16 | 制御記憶回路のアドレス供給方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04182757A (ja) |
-
1990
- 1990-11-16 JP JP2311819A patent/JPH04182757A/ja active Pending
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