JPH02202655A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02202655A JPH02202655A JP1023423A JP2342389A JPH02202655A JP H02202655 A JPH02202655 A JP H02202655A JP 1023423 A JP1023423 A JP 1023423A JP 2342389 A JP2342389 A JP 2342389A JP H02202655 A JPH02202655 A JP H02202655A
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- JP
- Japan
- Prior art keywords
- data
- read
- error
- write
- memory cell
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 description 6
- 238000012795 verification Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ処理システム内に設置される記憶装置
に関するものである。
に関するものである。
（従来の技術）
データ処理システム内に設置される記憶装置には、続出
しデータに誤り検出／訂正を行うものががある。すなわ
ち、メモリセルからの読出しデータに訂正可能な誤りが
存在すれば、訂正済みのデータを読出しデータとして中
央処理装置などの外部装置に出力する構成となっている
。
しデータに誤り検出／訂正を行うものががある。すなわ
ち、メモリセルからの読出しデータに訂正可能な誤りが
存在すれば、訂正済みのデータを読出しデータとして中
央処理装置などの外部装置に出力する構成となっている
。
（発明が解決しようとする課題）
上記従来の記憶装置は、読出しデータに誤りが発生した
場合に誤り訂正済みの読出しデータを外部装置に送出す
る機能を備えているが、誤りの発生した保持データを訂
正済みのデータで書き換えるという機能は備えていない
。
場合に誤り訂正済みの読出しデータを外部装置に送出す
る機能を備えているが、誤りの発生した保持データを訂
正済みのデータで書き換えるという機能は備えていない
。
このため、−旦誤りが発生したデータについてはその読
出しのたびに誤り訂正が行われ、訂正所要時間だけアク
セス時間が長引くという問題がある。
出しのたびに誤り訂正が行われ、訂正所要時間だけアク
セス時間が長引くという問題がある。
また、従来の記憶装置ではあるビットで誤りが発生した
データを訂正しないで放置するため、他のビットの誤り
が重ねて発生することによって誤りの訂正が不能になっ
てしまう危険が大きい。
データを訂正しないで放置するため、他のビットの誤り
が重ねて発生することによって誤りの訂正が不能になっ
てしまう危険が大きい。
（課題を解決するための手段）
本発明の記憶装置は、データを保持するメモリセル部と
、このメモリセル部から続出されたデータに誤り訂正を
施して外部に出力する誤り訂正部と、この誤り訂正済み
のデータ及びその読出しアドレスを保持する訂正情報保
持部と、この訂正情報に含まれる読出しアドレスからの
データの読出しに際し訂正情報保持部に保持中の対応の
誤り訂正済みのデータを読出しデータとして外部に出力
しかつ対応の読出しアドレスに書込む手段とを備え、誤
りの発生した保持データを次の読出しの際に誤り訂正済
みのデータで自動的に書き換えるように構成されている
。
、このメモリセル部から続出されたデータに誤り訂正を
施して外部に出力する誤り訂正部と、この誤り訂正済み
のデータ及びその読出しアドレスを保持する訂正情報保
持部と、この訂正情報に含まれる読出しアドレスからの
データの読出しに際し訂正情報保持部に保持中の対応の
誤り訂正済みのデータを読出しデータとして外部に出力
しかつ対応の読出しアドレスに書込む手段とを備え、誤
りの発生した保持データを次の読出しの際に誤り訂正済
みのデータで自動的に書き換えるように構成されている
。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例に係わる記憶装置の構成を
示すブロック図であり、１１はメモリセル、１２は誤り
検出／訂正回路、１３はデータセレクタ、１４はリード
／ライト制御回路、１５は書込みゲート回路、１６はコ
ントローラ、１７はデータレジスタ群、１８はアドレス
レジスタ群、１９は照合回路群、２０はオアゲート、２
１は外部のアドレスバスに連なるアドレス入力端子、２
２は外部のデータバスに連なるデータ入出力端子、２３
は外部のコントロールバスに連なるリード／ライト指令
の入力端子である。
示すブロック図であり、１１はメモリセル、１２は誤り
検出／訂正回路、１３はデータセレクタ、１４はリード
／ライト制御回路、１５は書込みゲート回路、１６はコ
ントローラ、１７はデータレジスタ群、１８はアドレス
レジスタ群、１９は照合回路群、２０はオアゲート、２
１は外部のアドレスバスに連なるアドレス入力端子、２
２は外部のデータバスに連なるデータ入出力端子、２３
は外部のコントロールバスに連なるリード／ライト指令
の入力端子である。
メモリセル１１への書込みデータは、データ入出力端子
ＤＴと書込みゲート回路１５とを経てアドレス入力端子
２１上のアドレスで指定される番地に書込まれる。メモ
リセル１１から読出されたデータは、誤り検出／訂正回
路１２において誤りの有無が検査され、誤りがなければ
そのままデータセレクタ１３とデータ入出力端子２２と
を経て外部装置に送出される。
ＤＴと書込みゲート回路１５とを経てアドレス入力端子
２１上のアドレスで指定される番地に書込まれる。メモ
リセル１１から読出されたデータは、誤り検出／訂正回
路１２において誤りの有無が検査され、誤りがなければ
そのままデータセレクタ１３とデータ入出力端子２２と
を経て外部装置に送出される。
誤り検出／訂正回路１２は、メモリセル１１から読出さ
れたデータに訂正可能な誤りを検出すると誤りの訂正を
行い、この訂正済みの読出しデータをデータセレクタ１
３とデータ入出力端子ＤＴとを介してデータバス上に出
力すると共に、誤りの発生をコントローラ１６に通知す
る。この通知を受けたコントローラ１６は、データレジ
スタ群１７とアドレスレジスタ群１８がら空き状態の対
を選択し、データレジスタ群１７の選択した一つに誤り
訂正済みのデータを保持させると共に、アドレスレジス
タ群１８の対応の一つにアドレス入力端子２１上の読出
しアドレスを保持させる。
れたデータに訂正可能な誤りを検出すると誤りの訂正を
行い、この訂正済みの読出しデータをデータセレクタ１
３とデータ入出力端子ＤＴとを介してデータバス上に出
力すると共に、誤りの発生をコントローラ１６に通知す
る。この通知を受けたコントローラ１６は、データレジ
スタ群１７とアドレスレジスタ群１８がら空き状態の対
を選択し、データレジスタ群１７の選択した一つに誤り
訂正済みのデータを保持させると共に、アドレスレジス
タ群１８の対応の一つにアドレス入力端子２１上の読出
しアドレスを保持させる。
メモリセル１１からのデータの読出しのたびに、この読
出しアドレスとアドレスレジスタ群１８の内容との照合
が照合回路群１９によって行われる。
出しアドレスとアドレスレジスタ群１８の内容との照合
が照合回路群１９によって行われる。
アドレスレジスタ群１８のいずれかの内容が読出しアド
レスに一致すれば、対応の照合回路の出力がハイに立上
がる。このハイ出力によって、データレジスタ群１７の
うちの対応のものから誤り訂正済みデータが読出され、
セレクタ１３の一方の入力端子に供給される。一方、ハ
イに立上がったオアゲート２０の出力によってセレクタ
１３が切り替えられ、データレジスタ群１７の一つから
出力された訂正済みのデータがセレクタ１３とデータ入
出力端子２２とを介して外部装置に連なるデータバス上
に出力される。
レスに一致すれば、対応の照合回路の出力がハイに立上
がる。このハイ出力によって、データレジスタ群１７の
うちの対応のものから誤り訂正済みデータが読出され、
セレクタ１３の一方の入力端子に供給される。一方、ハ
イに立上がったオアゲート２０の出力によってセレクタ
１３が切り替えられ、データレジスタ群１７の一つから
出力された訂正済みのデータがセレクタ１３とデータ入
出力端子２２とを介して外部装置に連なるデータバス上
に出力される。
また、リード／ライト制御回路１４は、オアゲート２０
の出力がハイに立上がると入力端子２３上に出現中のリ
ード指令（Ｒ）を反転することによりライト指令（Ｗ）
に変換して出力する。このライト指令により通常の外部
からのデータの書込み時と同様に書込みゲート回路１５
が開かれ、セレクタ１３から出力中の訂正済みデータが
メモリセル１１のデータ書込み端子に供給される。この
メモリセル１１には、リード／ライト制御回路１４から
出力中のライト指令と、アドレス入力端子２１上に出現
中の読出しアドレスとが供給されている。この結果、訂
正済みのデータがメモリセル１１の読出しアドレスに書
込まれる。
の出力がハイに立上がると入力端子２３上に出現中のリ
ード指令（Ｒ）を反転することによりライト指令（Ｗ）
に変換して出力する。このライト指令により通常の外部
からのデータの書込み時と同様に書込みゲート回路１５
が開かれ、セレクタ１３から出力中の訂正済みデータが
メモリセル１１のデータ書込み端子に供給される。この
メモリセル１１には、リード／ライト制御回路１４から
出力中のライト指令と、アドレス入力端子２１上に出現
中の読出しアドレスとが供給されている。この結果、訂
正済みのデータがメモリセル１１の読出しアドレスに書
込まれる。
煩雑化を避けるために図示は省略されているが、照合回
路群１９の各出力はコントローラ１６へも引き込まれて
いる。コントローラ１６は、データレジスタ群１７のう
ち照合一致に係わるものとアドレスレジスタ群１８のう
ちの対応のものとに空きフラグを書き込むことにより空
き状態にする。
路群１９の各出力はコントローラ１６へも引き込まれて
いる。コントローラ１６は、データレジスタ群１７のう
ち照合一致に係わるものとアドレスレジスタ群１８のう
ちの対応のものとに空きフラグを書き込むことにより空
き状態にする。
（発明の効果）
以上詳細に説明したように、本発明の記憶装置は、誤り
訂正済みのデータとその読出しアドレスとを保持し、こ
の読出しアドレスからの次の読出しに際し保持中の誤り
訂正済みのデータを読出しデータとして外部に出力する
と共にこれを対応の読出しアドレスに書込む構成である
から、誤りの発生したデータが次の読出し時に自動的に
誤り訂正済みのデータで書き換えられる。
訂正済みのデータとその読出しアドレスとを保持し、こ
の読出しアドレスからの次の読出しに際し保持中の誤り
訂正済みのデータを読出しデータとして外部に出力する
と共にこれを対応の読出しアドレスに書込む構成である
から、誤りの発生したデータが次の読出し時に自動的に
誤り訂正済みのデータで書き換えられる。
この結果、読出しデータに誤りが発生しても１回だけ誤
り訂正を行えば足り、従来装置に比べてアクセス時間が
短縮される。
り訂正を行えば足り、従来装置に比べてアクセス時間が
短縮される。
また、本発明の記憶装置は訂正可能なうちに誤り訂正を
行っておく構成であるから、複数ビットにわたる誤りの
累積に伴い誤り訂正が不能になってしまう危険性が軽減
され、信軌性、稼働率が向上する。
行っておく構成であるから、複数ビットにわたる誤りの
累積に伴い誤り訂正が不能になってしまう危険性が軽減
され、信軌性、稼働率が向上する。
第１図は本発明の一実施例の記憶装置の構成を示すブロ
ック図である。 １１・・・メモリセル、１２・・・誤り検出／訂正回路
、１３・・・データセレクタ、１４・・・リード／ライ
ト制御回路、１５・・・書込みゲート回路、１６・・・
コントローラ、１７・・・誤り訂正済みのデータを保持
するデータレジスタ群、１８・・・誤り訂正済みデータ
の読出しアドレスを保持するアドレスレジスタ群、１９
・・・照合回路群、２１・・・アドレス入力端子、２２
・・・データ入出力端子、２３・・・リード／ライト入
力端子。
ック図である。 １１・・・メモリセル、１２・・・誤り検出／訂正回路
、１３・・・データセレクタ、１４・・・リード／ライ
ト制御回路、１５・・・書込みゲート回路、１６・・・
コントローラ、１７・・・誤り訂正済みのデータを保持
するデータレジスタ群、１８・・・誤り訂正済みデータ
の読出しアドレスを保持するアドレスレジスタ群、１９
・・・照合回路群、２１・・・アドレス入力端子、２２
・・・データ入出力端子、２３・・・リード／ライト入
力端子。
Claims (1)
- 【特許請求の範囲】 データを保持するメモリセル部と、 このメモリセル部から読出されたデータに誤り訂正を施
して外部に出力する誤り訂正部と、この誤り訂正済みの
データ及びその読出しアドレスを保持する訂正情報保持
部と、 この訂正情報に含まれる読出しアドレスからの読出しに
際し、前記訂正情報保持部に保持中の対応の誤り訂正済
みのデータを読出しデータとして外部に出力しかつ対応
の読出しアドレスに書込む手段とを備えたことを特徴と
する記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023423A JPH02202655A (ja) | 1989-01-31 | 1989-01-31 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023423A JPH02202655A (ja) | 1989-01-31 | 1989-01-31 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202655A true JPH02202655A (ja) | 1990-08-10 |
Family
ID=12110090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023423A Pending JPH02202655A (ja) | 1989-01-31 | 1989-01-31 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423556U (ja) * | 1990-06-20 | 1992-02-26 | ||
| JP2014186664A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 演算装置およびエラー処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555499A (en) * | 1978-10-16 | 1980-04-23 | Nec Corp | Memory control unit |
| JPS58196694A (ja) * | 1982-05-10 | 1983-11-16 | Nec Corp | 記憶装置 |
| JPS59160896A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | メモリエラ−検出・訂正方式 |
-
1989
- 1989-01-31 JP JP1023423A patent/JPH02202655A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555499A (en) * | 1978-10-16 | 1980-04-23 | Nec Corp | Memory control unit |
| JPS58196694A (ja) * | 1982-05-10 | 1983-11-16 | Nec Corp | 記憶装置 |
| JPS59160896A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | メモリエラ−検出・訂正方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423556U (ja) * | 1990-06-20 | 1992-02-26 | ||
| JP2014186664A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 演算装置およびエラー処理方法 |
| US9256495B2 (en) | 2013-03-25 | 2016-02-09 | Kabushiki Kaisha Toshiba | Processing unit and error processing method |
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