JP2818659B2

JP2818659B2 - 誤り訂正方式

Info

Publication number: JP2818659B2
Application number: JP63064505A
Authority: JP
Inventors: 俊太郎藤岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-17
Filing date: 1988-03-17
Publication date: 1998-10-30
Anticipated expiration: 2013-10-30
Also published as: JPH01309421A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例 I.実施例と第１図との対応関係 II.実施例の構成（ｉ）正常動作時（ii）２ビットエラー発生時（iii）１回目の１ビットエラー発生時（iv）再実行時 IV.実施例のまとめ V.発明の変形態様発明の効果〔概要〕誤り訂正符号を含むデータを読み出し、エラーが発生
したときにエラー発生箇所を判別するようにした誤り訂
正方式に関し、メモリのエラーと他の素子のエラーとを判別すること
を目的とし、メモリに格納された誤り訂正符号を含むデータをメモ
リから読み出してデータ保持手段に格納する。そのデー
タにエラーがあることをエラー検出手段が検出すると、
エラーが検出されたデータを訂正手段で訂正して、再度
データ保持手段に格納する。データ保持手段に格納され
た訂正データにエラーがあるか否かの検出をエラー検出
手段で行ない、そのエラー検出結果に従って判別手段が
エラーの発生箇所の判別を行なう。

〔産業上の利用分野〕

本発明は、誤り訂正方式に関し、特に、誤り訂正符号
を含むデータを読み出し、エラーが発生したときにエラ
ー発生箇所を判別するようにした誤り訂正方式に関する
ものである。

〔従来の技術〕

近年、半導体技術の発達に伴い、計算機に使用する論
理素子の集積度の向上及び演算サイクル時間の短縮がも
たらされている。また、論理素子の機能の向上に伴っ
て、素子の部留まりの悪化あるいは素子の不良率の増加
等の問題を引き起こしている。

このような問題に対処するものとして、データに誤り
訂正符号（以後ECCと称する）を付加する方式がある。
例えば、メモリ等に格納するデータに誤り訂正符号（以
後ECCと称する）を付加しておいて、そのデータを読み
出したときにエラーの検証を行ない、エラーが発生した
ときにデータの訂正を行なう。

第４図に、読み出したデータを訂正するための従来例
の構成を示す。

図において、メモリ411から読み出したデータを訂正
するための訂正回路は、メモリ411に供給するデータを
一時保持するライトデータラッチ463と、メモリ411から
読み出したデータを一時保持するリードデータラッチ42
1と、メモリ411に供給するアドレスデータを一時保持す
るアドレスラッチ453,エラーアドレスラッチ455と、デ
ータのECC部分とそれ以外の部分とを比較してエラー検
出を行なうエラー検出部431と、エラー検出部431の検出
結果に応じた制御を行なうエラー訂正制御部441と、デ
ータの訂正を行なうエラー訂正部443と、２つのセレク
タ451,461とを備えている。

メモリ411にデータを格納する場合、先ず、セレクタ4
61を介してライトデータラッチ463にECCを含むデータを
格納する。また、セレクタ451を介してアドレスラッチ4
53にアドレスデータを格納する。

次に、アドレスラッチ453に格納されたアドレスデー
タ及びライトデータラッチ463に格納されたデータがメ
モリ411に供給され、メモリ411は、アドレスデータで指
定される格納場所にライトデータラッチ463から供給さ
れたデータを格納する。

第５図に、読み出したデータに対して誤り訂正を行な
う場合の動作手順を示す。

先ず、データを読み出してリードデータラッチ421に
格納する（ステップ511）。メモリ411へのデータ格納動
作と同様にして、アドレスラッチ453からメモリ411にア
ドレスデータを供給し、該当するデータを読み出してリ
ードデータラッチ421に格納する。

次に、エラー検出部431は、リードデータラッチ421に
格納されているリードデータ（ECC以外のデータ）とECC
とを比較してエラー検出を行ない、検出結果をエラー訂
正制御部441に送る（ステップ512）。

エラー訂正制御部441は、検出結果に応じてリードデ
ータにエラーが有るか否かの判定を行なう（ステップ51
3）。否定判断（エラー無しの場合）すると、以後ステ
ップ511に戻って処理を繰り返す。

ステップ513で肯定判断（エラー有りの場合）する
と、エラー訂正制御部441は、エラー訂正部443にエラー
信号を送る。エラー信号を受け取るとエラー訂正部443
は、リードデータラッチ421に格納されたリードデータ
及びECCに応じて、リードデータの訂正を行なう（ステ
ップ514）。

次に、エラー訂正部443によって訂正したデータ（リ
ードデータ及びECC）をメモリ411に書き込む（ステップ
515）。エラーが発生したデータに対応するアドレスデ
ータはエラーアドレスラッチ455に保持されており、セ
レクタ451を介してアドレスラッチ453にそのアドレスデ
ータを格納する。また、エラー訂正部443から出力され
る訂正後のデータを、セレクタ461を介してライトデー
タラッチ463に格納する。以後、アドレスラッチ453に格
納されたアドレスデータに指定される格納場所に、ライ
トデータラッチ463に格納された訂正後のデータを格納
する。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、メモリ411
以外の論理素子（リードデータラッチ421,エラー検出部
431等）に生じた障害が原因でエラーが発生した場合
に、メモリエラー（メモリ411のハードウェア障害ある
いは格納データのソフトウェア障害）を誤検出してしま
うという問題点があった。

例えば、メモリ411から読み出したデータが正常であ
っても、エラー検出部431によってエラーを誤検出した
ときにエラー訂正部443でデータの訂正を行ない、訂正
されたデータ（誤ったデータ）をメモリ411に再格納し
てしまう。特に、最近では論理素子の集積度が上がるに
つれて、メモリ411以外の論理素子において障害が発生
する頻度も増加しており、データのエラーを訂正すると
共に、メモリ411以外の素子の障害に対処することので
きる誤り訂正方式が望まれていた。

本発明は、このような点にかんがみて創作されたもの
であり、メモリのエラーと他の素子のエラーとを判別し
得る誤り訂正方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、請求項１記載の発明の原理ブロック図を示
す。

この図において、メモリ111は、誤り訂正符号を含む
データを格納する。

データ保持手段121は、前記メモリ111から読み出した
データを格納する。

エラー検出手段131は、該データ保持手段121に格納さ
れたデータのエラー検出を行なう。

訂正手段141は、前記データ保持手段121に格納された
データの訂正を行ない、前記データ保持手段121に訂正
データを格納させる。

判別手段151は、前記エラー検出手段131による検出結
果に基づいてエラー発生箇所の判別を行なう。

このように構成される誤り訂正方式の前記エラー検出
手段131が前記データ保持手段121に格納されたデータの
エラーを検出したとき、前記訂正手段141が訂正したデ
ータを前記データ保持手段121に格納させ、該訂正した
データのエラー検出を前記エラー検出手段131で行い、
その検出結果を前記判別手段151に与えるようにして、
請求項１記載の発明は構成される。

〔作用〕

メモリ111に誤り訂正符号を含むデータを格納する。
そのデータをメモリ111から読み出してデータ保持手段1
21に格納し、データ保持手段121に格納されたデータの
エラーの有無をエラー検出手段131で行なう。

エラー検出手段131がエラーを検出するとき、訂正手
段141は、データ保持手段121に格納されているデータを
訂正して、再度データ保持手段121に保持させる。

エラー検出手段131は、データ保持手段121に格納され
た訂正データにエラーがあるか否かの検出を行なう。

エラー検出結果は、判別手段151に与えられてエラー
の発生箇所の判別を行なう。

従って、エラーがメモリで発生したのか、又はメモリ
以外の素子で発生したのかを知ることができる。

〔実施例〕

以下、図面に基づいて請求項１記載の発明の実施例に
ついて詳細に説明する。

第２図は、請求項１記載の発明の誤り訂正方式を適用
した一実施例の構成を示す。

I.実施例と第１図との対応関係ここで、請求項１記載の発明の実施例と第１図との対
応関係を示しておく。

メモリ111は、制御記憶（以後CSと称する）211に相当
する。

データ保持手段121は、リードデータラッチ223に相当
する。

エラー検出手段131は、エラー検出部231,エラー訂正
制御部251に相当する。

訂正手段141は、エラー訂正部241に相当する。

判別手段151は、エラー訂正制御部251,再実行フラグ2
53に相当する。

以上のような対応関係があるものとして、以下請求項
１記載の発明の実施例について説明する。

II.実施例の構成第２図において、請求項１記載の発明の誤り訂正方式
を適用しシステム（例えばコンピュータシステム）は、
マイクロプログラム及び対応するECCを格納するCS211
と、読み出したマイクロプログラムとECCとの比較を行
なってエラーを検出するエラー検出部231と、エラー検
出に伴う制御を行なうエラー訂正制御部251と、エラー
発生時にデータ（マイクロプログラム）の訂正を行なう
エラー訂正部241と、エラーの有無に応じたフラグを格
納する再実行フラグ253と、CS211に格納するマイクロプ
ログラム及びECCを保持するライトデータラッチ263と、
CS211から読み出したマイクロプログラム及びECCを保持
するリードデータラッチ223と、CS211に供給するアドレ
スデータを保持するアドレスラッチ273と、エラー発生
時のアドレスデータを保持するエラーアドレスラッチ27
5と、２入力の一方を選択して出力する３つのセレクタ2
21,261,271とを備えている。

セレクタ271の第１入力端子にはCS211のアドレス指定
を行なうためのアドレスデータが導入される。セレクタ
271の出力端はアドレスラッチ273の入力端に接続されて
おり、アドレスラッチ273の出力端はCS211のアドレス端
子及びエラーアドレスラッチ275の入力端に接続されて
いる。エラーアドレスラッチ275の出力端はセレクタ271
の第２入力端子に接続されている。

また、セレクタ261の第１入力端子にはCS211に格納す
るライトデータ（マイクロプログラム及び対応したEC
C）が導入される。セレクタ261の出力端はライトデータ
ラッチ263の入力端に接続されており、ライトデータラ
ッチ263の出力端はCS211のデータ端子（入力側）に接続
されている。

CS211のデータ端子（出力側）から出力されるデータ
（マイクロプログラム,ECC）は、セレクタ221の第１入
力端子に供給される。セレクタ221の出力端はリードデ
ータラッチ223の入力端に接続されており、リードデー
タラッチ223の出力端はエラー検出部231の入力端及びエ
ラー訂正部241に接続されている。

エラー検出部231は、リードデータラッチ223から供給
されるデータに基づいてエラー検出を行なう。検出結果
はエラー訂正制御部251に供給される。

エラー訂正制御部251は、再実行フラグ253及びエラー
訂正部241に接続されており、エラー検出部231からの検
出結果に応じて、再実行フラグ253のセット，リセット
を行なうと共に、エラー訂正部241に指示を送る。

尚、各ラッチ及び各セレクタにおいては、エラー訂正
制御部251から送られてくる指示信号に応じて動作を行
なうものとし、図におけるエラー訂正制御部251との接
続線は省略した。

CS211にライトデータ（マイクロプログラム,ECC）の
書込みを行なう場合、先ずライトデータラッチ263は、
セレクタ261を介して導入されたライトデータを保持
し、それらはCS211のデータ端子（入力側）に供給され
る。

また、アドレスラッチ273は、セレクタ271を介して導
入されたアドレスデータを保持し、そのアドレスデータ
はCS211のアドレス端子に供給される。

CS211は、アドレス端子に供給されたアドレスデータ
で指定される格納場所に、データ端子に供給されたライ
トデータを格納する。

CS211に格納されたマイクロプログラムを読み出す場
合、先ずアドレスラッチ273は、セレクタ271を介して導
入されたアドレスデータを保持し、そのアドレスデータ
はCS211のアドレス端子に供給される。

CS211は、供給されたアドレスデータによって指定さ
れる場所に格納されているマイクロプログラム及びECC
を出力する。それらのデータはセレクタ221を介してリ
ードデータラッチ223に保持される。リードデータラッ
チ223に保持されたマイクロプログラムは、処理装置等
（図示せず）に取り込まれて実行される。

III.実施例の動作次に、上述した請求項１記載の発明の実施例の動作を
説明する。

いま、マイクロプログラムに対応するECCとしては、
１ビットエラー訂正,2ビットエラー検出用の符号を考え
るものとし、実施例で検出するエラーは、１ビットエラ
ーあるいは２ビットエラーの何れかであるものとする。

第３図に、実施例における動作手順を示す。

（ｉ）正常動作時先ず、CS211からマイクロプログラム及びECCの読出し
を行なう（ステップ311）。読み出したこれらのデータ
はリードデータラッチ223に保持する。

次に、エラー検出部231は、読み出したデータのエラ
ー検出を行なう（ステップ312）。検出結果として、エ
ラー検出の有無,1ビットエラーか２ビットエラーか等の
情報がエラー訂正制御部251に送られる。

次に、エラー訂正制御部251は、再実行処理であるか
否かの判定を行なう（ステップ313）。CS211から読み出
したデータに対する１回目のエラー検出処理のとき（再
実行フラグ253がリセットされた状態のとき）は否定判
断し、エラーが発生したか否かの判定を行なう（ステッ
プ314）。エラーを検出しなかったときは否定判断す
る。

以後、ステップ311に戻って処理を繰り返す。エラー
訂正制御部251からアドレスラッチ273に指示を送り、次
のマイクロプログラムの読出しを行なう。

（ii）２ビットエラー発生時ステップ314の判定で肯定判断（エラー発生の場合）
すると、次にエラー訂正制御部251は、発生したエラー
は２ビットエラーであるか否かの判定を行なう（ステッ
プ315）。２ビットエラーが発生したときは肯定判断を
行なう。

次に、エラー訂正制御部251はマイクロプログラムの
読出し処理を停止する（ステップ316）と共に、障害発
生の通知を行なって（ステップ317）、処理を終了す
る。例えば、外部の処理装置に２ビットエラー発生を示
すためのエラー信号を送ったり、２ビットエラー用の警
告ランプを点灯させたりする。

（iii）１回目の１ビットエラー発生時ステップ315の判定で否定判断（２ビットエラーでな
い場合、つまり１ビットエラーの場合）すると、次にエ
ラー訂正制御部251は、再実行フラグ253のセット（デー
タ“1"の格納）を行なう（ステップ318）。

また、エラー訂正制御部251は、エラー訂正部241に訂
正指示を送り、エラー訂正部241はその指示に応じてマ
イクロプログラムの訂正を行なう（ステップ319）。エ
ラー訂正部241は、リードデータラッチ223に保持された
マイクロプログラム及びECCを読み出して、マイクロプ
ログラムの中のエラービットの訂正を行なう。

次に、その訂正されたマイクロプログラム及び対応す
るECCをCS211に格納する（ステップ320）、セレクタ271
を切り替えて、エラーアドレスラッチ275に保持された
エラー発生時のアドレスデータをアドレスラッチ273に
保持する。アドレスラッチ273に保持されたアドレスデ
ータはCS211のアドレス端子に供給される。また、セレ
クタ261を切り替えて、訂正後のマイクロプログラム及
びECCをライトデータラッチ263に保持する。ライトデー
タラッチ263に保持されたそれらのデータはCS211のデー
タ端子に供給される。

また、セレクタ221を切り替えて、訂正後のマイクロ
プログラム及びECCをリードデータラッチ223に保持する
（ステップ321）。

以後、ステップ312（エラー検出）に戻って処理を繰
り返す。

（iv）再実行時ステップ313の判定で肯定判断（ステップ318において
再実行フラグ253がセットされた場合）すると、次にエ
ラー訂正制御部251は、マイクロプログラムの読出し処
理を停止する（ステップ322）と共に、エラーが発生し
たか否かの判定を行なう（ステップ323）。

否定判断するとエラー訂正制御部251は、CS211に障害
が発生したことを示すエラー信号を出力して（ステップ
324）、処理を終了する。

また、ステップ323で肯定判断すると、CS211以外のセ
レクタ221,リードデータラッチ223,エラー検出部231,エ
ラー訂正部241の何れかに障害が発生したことを示すエ
ラー信号を出力して（ステップ325）、処理を終了す
る。

IV.実施例のまとめこのように、CS211にマイクロプログラムと対応するE
CCとを格納しておき、CS211から読み出したそれらのデ
ータをリードデータラッチ223に格納する。エラー検出
部231はそのデータのエラーを検出し、データにエラー
がないときは、CS211からのデータの読出しを継続す
る。

また、CS211から読み出したデータ（CS211からリード
データラッチ223に供給されたデータ）に１ビットエラ
ーがあったときは、エラー訂正部241でデータの訂正を
行ない、訂正データをCS211に書き込むと共にリードデ
ータラッチ223に保持する。

次に、リードデータラッチ223に保持された訂正デー
タに対してエラー検出を行ない、再度のエラーが発生し
なかった場合はCS211に障害があるものと判定し、再度
のエラーが発生した場合はCS211以外の論理素子に障害
があるものと判定する。

尚、エラー検出部231で２ビットエラーを検出した場
合は、データの訂正が不可能であり、上述の障害箇所判
別も不可能であるので、２ビットエラーを外部に通知し
て処理を終了する。

従って、CS211から読み出したデータにエラーが発生
したときに、そのデータを訂正すると共に、再度その訂
正データに対してエラー検出を行なうことにより、エラ
ー発生の障害箇所を判定（CS211かそれ以外の論理素子
かの判定）できるので、メモリエラーの誤検出を防止す
ることができる。

V.発明の変形態様なお、上述した請求項１記載の発明の実施例にあって
は、CS211としてマイクロプログラムを格納する制御記
憶を考えたが、他のメモリ（ROM,RAM等）についても請
求項１記載の発明を適用することができる。メモリとし
てROM等の読出し専用の素子を考えた場合には、第３図
におけるステップ320の処理（メモリの書替え）を省略
する。

また、実施例のECCとしては、１ビットエラー訂正,2
ビットエラー検出のものを考えたが、対応するデータを
訂正することができるものであれば何でもよい。

更に、「I.実施例と第１図との対応関係」において、
請求項１記載の発明と実施例との対応関係を説明してお
いたが、これに限られることはなく、本発明には各種の
変形態様があることは当業者であれば容易に推考できる
であろう。

〔発明の効果〕

上述したように、本発明によれば、データにエラーが
発生したときに訂正手段で訂正を行なってデータ保持手
段に格納し、再度エラー検出を行なった結果に応じてエ
ラー発生箇所を判別するようにしたので、エラーがメモ
リで発生したのか、又はメモリ以外の素子で発生したの
かの切り分けを行なうことができる。

【図面の簡単な説明】

第１図は請求項１記載の発明の原理ブロック図、第２図は請求項１記載の発明の誤り訂正方式を適用した
一実施例の構成図、第３図は実施例の動作説明図、第４図は従来例の構成図、第５図は従来例の動作説明図である。図において、 111はメモリ、 121はデータ保持手段、 131はエラー検出手段、 141は訂正手段、 151は判別手段、 211はCS、 221,261,271はセレクタ、 223はリードデータラッチ、 231はエラー検出部、 241はエラー訂正部、 251はエラー訂正制御部、 253は再実行フラグ、 263はラードデータラッチ、 273はアドレスラッチ、 275はエラーアドレスラッチである。

Claims

(57)【特許請求の範囲】

【請求項１】誤り訂正符号を含むデータを格納するメモ
リと、該メモリから読み出したデータを格納するデータ保持手
段と、該データ保持手段に格納されたデータのエラー検出を行
なうエラー検出手段と、前記データ保持手段に格納されたデータの訂正を行な
い、前記データ保持手段に訂正データを格納させる訂正
手段と、前記エラー検出手段による検出結果に基づいてエラー発
生箇所の判別を行なう判別手段と、を備え、前記エラー検出手段が前記データ保持手段に格
納されたデータのエラーを検出したとき、前記訂正手段
が訂正したデータを前記データ保持手段に格納させ、該
訂正したデータのエラー検出を前記エラー検出手段で行
い、その検出結果を前記判別手段に与えるように構成し
たことを特徴とする誤り訂正方式。