JPH01290049A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
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- JPH01290049A JPH01290049A JP11969588A JP11969588A JPH01290049A JP H01290049 A JPH01290049 A JP H01290049A JP 11969588 A JP11969588 A JP 11969588A JP 11969588 A JP11969588 A JP 11969588A JP H01290049 A JPH01290049 A JP H01290049A
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- JP
- Japan
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- register
- memory
- operand
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- 239000000284 extract Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は複数回のメモリアクセスで得たデータから１つ
のオペランドデータを取出す機構を備えたデータ処理装
置のメモリアクセス制御方式に関する。
のオペランドデータを取出す機構を備えたデータ処理装
置のメモリアクセス制御方式に関する。
（従来の技術）
データ処理装置に於いて、通常、３２ビツトマシンに於
けるメモリリードは、４バイト単位で行われる。
けるメモリリードは、４バイト単位で行われる。
この種３２ビットマシンに於いて、命令により与えられ
るメモリアドレスが４バイトバウンダリの場合は１回の
リードで必要なデータを取り込めるが、４バイトバウン
ダリでない場合は２回のリードを行ないデータの連結を
しなければならない。
るメモリアドレスが４バイトバウンダリの場合は１回の
リードで必要なデータを取り込めるが、４バイトバウン
ダリでない場合は２回のリードを行ないデータの連結を
しなければならない。
この際のデータの連結を実現する従来の回路例を第３図
に示す。
に示す。
第３図に於いて、ＭＤ３Ｌ−００は１回のメモリリ−ド
で読み出された３２ビツト（４バイト）のメモリデータ
であり、０１はこのメモリデータＭ Ｄ ３１−００を
マイクロ命令μｍＲＤによりラッチするレジスタ（ＲＤ
Ｉ）である。０２はマイクロ命令μｍＲＤにより上記レ
ジスタ（ＲＤＩ）Ｏｆの内容ＲＤ Ｉ ８１−Ｈをラッ
チするレジスタ（ＲＤＦ）であり、１つ前の（前回の）
レジスタ（ＲＤＩ）ＯＬの内容ＲＤ Ｉ ３１−’００
を保持する。
で読み出された３２ビツト（４バイト）のメモリデータ
であり、０１はこのメモリデータＭ Ｄ ３１−００を
マイクロ命令μｍＲＤによりラッチするレジスタ（ＲＤ
Ｉ）である。０２はマイクロ命令μｍＲＤにより上記レ
ジスタ（ＲＤＩ）Ｏｆの内容ＲＤ Ｉ ８１−Ｈをラッ
チするレジスタ（ＲＤＦ）であり、１つ前の（前回の）
レジスタ（ＲＤＩ）ＯＬの内容ＲＤ Ｉ ３１−’００
を保持する。
０３は上記レジスタ（ＲＤＩ）０１、及びレジスタ（Ｒ
ＤＦ）０２に貯えられたデータを連結し同連結データか
ら任意の４バイトのデータ（オペランドデータ）を取出
すマルチプレクサである。
ＤＦ）０２に貯えられたデータを連結し同連結データか
ら任意の４バイトのデータ（オペランドデータ）を取出
すマルチプレクサである。
Ｂ Ｄ ３ｌ−ＤＯはＣＰＵ内部データバスである。又
、ＲＡＤはメモリアドレスを保持する３２ビツトのアド
レスレジスタであり、ＲＡＤＩ−０はアドレスレジスタ
ＲＡ Ｄ ３１−００の下位２ビツトを示す。
、ＲＡＤはメモリアドレスを保持する３２ビツトのアド
レスレジスタであり、ＲＡＤＩ−０はアドレスレジスタ
ＲＡ Ｄ ３１−００の下位２ビツトを示す。
第４図は、メモリアドレスが４バイトバウンダリでない
場合のデータ連結の様子を示す状態説明図であり、ここ
では、ＲＡＤＩ−０＝“１１″に従い、第１回目のメモ
リリードで得た４バイトデータの第４バイト目のデータ
（ＲＤ Ｆ ０７−［１０の１バイトのデータ；■）と
、第２回目のメモリリードで得た４バイトデータの第１
乃至第３バイト目のデータ（ＲＤ Ｉ ３１−０８の３
バイトのデータ；■■■）とを連結してアドレス（ＲＡ
Ｄ）に従う４バイトのデータ（オペランドデータ）を得
る場合を例示している。
場合のデータ連結の様子を示す状態説明図であり、ここ
では、ＲＡＤＩ−０＝“１１″に従い、第１回目のメモ
リリードで得た４バイトデータの第４バイト目のデータ
（ＲＤ Ｆ ０７−［１０の１バイトのデータ；■）と
、第２回目のメモリリードで得た４バイトデータの第１
乃至第３バイト目のデータ（ＲＤ Ｉ ３１−０８の３
バイトのデータ；■■■）とを連結してアドレス（ＲＡ
Ｄ）に従う４バイトのデータ（オペランドデータ）を得
る場合を例示している。
第５図は上記第３図に示す従来回路でのマイクロプログ
ラムの概略フローを示すフローチャー１・である。ここ
では第１．第２オペランドのアドレスを示すアドレスシ
ラブルをＡＳＩ、ＡＳ２とし、ＭＳＢ指定とする。
ラムの概略フローを示すフローチャー１・である。ここ
では第１．第２オペランドのアドレスを示すアドレスシ
ラブルをＡＳＩ、ＡＳ２とし、ＭＳＢ指定とする。
第５図に示すフローは、先ずアドレスシラブルＡＳＩ側
のデータ（４バイト）をリードし、４バイトダウンダリ
でない場合は、アドレスを更新して、再度データをリー
ドし、その２つのデータから必要なデータ（４バイ！・
）を連結してＣＰＵ内部のレジスタＲ１ヘセットする。
のデータ（４バイト）をリードし、４バイトダウンダリ
でない場合は、アドレスを更新して、再度データをリー
ドし、その２つのデータから必要なデータ（４バイ！・
）を連結してＣＰＵ内部のレジスタＲ１ヘセットする。
アドレスシラブルＡＳ２側も上記同様にして必要なデー
タ（４バイト）をレジスタＲ２ヘセットする。その後、
レジスタＲ１とレジスタＲ２の演算を実行する。これで
４バイト分の演算が終了する。上記動作をレングス１分
繰返す。
タ（４バイト）をレジスタＲ２ヘセットする。その後、
レジスタＲ１とレジスタＲ２の演算を実行する。これで
４バイト分の演算が終了する。上記動作をレングス１分
繰返す。
（発明が解決しようとする課題）
上記第３図に示す従来の回路に於いて、今、命令により
オペランド１とオペランド２が与えられ、両者を演算す
ることを考える。オペランド１．２ともデータはメモリ
上にあり、あるレングスｇバイト演算するものとする。
オペランド１とオペランド２が与えられ、両者を演算す
ることを考える。オペランド１．２ともデータはメモリ
上にあり、あるレングスｇバイト演算するものとする。
上記第３図に示す従来の回路では、アドレスシラブルＡ
ＳＩ側とＡＳ２側を４バイトずつ連続して交互に読むこ
とができない（即ち正しく連結ができない）。
ＳＩ側とＡＳ２側を４バイトずつ連続して交互に読むこ
とができない（即ち正しく連結ができない）。
従って、４バイト演算する毎にアドレスを再設定するこ
とになる。
とになる。
このような従来の回路構成に於いては、アドレスシラブ
ルＡＳＩ、ＡＳ２が４バイトバウンダリで与えられると
高速に処理できるが、従来からの互換および汎用性を考
えると、必ずしも４バイトバウンダリでは与えられず、
この際は処理速度が大幅に低下してしまうという欠点を
有していた。
ルＡＳＩ、ＡＳ２が４バイトバウンダリで与えられると
高速に処理できるが、従来からの互換および汎用性を考
えると、必ずしも４バイトバウンダリでは与えられず、
この際は処理速度が大幅に低下してしまうという欠点を
有していた。
本発明は上記実情に鑑みなされたもので、上記不具合を
解消し、オペランドがメモリである際の演算の高速化を
図ったメモリアクセス制御方式を提供することを目的と
する。
解消し、オペランドがメモリである際の演算の高速化を
図ったメモリアクセス制御方式を提供することを目的と
する。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、メモ
リデータをラッチする第１オペランド用の第１のレジス
タ、及び第２オペランド用の第２のレジスタと、上記第
１のレジスタに貯えられた前回のメモリデータをラッチ
する第３のレジスタ、及び上記第２のレジスタに貯えら
れた前回のメモリデータをラッチする第４のレジスタと
、第１オペランドデータの取出し時にメモリアドレスの
下位所定ビットの値に従い上記第１のレジスタに貯えら
れたデータと第３のレジスタに貯えられたデータを連結
した一繋がりのデータから第１オペランドデータを抽出
し、第２オペランドデータの取出し時にメモリアドレス
の下位所定ビットの値に従い上記第２のレジスタに貯え
られたデータと第４のレジスタに貯えられたデータを連
結した一繋がりのデータから第２オペランドデータを抽
出するマルチプレクサとを有して、２回目以降のメモリ
リード処理に於いてバイトバウンダリを意識せずにメモ
リリードを繰返し実行できる構成としたもので、これに
より、アドレスシラブルＡＳＩ、ＡＳ２が４バイトバウ
ンダリで与えられない場合である際の処理を高速に実行
できる。
リデータをラッチする第１オペランド用の第１のレジス
タ、及び第２オペランド用の第２のレジスタと、上記第
１のレジスタに貯えられた前回のメモリデータをラッチ
する第３のレジスタ、及び上記第２のレジスタに貯えら
れた前回のメモリデータをラッチする第４のレジスタと
、第１オペランドデータの取出し時にメモリアドレスの
下位所定ビットの値に従い上記第１のレジスタに貯えら
れたデータと第３のレジスタに貯えられたデータを連結
した一繋がりのデータから第１オペランドデータを抽出
し、第２オペランドデータの取出し時にメモリアドレス
の下位所定ビットの値に従い上記第２のレジスタに貯え
られたデータと第４のレジスタに貯えられたデータを連
結した一繋がりのデータから第２オペランドデータを抽
出するマルチプレクサとを有して、２回目以降のメモリ
リード処理に於いてバイトバウンダリを意識せずにメモ
リリードを繰返し実行できる構成としたもので、これに
より、アドレスシラブルＡＳＩ、ＡＳ２が４バイトバウ
ンダリで与えられない場合である際の処理を高速に実行
できる。
（実施例）
以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例による回路構成を示すブロッ
ク図である。
ク図である。
第１図に於いて、■はメモリデータＭ Ｄ ３１−００
をマイクロ命令μ−ＲＤとアドレスシラブルＡＳＬで有
意（“１”）となるセレクト信号ＳＥＬとによりラッチ
する第１オペランド用のレジスタであり、以下ＲＤＩＬ
レジスタと称す。
をマイクロ命令μ−ＲＤとアドレスシラブルＡＳＬで有
意（“１”）となるセレクト信号ＳＥＬとによりラッチ
する第１オペランド用のレジスタであり、以下ＲＤＩＬ
レジスタと称す。
２はメモリデータＭ Ｄ ３１−００をマイクロ命令μ
ｍＲＤとアドレスシラブルＡＳ２で有意（“１”）とな
るセレクト信号ＳＥＬとによりラッチする第２オペラン
ド用のレジスタであり、以下ＲＤＩ２レジスタと称す。
ｍＲＤとアドレスシラブルＡＳ２で有意（“１”）とな
るセレクト信号ＳＥＬとによりラッチする第２オペラン
ド用のレジスタであり、以下ＲＤＩ２レジスタと称す。
３は上記ＲＤＩＩ レジスタ１に貯えられた前回の４バ
イトメモリデータ（ＲＤ Ｉ １ ）をマイクロ命令μ
−ＲＤとアドレスシラブルＡＳＩで有意（“１”）とな
るセレクト信号ＳＥＬとによりラッチするレジスタであ
り、以下ＲＤＦルジスタと称す。４は上記ＲＤＩ２レジ
スタ２に貯えられた前回の４バイトメモリデータ（ＲＤ
Ｉ２）をマイクロ命令μ−ＲＤとアドレスシラブルＡＳ
２で有意（“１″）となるセレクト信号ＳＥＬとにより
ラッチするレジスタであり、以下ＲＤＦ２レジスタと称
す。５は第１オペランドデータ（ＡＳＩ側データ）の取
出し時に第１オペランド用のメモリアドレスレジスタの
下位２ビツトの値（ＲＡＤＩ−０＝ “００”／“０１
”／“１０”／“１１”）とアドレスシラブルＡＳＩで
有意（“１゛′）となるセレクト信号ＳＥＬとに従い上
記ＲＤ１１ レジスタ１に貯えられたデータとＲＤＦＩ
レジスタ３に貯えられたデータ（各４バイト）を連結
した一繋がりのデータから必要な４バイトの第１オペラ
ンドデータを抽出し、第２オペランドデータ（ＡＳ２側
データ）の取出し時に第２オペランド用のメモリアドレ
スレジスタの下位２ビツトの値（ＲＡＤＩ−０＝“００
“／“０１”／“１０”／“１１”）とアドレスシラブ
ルＡＳ２で有意（１”）となるセレクト信号ＳＥＬとに
従い上記ＲＤＩ２レジスタ２に貯えられたデータとＲＤ
Ｆ２レジスタ４に貯えられたデータ（各４バイト）を連
結した一繋がりのデータから必要な４バイトの第２オペ
ランドデータを抽出するマルチプレクサである。
イトメモリデータ（ＲＤ Ｉ １ ）をマイクロ命令μ
−ＲＤとアドレスシラブルＡＳＩで有意（“１”）とな
るセレクト信号ＳＥＬとによりラッチするレジスタであ
り、以下ＲＤＦルジスタと称す。４は上記ＲＤＩ２レジ
スタ２に貯えられた前回の４バイトメモリデータ（ＲＤ
Ｉ２）をマイクロ命令μ−ＲＤとアドレスシラブルＡＳ
２で有意（“１″）となるセレクト信号ＳＥＬとにより
ラッチするレジスタであり、以下ＲＤＦ２レジスタと称
す。５は第１オペランドデータ（ＡＳＩ側データ）の取
出し時に第１オペランド用のメモリアドレスレジスタの
下位２ビツトの値（ＲＡＤＩ−０＝ “００”／“０１
”／“１０”／“１１”）とアドレスシラブルＡＳＩで
有意（“１゛′）となるセレクト信号ＳＥＬとに従い上
記ＲＤ１１ レジスタ１に貯えられたデータとＲＤＦＩ
レジスタ３に貯えられたデータ（各４バイト）を連結
した一繋がりのデータから必要な４バイトの第１オペラ
ンドデータを抽出し、第２オペランドデータ（ＡＳ２側
データ）の取出し時に第２オペランド用のメモリアドレ
スレジスタの下位２ビツトの値（ＲＡＤＩ−０＝“００
“／“０１”／“１０”／“１１”）とアドレスシラブ
ルＡＳ２で有意（１”）となるセレクト信号ＳＥＬとに
従い上記ＲＤＩ２レジスタ２に貯えられたデータとＲＤ
Ｆ２レジスタ４に貯えられたデータ（各４バイト）を連
結した一繋がりのデータから必要な４バイトの第２オペ
ランドデータを抽出するマルチプレクサである。
Ｂ Ｄ ３１−００はマルチプレクサ５により取出され
たデータが送出されるＣＰＵ内部データバスである。
たデータが送出されるＣＰＵ内部データバスである。
第２図は上記一実施例の処理フローを示すフローチャー
トである。
トである。
ここで第１図及び第２図を参照して本発明の一実施例に
よる動作を説明する。
よる動作を説明する。
最初の第１回目の処理は、基本的に上述した第５図の処
理フローと同様である。即ち、最初の第１回目の処理で
は、先ずアドレスシラブルＡＳＩ側のデータ（４バイト
）をリードし、ＲＤＩＩ レジスタ１に貯えて、４バイ
トダウンダリでないときは、ＡＳＩ側（第１オペランド
側）のアドレスを更新し、再度メモリよりデータをリー
ドして、第１回目のデータをＲＤＦＩレジスタ３に、第
２回目のデータをＲＤＩＬレジスタ１にそれそ“れラッ
チし、その２つのデータから必要なデータ（４バイト）
を連結してＣＰＵ内部のレジスタ長１ヘセツトする。ア
ドレスシラブルＡＳＺ側も上記同様にして必要なデータ
（４バイト）をレジスタＲ２ヘセットする。その後、レ
ジスタＲ１とレジスタＲ２の演算を実行する（第２図ス
テップＳＬ ） 。尚、コノ際、ＡＳＩ側、ＡＳ２側の
各データリードに於いて、マイクロ命令に従う論理回路
（フリップフロップ）の出力制御でセレクト信号ＳＥＬ
、ＳＥＬが交互に有意（“１”）となり、同信号がデー
タのラッチ及び選択制御に供される。
理フローと同様である。即ち、最初の第１回目の処理で
は、先ずアドレスシラブルＡＳＩ側のデータ（４バイト
）をリードし、ＲＤＩＩ レジスタ１に貯えて、４バイ
トダウンダリでないときは、ＡＳＩ側（第１オペランド
側）のアドレスを更新し、再度メモリよりデータをリー
ドして、第１回目のデータをＲＤＦＩレジスタ３に、第
２回目のデータをＲＤＩＬレジスタ１にそれそ“れラッ
チし、その２つのデータから必要なデータ（４バイト）
を連結してＣＰＵ内部のレジスタ長１ヘセツトする。ア
ドレスシラブルＡＳＺ側も上記同様にして必要なデータ
（４バイト）をレジスタＲ２ヘセットする。その後、レ
ジスタＲ１とレジスタＲ２の演算を実行する（第２図ス
テップＳＬ ） 。尚、コノ際、ＡＳＩ側、ＡＳ２側の
各データリードに於いて、マイクロ命令に従う論理回路
（フリップフロップ）の出力制御でセレクト信号ＳＥＬ
、ＳＥＬが交互に有意（“１”）となり、同信号がデー
タのラッチ及び選択制御に供される。
即ち、ＡＳＩ側（第１オペランド側）のデータ取出し時
に於いてはセレクト信号ＳＥＬが有意（“１”）となっ
て、ＲＤＩＬレジスタ１、及びＲＤＦＩ レジスタ３に
貯えられた各データの中から４バイトの必要なデータか
取出され、Ａｓ２側（第２オペランド側）のデータ取出
し時に於いてはセレクト信号ＳＥＬが有意（“１”）と
なって、ＲＤＩ２ レジスタ２、及びＲＤＦ２ レジス
タ４に貯えられた各データの中から４バイトの必要なデ
ータが取出される。
に於いてはセレクト信号ＳＥＬが有意（“１”）となっ
て、ＲＤＩＬレジスタ１、及びＲＤＦＩ レジスタ３に
貯えられた各データの中から４バイトの必要なデータか
取出され、Ａｓ２側（第２オペランド側）のデータ取出
し時に於いてはセレクト信号ＳＥＬが有意（“１”）と
なって、ＲＤＩ２ レジスタ２、及びＲＤＦ２ レジス
タ４に貯えられた各データの中から４バイトの必要なデ
ータが取出される。
２回目以降の処理では、先ずＡＳＩ側のアドレスを更新
して、ＡＳＩ側のデータをリードし、そのデータを前回
のデータ（ＲＤＦルジスタ３に貯えられたデータ）と連
結して必要なデータ（４バイト）をレジスタＲ１ヘセッ
トする（第２図ステップＳ２．Ｓ３）。
して、ＡＳＩ側のデータをリードし、そのデータを前回
のデータ（ＲＤＦルジスタ３に貯えられたデータ）と連
結して必要なデータ（４バイト）をレジスタＲ１ヘセッ
トする（第２図ステップＳ２．Ｓ３）。
次にＡｓ２側のアドレスを更新して、Ａｓ２側のデータ
をリードし、そのデータを前回のデータ（ＲＤＦ２ レ
ジスタ４に貯えられたデータ）と連結して必要なデータ
（４バイト）をレジスタＲ２ヘセットする（第２図ステ
ップＳ４．Ｓ５）。
をリードし、そのデータを前回のデータ（ＲＤＦ２ レ
ジスタ４に貯えられたデータ）と連結して必要なデータ
（４バイト）をレジスタＲ２ヘセットする（第２図ステ
ップＳ４．Ｓ５）。
その後、レジスタＲ１とＲ２の演算を実行し、＝ １１
− 以上の処理をレングス９分終了するまで繰り返す（第２
図ステップ８６〜Ｓ８）。
− 以上の処理をレングス９分終了するまで繰り返す（第２
図ステップ８６〜Ｓ８）。
上記したような処理により、２回目以降は４バイトバウ
ンダリを意識せずに、ＡＳｌ側、ＡＳ２側共に連続する
アドレス更新にて各メモリリードを繰り返すことができ
、従って処理の高速化が計れる。
ンダリを意識せずに、ＡＳｌ側、ＡＳ２側共に連続する
アドレス更新にて各メモリリードを繰り返すことができ
、従って処理の高速化が計れる。
［発明の効果］
以上詳記したように本発明のメモリアクセス制御方式に
よれば、メモリデータをラッチする第１オペランド用の
第１のレジスタ、及び第２オペランド用の第２のレジス
タと、上記第１のレジスタに貯えられた前回のメモリデ
ータをラッチする第３のレジスタ、及び上記第２のレジ
スタに貯えられた前回のメモリデータをラッチする第４
のレジスタと、第１オペランドデータの取出し時にメモ
リアドレスの下位所定ビットの値に従い上記第１のレジ
スタに貯えられたデータと第３のレジスタに貯えられた
データを連結した一繋がりのデータから第１オペランド
データを抽出し、第２オペランドデータの取出し時にメ
モリアドレスの下位所定ビットの値に従い上記第２のレ
ジスタに貯えられたデータと第４のレジスタに貯えられ
たデータを連結した一繋がりのデータから第２オペラン
ドデータを抽出するマルチプレクサとを有して、２回目
以降のメモリリード処理に於いてバイトバウンダリを意
識せずにメモリリードを繰返し実行できる構成としたも
ので、これにより、アドレスシラブルＡＳＩ、ＡＳ２が
４バイトバウンダリで与えられない場合であってもその
処理を高速に実行できる。
よれば、メモリデータをラッチする第１オペランド用の
第１のレジスタ、及び第２オペランド用の第２のレジス
タと、上記第１のレジスタに貯えられた前回のメモリデ
ータをラッチする第３のレジスタ、及び上記第２のレジ
スタに貯えられた前回のメモリデータをラッチする第４
のレジスタと、第１オペランドデータの取出し時にメモ
リアドレスの下位所定ビットの値に従い上記第１のレジ
スタに貯えられたデータと第３のレジスタに貯えられた
データを連結した一繋がりのデータから第１オペランド
データを抽出し、第２オペランドデータの取出し時にメ
モリアドレスの下位所定ビットの値に従い上記第２のレ
ジスタに貯えられたデータと第４のレジスタに貯えられ
たデータを連結した一繋がりのデータから第２オペラン
ドデータを抽出するマルチプレクサとを有して、２回目
以降のメモリリード処理に於いてバイトバウンダリを意
識せずにメモリリードを繰返し実行できる構成としたも
ので、これにより、アドレスシラブルＡＳＩ、ＡＳ２が
４バイトバウンダリで与えられない場合であってもその
処理を高速に実行できる。
第１図は本発明の一実施例による回路構成を示すブロッ
ク図、第２図は上記一実施例の処理フローを示すフロー
チャート、第３図は従来のデータ連結を実現する回路例
を示すブロック図、第４図はメモリアドレスが４バイト
バウンダリでない場合のデータ連結の様子を示す状態説
明図、第５図は上記第３図に示す従来回路でのマイクロ
プログラムの概略フローを示すフローチャートである。 ■・・・ＲＤＩＩ レジスタ、２・・・ＲＤＩ２レジス
タ、３・・・ＲＤＦＩ レジスタ、４・・・ＲＤＦ２
レジスタ、５・・・マルチプレクサ、ＲＡＤ・・・メモ
リアドレスレジスタ、ＢＤ・・・ＣＰＵ内部データバス
、μｍＲＤ。 μｍＭＤＩ・・・マイクロ命令、ＳＥＬ、ＳＥＬ・・・
セレクト信号。 出願人代理人 弁理士 鈴江武彦
ク図、第２図は上記一実施例の処理フローを示すフロー
チャート、第３図は従来のデータ連結を実現する回路例
を示すブロック図、第４図はメモリアドレスが４バイト
バウンダリでない場合のデータ連結の様子を示す状態説
明図、第５図は上記第３図に示す従来回路でのマイクロ
プログラムの概略フローを示すフローチャートである。 ■・・・ＲＤＩＩ レジスタ、２・・・ＲＤＩ２レジス
タ、３・・・ＲＤＦＩ レジスタ、４・・・ＲＤＦ２
レジスタ、５・・・マルチプレクサ、ＲＡＤ・・・メモ
リアドレスレジスタ、ＢＤ・・・ＣＰＵ内部データバス
、μｍＲＤ。 μｍＭＤＩ・・・マイクロ命令、ＳＥＬ、ＳＥＬ・・・
セレクト信号。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- メモリデータをラッチする第１オペランド用の第１のレ
ジスタ、及び第２オペランド用の第２のレジスタと、上
記第１のレジスタに貯えられた前回のメモリデータをラ
ッチする第３のレジスタ、及び上記第２のレジスタに貯
えられた前回のメモリデータをラッチする第４のレジス
タと、第１オペランドデータの取出し時にメモリアドレ
スの下位所定ビットの値に従い上記第１のレジスタに貯
えられたデータと第３のレジスタに貯えられたデータを
連結した一繋がりのデータから第１オペランドデータを
抽出し、第２オペランドデータの取出し時にメモリアド
レスの下位所定ビットの値に従い上記第２のレジスタに
貯えられたデータと第４のレジスタに貯えられたデータ
を連結した一繋がりのデータから第２オペランドデータ
を抽出するマルチプレクサとを具備してなることを特徴
とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11969588A JPH01290049A (ja) | 1988-05-17 | 1988-05-17 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11969588A JPH01290049A (ja) | 1988-05-17 | 1988-05-17 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290049A true JPH01290049A (ja) | 1989-11-21 |
Family
ID=14767778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11969588A Pending JPH01290049A (ja) | 1988-05-17 | 1988-05-17 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181454A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | データアクセス制御装置 |
-
1988
- 1988-05-17 JP JP11969588A patent/JPH01290049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181454A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | データアクセス制御装置 |
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