JPH01290049A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPH01290049A JPH01290049A JP11969588A JP11969588A JPH01290049A JP H01290049 A JPH01290049 A JP H01290049A JP 11969588 A JP11969588 A JP 11969588A JP 11969588 A JP11969588 A JP 11969588A JP H01290049 A JPH01290049 A JP H01290049A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- memory
- operand
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000284 extract Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は複数回のメモリアクセスで得たデータから1つ
のオペランドデータを取出す機構を備えたデータ処理装
置のメモリアクセス制御方式に関する。
のオペランドデータを取出す機構を備えたデータ処理装
置のメモリアクセス制御方式に関する。
(従来の技術)
データ処理装置に於いて、通常、32ビツトマシンに於
けるメモリリードは、4バイト単位で行われる。
けるメモリリードは、4バイト単位で行われる。
この種32ビットマシンに於いて、命令により与えられ
るメモリアドレスが4バイトバウンダリの場合は1回の
リードで必要なデータを取り込めるが、4バイトバウン
ダリでない場合は2回のリードを行ないデータの連結を
しなければならない。
るメモリアドレスが4バイトバウンダリの場合は1回の
リードで必要なデータを取り込めるが、4バイトバウン
ダリでない場合は2回のリードを行ないデータの連結を
しなければならない。
この際のデータの連結を実現する従来の回路例を第3図
に示す。
に示す。
第3図に於いて、MD3L−00は1回のメモリリ−ド
で読み出された32ビツト(4バイト)のメモリデータ
であり、01はこのメモリデータM D 31−00を
マイクロ命令μmRDによりラッチするレジスタ(RD
I)である。02はマイクロ命令μmRDにより上記レ
ジスタ(RDI)Ofの内容RD I 81−Hをラッ
チするレジスタ(RDF)であり、1つ前の(前回の)
レジスタ(RDI)OLの内容RD I 31−’00
を保持する。
で読み出された32ビツト(4バイト)のメモリデータ
であり、01はこのメモリデータM D 31−00を
マイクロ命令μmRDによりラッチするレジスタ(RD
I)である。02はマイクロ命令μmRDにより上記レ
ジスタ(RDI)Ofの内容RD I 81−Hをラッ
チするレジスタ(RDF)であり、1つ前の(前回の)
レジスタ(RDI)OLの内容RD I 31−’00
を保持する。
03は上記レジスタ(RDI)01、及びレジスタ(R
DF)02に貯えられたデータを連結し同連結データか
ら任意の4バイトのデータ(オペランドデータ)を取出
すマルチプレクサである。
DF)02に貯えられたデータを連結し同連結データか
ら任意の4バイトのデータ(オペランドデータ)を取出
すマルチプレクサである。
B D 3l−DOはCPU内部データバスである。又
、RADはメモリアドレスを保持する32ビツトのアド
レスレジスタであり、RADI−0はアドレスレジスタ
RA D 31−00の下位2ビツトを示す。
、RADはメモリアドレスを保持する32ビツトのアド
レスレジスタであり、RADI−0はアドレスレジスタ
RA D 31−00の下位2ビツトを示す。
第4図は、メモリアドレスが4バイトバウンダリでない
場合のデータ連結の様子を示す状態説明図であり、ここ
では、RADI−0=“11″に従い、第1回目のメモ
リリードで得た4バイトデータの第4バイト目のデータ
(RD F 07−[10の1バイトのデータ;■)と
、第2回目のメモリリードで得た4バイトデータの第1
乃至第3バイト目のデータ(RD I 31−08の3
バイトのデータ;■■■)とを連結してアドレス(RA
D)に従う4バイトのデータ(オペランドデータ)を得
る場合を例示している。
場合のデータ連結の様子を示す状態説明図であり、ここ
では、RADI−0=“11″に従い、第1回目のメモ
リリードで得た4バイトデータの第4バイト目のデータ
(RD F 07−[10の1バイトのデータ;■)と
、第2回目のメモリリードで得た4バイトデータの第1
乃至第3バイト目のデータ(RD I 31−08の3
バイトのデータ;■■■)とを連結してアドレス(RA
D)に従う4バイトのデータ(オペランドデータ)を得
る場合を例示している。
第5図は上記第3図に示す従来回路でのマイクロプログ
ラムの概略フローを示すフローチャー1・である。ここ
では第1.第2オペランドのアドレスを示すアドレスシ
ラブルをASI、AS2とし、MSB指定とする。
ラムの概略フローを示すフローチャー1・である。ここ
では第1.第2オペランドのアドレスを示すアドレスシ
ラブルをASI、AS2とし、MSB指定とする。
第5図に示すフローは、先ずアドレスシラブルASI側
のデータ(4バイト)をリードし、4バイトダウンダリ
でない場合は、アドレスを更新して、再度データをリー
ドし、その2つのデータから必要なデータ(4バイ!・
)を連結してCPU内部のレジスタR1ヘセットする。
のデータ(4バイト)をリードし、4バイトダウンダリ
でない場合は、アドレスを更新して、再度データをリー
ドし、その2つのデータから必要なデータ(4バイ!・
)を連結してCPU内部のレジスタR1ヘセットする。
アドレスシラブルAS2側も上記同様にして必要なデー
タ(4バイト)をレジスタR2ヘセットする。その後、
レジスタR1とレジスタR2の演算を実行する。これで
4バイト分の演算が終了する。上記動作をレングス1分
繰返す。
タ(4バイト)をレジスタR2ヘセットする。その後、
レジスタR1とレジスタR2の演算を実行する。これで
4バイト分の演算が終了する。上記動作をレングス1分
繰返す。
(発明が解決しようとする課題)
上記第3図に示す従来の回路に於いて、今、命令により
オペランド1とオペランド2が与えられ、両者を演算す
ることを考える。オペランド1.2ともデータはメモリ
上にあり、あるレングスgバイト演算するものとする。
オペランド1とオペランド2が与えられ、両者を演算す
ることを考える。オペランド1.2ともデータはメモリ
上にあり、あるレングスgバイト演算するものとする。
上記第3図に示す従来の回路では、アドレスシラブルA
SI側とAS2側を4バイトずつ連続して交互に読むこ
とができない(即ち正しく連結ができない)。
SI側とAS2側を4バイトずつ連続して交互に読むこ
とができない(即ち正しく連結ができない)。
従って、4バイト演算する毎にアドレスを再設定するこ
とになる。
とになる。
このような従来の回路構成に於いては、アドレスシラブ
ルASI、AS2が4バイトバウンダリで与えられると
高速に処理できるが、従来からの互換および汎用性を考
えると、必ずしも4バイトバウンダリでは与えられず、
この際は処理速度が大幅に低下してしまうという欠点を
有していた。
ルASI、AS2が4バイトバウンダリで与えられると
高速に処理できるが、従来からの互換および汎用性を考
えると、必ずしも4バイトバウンダリでは与えられず、
この際は処理速度が大幅に低下してしまうという欠点を
有していた。
本発明は上記実情に鑑みなされたもので、上記不具合を
解消し、オペランドがメモリである際の演算の高速化を
図ったメモリアクセス制御方式を提供することを目的と
する。
解消し、オペランドがメモリである際の演算の高速化を
図ったメモリアクセス制御方式を提供することを目的と
する。
[発明の構成]
(課題を解決するための手段及び作用)本発明は、メモ
リデータをラッチする第1オペランド用の第1のレジス
タ、及び第2オペランド用の第2のレジスタと、上記第
1のレジスタに貯えられた前回のメモリデータをラッチ
する第3のレジスタ、及び上記第2のレジスタに貯えら
れた前回のメモリデータをラッチする第4のレジスタと
、第1オペランドデータの取出し時にメモリアドレスの
下位所定ビットの値に従い上記第1のレジスタに貯えら
れたデータと第3のレジスタに貯えられたデータを連結
した一繋がりのデータから第1オペランドデータを抽出
し、第2オペランドデータの取出し時にメモリアドレス
の下位所定ビットの値に従い上記第2のレジスタに貯え
られたデータと第4のレジスタに貯えられたデータを連
結した一繋がりのデータから第2オペランドデータを抽
出するマルチプレクサとを有して、2回目以降のメモリ
リード処理に於いてバイトバウンダリを意識せずにメモ
リリードを繰返し実行できる構成としたもので、これに
より、アドレスシラブルASI、AS2が4バイトバウ
ンダリで与えられない場合である際の処理を高速に実行
できる。
リデータをラッチする第1オペランド用の第1のレジス
タ、及び第2オペランド用の第2のレジスタと、上記第
1のレジスタに貯えられた前回のメモリデータをラッチ
する第3のレジスタ、及び上記第2のレジスタに貯えら
れた前回のメモリデータをラッチする第4のレジスタと
、第1オペランドデータの取出し時にメモリアドレスの
下位所定ビットの値に従い上記第1のレジスタに貯えら
れたデータと第3のレジスタに貯えられたデータを連結
した一繋がりのデータから第1オペランドデータを抽出
し、第2オペランドデータの取出し時にメモリアドレス
の下位所定ビットの値に従い上記第2のレジスタに貯え
られたデータと第4のレジスタに貯えられたデータを連
結した一繋がりのデータから第2オペランドデータを抽
出するマルチプレクサとを有して、2回目以降のメモリ
リード処理に於いてバイトバウンダリを意識せずにメモ
リリードを繰返し実行できる構成としたもので、これに
より、アドレスシラブルASI、AS2が4バイトバウ
ンダリで与えられない場合である際の処理を高速に実行
できる。
(実施例)
以下図面を参照して本発明の一実施例を説明する。
第1図は本発明の一実施例による回路構成を示すブロッ
ク図である。
ク図である。
第1図に於いて、■はメモリデータM D 31−00
をマイクロ命令μ−RDとアドレスシラブルASLで有
意(“1”)となるセレクト信号SELとによりラッチ
する第1オペランド用のレジスタであり、以下RDIL
レジスタと称す。
をマイクロ命令μ−RDとアドレスシラブルASLで有
意(“1”)となるセレクト信号SELとによりラッチ
する第1オペランド用のレジスタであり、以下RDIL
レジスタと称す。
2はメモリデータM D 31−00をマイクロ命令μ
mRDとアドレスシラブルAS2で有意(“1”)とな
るセレクト信号SELとによりラッチする第2オペラン
ド用のレジスタであり、以下RDI2レジスタと称す。
mRDとアドレスシラブルAS2で有意(“1”)とな
るセレクト信号SELとによりラッチする第2オペラン
ド用のレジスタであり、以下RDI2レジスタと称す。
3は上記RDII レジスタ1に貯えられた前回の4バ
イトメモリデータ(RD I 1 )をマイクロ命令μ
−RDとアドレスシラブルASIで有意(“1”)とな
るセレクト信号SELとによりラッチするレジスタであ
り、以下RDFルジスタと称す。4は上記RDI2レジ
スタ2に貯えられた前回の4バイトメモリデータ(RD
I2)をマイクロ命令μ−RDとアドレスシラブルAS
2で有意(“1″)となるセレクト信号SELとにより
ラッチするレジスタであり、以下RDF2レジスタと称
す。5は第1オペランドデータ(ASI側データ)の取
出し時に第1オペランド用のメモリアドレスレジスタの
下位2ビツトの値(RADI−0= “00”/“01
”/“10”/“11”)とアドレスシラブルASIで
有意(“1゛′)となるセレクト信号SELとに従い上
記RD11 レジスタ1に貯えられたデータとRDFI
レジスタ3に貯えられたデータ(各4バイト)を連結
した一繋がりのデータから必要な4バイトの第1オペラ
ンドデータを抽出し、第2オペランドデータ(AS2側
データ)の取出し時に第2オペランド用のメモリアドレ
スレジスタの下位2ビツトの値(RADI−0=“00
“/“01”/“10”/“11”)とアドレスシラブ
ルAS2で有意(1”)となるセレクト信号SELとに
従い上記RDI2レジスタ2に貯えられたデータとRD
F2レジスタ4に貯えられたデータ(各4バイト)を連
結した一繋がりのデータから必要な4バイトの第2オペ
ランドデータを抽出するマルチプレクサである。
イトメモリデータ(RD I 1 )をマイクロ命令μ
−RDとアドレスシラブルASIで有意(“1”)とな
るセレクト信号SELとによりラッチするレジスタであ
り、以下RDFルジスタと称す。4は上記RDI2レジ
スタ2に貯えられた前回の4バイトメモリデータ(RD
I2)をマイクロ命令μ−RDとアドレスシラブルAS
2で有意(“1″)となるセレクト信号SELとにより
ラッチするレジスタであり、以下RDF2レジスタと称
す。5は第1オペランドデータ(ASI側データ)の取
出し時に第1オペランド用のメモリアドレスレジスタの
下位2ビツトの値(RADI−0= “00”/“01
”/“10”/“11”)とアドレスシラブルASIで
有意(“1゛′)となるセレクト信号SELとに従い上
記RD11 レジスタ1に貯えられたデータとRDFI
レジスタ3に貯えられたデータ(各4バイト)を連結
した一繋がりのデータから必要な4バイトの第1オペラ
ンドデータを抽出し、第2オペランドデータ(AS2側
データ)の取出し時に第2オペランド用のメモリアドレ
スレジスタの下位2ビツトの値(RADI−0=“00
“/“01”/“10”/“11”)とアドレスシラブ
ルAS2で有意(1”)となるセレクト信号SELとに
従い上記RDI2レジスタ2に貯えられたデータとRD
F2レジスタ4に貯えられたデータ(各4バイト)を連
結した一繋がりのデータから必要な4バイトの第2オペ
ランドデータを抽出するマルチプレクサである。
B D 31−00はマルチプレクサ5により取出され
たデータが送出されるCPU内部データバスである。
たデータが送出されるCPU内部データバスである。
第2図は上記一実施例の処理フローを示すフローチャー
トである。
トである。
ここで第1図及び第2図を参照して本発明の一実施例に
よる動作を説明する。
よる動作を説明する。
最初の第1回目の処理は、基本的に上述した第5図の処
理フローと同様である。即ち、最初の第1回目の処理で
は、先ずアドレスシラブルASI側のデータ(4バイト
)をリードし、RDII レジスタ1に貯えて、4バイ
トダウンダリでないときは、ASI側(第1オペランド
側)のアドレスを更新し、再度メモリよりデータをリー
ドして、第1回目のデータをRDFIレジスタ3に、第
2回目のデータをRDILレジスタ1にそれそ“れラッ
チし、その2つのデータから必要なデータ(4バイト)
を連結してCPU内部のレジスタ長1ヘセツトする。ア
ドレスシラブルASZ側も上記同様にして必要なデータ
(4バイト)をレジスタR2ヘセットする。その後、レ
ジスタR1とレジスタR2の演算を実行する(第2図ス
テップSL ) 。尚、コノ際、ASI側、AS2側の
各データリードに於いて、マイクロ命令に従う論理回路
(フリップフロップ)の出力制御でセレクト信号SEL
、SELが交互に有意(“1”)となり、同信号がデー
タのラッチ及び選択制御に供される。
理フローと同様である。即ち、最初の第1回目の処理で
は、先ずアドレスシラブルASI側のデータ(4バイト
)をリードし、RDII レジスタ1に貯えて、4バイ
トダウンダリでないときは、ASI側(第1オペランド
側)のアドレスを更新し、再度メモリよりデータをリー
ドして、第1回目のデータをRDFIレジスタ3に、第
2回目のデータをRDILレジスタ1にそれそ“れラッ
チし、その2つのデータから必要なデータ(4バイト)
を連結してCPU内部のレジスタ長1ヘセツトする。ア
ドレスシラブルASZ側も上記同様にして必要なデータ
(4バイト)をレジスタR2ヘセットする。その後、レ
ジスタR1とレジスタR2の演算を実行する(第2図ス
テップSL ) 。尚、コノ際、ASI側、AS2側の
各データリードに於いて、マイクロ命令に従う論理回路
(フリップフロップ)の出力制御でセレクト信号SEL
、SELが交互に有意(“1”)となり、同信号がデー
タのラッチ及び選択制御に供される。
即ち、ASI側(第1オペランド側)のデータ取出し時
に於いてはセレクト信号SELが有意(“1”)となっ
て、RDILレジスタ1、及びRDFI レジスタ3に
貯えられた各データの中から4バイトの必要なデータか
取出され、As2側(第2オペランド側)のデータ取出
し時に於いてはセレクト信号SELが有意(“1”)と
なって、RDI2 レジスタ2、及びRDF2 レジス
タ4に貯えられた各データの中から4バイトの必要なデ
ータが取出される。
に於いてはセレクト信号SELが有意(“1”)となっ
て、RDILレジスタ1、及びRDFI レジスタ3に
貯えられた各データの中から4バイトの必要なデータか
取出され、As2側(第2オペランド側)のデータ取出
し時に於いてはセレクト信号SELが有意(“1”)と
なって、RDI2 レジスタ2、及びRDF2 レジス
タ4に貯えられた各データの中から4バイトの必要なデ
ータが取出される。
2回目以降の処理では、先ずASI側のアドレスを更新
して、ASI側のデータをリードし、そのデータを前回
のデータ(RDFルジスタ3に貯えられたデータ)と連
結して必要なデータ(4バイト)をレジスタR1ヘセッ
トする(第2図ステップS2.S3)。
して、ASI側のデータをリードし、そのデータを前回
のデータ(RDFルジスタ3に貯えられたデータ)と連
結して必要なデータ(4バイト)をレジスタR1ヘセッ
トする(第2図ステップS2.S3)。
次にAs2側のアドレスを更新して、As2側のデータ
をリードし、そのデータを前回のデータ(RDF2 レ
ジスタ4に貯えられたデータ)と連結して必要なデータ
(4バイト)をレジスタR2ヘセットする(第2図ステ
ップS4.S5)。
をリードし、そのデータを前回のデータ(RDF2 レ
ジスタ4に貯えられたデータ)と連結して必要なデータ
(4バイト)をレジスタR2ヘセットする(第2図ステ
ップS4.S5)。
その後、レジスタR1とR2の演算を実行し、= 11
− 以上の処理をレングス9分終了するまで繰り返す(第2
図ステップ86〜S8)。
− 以上の処理をレングス9分終了するまで繰り返す(第2
図ステップ86〜S8)。
上記したような処理により、2回目以降は4バイトバウ
ンダリを意識せずに、ASl側、AS2側共に連続する
アドレス更新にて各メモリリードを繰り返すことができ
、従って処理の高速化が計れる。
ンダリを意識せずに、ASl側、AS2側共に連続する
アドレス更新にて各メモリリードを繰り返すことができ
、従って処理の高速化が計れる。
[発明の効果]
以上詳記したように本発明のメモリアクセス制御方式に
よれば、メモリデータをラッチする第1オペランド用の
第1のレジスタ、及び第2オペランド用の第2のレジス
タと、上記第1のレジスタに貯えられた前回のメモリデ
ータをラッチする第3のレジスタ、及び上記第2のレジ
スタに貯えられた前回のメモリデータをラッチする第4
のレジスタと、第1オペランドデータの取出し時にメモ
リアドレスの下位所定ビットの値に従い上記第1のレジ
スタに貯えられたデータと第3のレジスタに貯えられた
データを連結した一繋がりのデータから第1オペランド
データを抽出し、第2オペランドデータの取出し時にメ
モリアドレスの下位所定ビットの値に従い上記第2のレ
ジスタに貯えられたデータと第4のレジスタに貯えられ
たデータを連結した一繋がりのデータから第2オペラン
ドデータを抽出するマルチプレクサとを有して、2回目
以降のメモリリード処理に於いてバイトバウンダリを意
識せずにメモリリードを繰返し実行できる構成としたも
ので、これにより、アドレスシラブルASI、AS2が
4バイトバウンダリで与えられない場合であってもその
処理を高速に実行できる。
よれば、メモリデータをラッチする第1オペランド用の
第1のレジスタ、及び第2オペランド用の第2のレジス
タと、上記第1のレジスタに貯えられた前回のメモリデ
ータをラッチする第3のレジスタ、及び上記第2のレジ
スタに貯えられた前回のメモリデータをラッチする第4
のレジスタと、第1オペランドデータの取出し時にメモ
リアドレスの下位所定ビットの値に従い上記第1のレジ
スタに貯えられたデータと第3のレジスタに貯えられた
データを連結した一繋がりのデータから第1オペランド
データを抽出し、第2オペランドデータの取出し時にメ
モリアドレスの下位所定ビットの値に従い上記第2のレ
ジスタに貯えられたデータと第4のレジスタに貯えられ
たデータを連結した一繋がりのデータから第2オペラン
ドデータを抽出するマルチプレクサとを有して、2回目
以降のメモリリード処理に於いてバイトバウンダリを意
識せずにメモリリードを繰返し実行できる構成としたも
ので、これにより、アドレスシラブルASI、AS2が
4バイトバウンダリで与えられない場合であってもその
処理を高速に実行できる。
第1図は本発明の一実施例による回路構成を示すブロッ
ク図、第2図は上記一実施例の処理フローを示すフロー
チャート、第3図は従来のデータ連結を実現する回路例
を示すブロック図、第4図はメモリアドレスが4バイト
バウンダリでない場合のデータ連結の様子を示す状態説
明図、第5図は上記第3図に示す従来回路でのマイクロ
プログラムの概略フローを示すフローチャートである。 ■・・・RDII レジスタ、2・・・RDI2レジス
タ、3・・・RDFI レジスタ、4・・・RDF2
レジスタ、5・・・マルチプレクサ、RAD・・・メモ
リアドレスレジスタ、BD・・・CPU内部データバス
、μmRD。 μmMDI・・・マイクロ命令、SEL、SEL・・・
セレクト信号。 出願人代理人 弁理士 鈴江武彦
ク図、第2図は上記一実施例の処理フローを示すフロー
チャート、第3図は従来のデータ連結を実現する回路例
を示すブロック図、第4図はメモリアドレスが4バイト
バウンダリでない場合のデータ連結の様子を示す状態説
明図、第5図は上記第3図に示す従来回路でのマイクロ
プログラムの概略フローを示すフローチャートである。 ■・・・RDII レジスタ、2・・・RDI2レジス
タ、3・・・RDFI レジスタ、4・・・RDF2
レジスタ、5・・・マルチプレクサ、RAD・・・メモ
リアドレスレジスタ、BD・・・CPU内部データバス
、μmRD。 μmMDI・・・マイクロ命令、SEL、SEL・・・
セレクト信号。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- メモリデータをラッチする第1オペランド用の第1のレ
ジスタ、及び第2オペランド用の第2のレジスタと、上
記第1のレジスタに貯えられた前回のメモリデータをラ
ッチする第3のレジスタ、及び上記第2のレジスタに貯
えられた前回のメモリデータをラッチする第4のレジス
タと、第1オペランドデータの取出し時にメモリアドレ
スの下位所定ビットの値に従い上記第1のレジスタに貯
えられたデータと第3のレジスタに貯えられたデータを
連結した一繋がりのデータから第1オペランドデータを
抽出し、第2オペランドデータの取出し時にメモリアド
レスの下位所定ビットの値に従い上記第2のレジスタに
貯えられたデータと第4のレジスタに貯えられたデータ
を連結した一繋がりのデータから第2オペランドデータ
を抽出するマルチプレクサとを具備してなることを特徴
とするメモリアクセス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11969588A JPH01290049A (ja) | 1988-05-17 | 1988-05-17 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11969588A JPH01290049A (ja) | 1988-05-17 | 1988-05-17 | メモリアクセス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01290049A true JPH01290049A (ja) | 1989-11-21 |
Family
ID=14767778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11969588A Pending JPH01290049A (ja) | 1988-05-17 | 1988-05-17 | メモリアクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01290049A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04181454A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | データアクセス制御装置 |
-
1988
- 1988-05-17 JP JP11969588A patent/JPH01290049A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04181454A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | データアクセス制御装置 |
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