JPS63292825A - ディジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＰＬＬ　（フェーズ・ロックド・ループ）動
作をディジタル的に行うディジタルＰＬＬ回路に関し、
特に、入力信号のクロック周波数に比べてマスククロッ
クの周波数が低い場合でも高精度を維持できるようなデ
ィジタルＰＬＬ回路に関するものである。

８０発明の概要 本発明は、最終的な出力クロック及び入力信号の間の位
相誤差検出データと出力クロックの周期検出データとに
基いてパルス周期データを求め、このパルス周期データ
を一定周波数のマスククロックでカウントして出力クロ
ックパルスを発生するディジタルＰＬＬ回路において、
出力クロックパルスのＮ個分（Ｎは２以上の整数）の周
期を検出し、該Ｎパルス分の周期を１／Ｎして上記の出
力クロック周期データとすることにより、ＰＬＬのロッ
クレンジが広くジッタに強いという、実質的にマスタク
ロックの周波数を高めたと同様な効果を得ることができ
るようにしたものである。

Ｃ１従来の技術 ディジタル信号を伝送あるいは記録・再生して得られた
信号（入力信号）からデータを読み取る際には、ピット
抜き出しのためのクロック（いわゆるピットクロック）
を同期させることが必要とされる。このような入力信号
に対して同期のとれたクロック信号を得るために、ＰＬ
Ｌ　（フェーズ・ロックド・ループ）回路が用いられる
。近年においては、このＰＬＬ回路内部の動作をディジ
タル的に行わせるディジタルＰＬＬ回路が提案されてい
る。

ここで、−ＭにディジタルＰＬＬ回路は、入力信号のエ
ツジ（トランジェント）と、回路内部で生成した出力ク
ロックとの時間的差あるいはいわゆる位相誤差を、高速
のマスタクロックの精度でカウントして検出し、上記回
路内部からの出力クロックの位相を制御して上記入力信
号のクロック（ピットクロック）に同期させるものであ
る。この場合のマスククロックに対しては、通常、上記
ピットクロックに比べて１桁以上高い精度が要求される
。

Ｄ０発明が解決しようとする問題点 しかしながら、ＰＬＬ回路の素子の動作速度の制限等に
より上記マスククロックの周波数ｒ、１．にも制限が生
じ、入力信号のクロック周波数ＦＩＮが例えば数ＭＨｚ
程度以上と高い場合には、上記周波数ｒｓｓを上記周波
数ｆｌＮの数倍程度しかとれないことがある。この場合
には、上記マスタクロツタに対する出力クロックの周波
数ｆ。ｕ７の変化幅が粗く、上部時間的差あるいは所謂
位相誤差の検出。

が正常に行われなくなる虞れがある。特に、上記入力信
号のエツジ（トランジェント）の間隔の長い波形のクロ
ック補間に不都合を生ずる。

これを第３図を参照しながら具体的に説明すると、マス
タクロックＣＫ、Ｉｓの周波数ｆ□が入力信号のピット
クロックＣＫＩ？の周波数ｒａｔの例えば５倍に設定さ
れている場合に゛おいては、上記マスククロックＣＫｎ
ｓを１１５分周して得られるＰＬＬ出力クロりクＣＫｏ
ｕｒ・を基準として、位相誤差検出信号等に応じて分周
数が増減することで上記周波数ｆ　ｅｌｌが変化するこ
とになる。ここで第３図における入力信号をエツジ検出
して得られた信号（エツジ検出信号）Ｓｔｅ中に、上記
出力クロックＣＫｏｕｙ。の周期Ｔ。ｕｙａの４倍のパ
ルス間隔（入力信号のエツジ間隔）が存在するとき、上
記マスタクロックＣＫ、ｓを１／４分周して得られた出
力クロックＣＫ、、□によっては、その周期Ｔ。、ｌの
５倍と誤判断されることになり、また上記マスタクロッ
クＣＫＩｌｓを１７６分周した出力クロックＣＫｏｕｖ
ｔによっては、その周期’ｒｏｔ＋〒ｆの略々３倍と誤
判断されることになる。すなわち、入力信号のジッタ等
によるピットクロック周波数の変動に弱いのみならず、
ノイズに弱く、ロックレンジやキャプチヤレンジの狭い
ＰＬＬとなってしまう。

本発明は、このような実情に鑑みてなされたものであり
、マスタクロック周波数を実質的に高めたと同様な動作
精度を得ることができ、ピットクロック周波数の数倍程
度のマスタクロック周波数でも、安定で広いロックレン
ジを持ち得るようなディジタルＰＬＬ回路の提供を目的
とする。

Ｅ０問題点を解決するための手段 本発明に係るディジタルＰＬＬ回路は、上述の問題点を
解決するために、位相誤差検出データと出力クロック周
期データとに基いてパルス周期データを求め、このパル
ス周期データを一定周波数のマスタクロックによりカウ
ントする毎に゛出力クロックパルスを発生する出力クロ
ック発生回路と、この出力クロック発生回路からの出力
クロックと入力信号との間の位相誤差を検出して得られ
た位相誤差検出データを上記出力クロック発生回路に送
る位相誤差検出回路と、上記出力クロック発生回路から
の出力クロックパルスのＮ個（Ｎは２以上の整数）のパ
ルスが出力される期間を検出し、該期間を１／Ｎして上
記出力クロック周期データを求め、この出力クロック周
期データを上記出力クロック発生回路に送る出力クロッ
ク周期検出回路とを具備して成ることを特徴としている
。

Ｆ０作用 上記出力クロックパルスの略々Ｎ倍の周期を上記マスク
クロックによりカウントしているため、ＰＬＬ動作のた
めの演算精度が実質的にＮ倍にまで高められる。

Ｇ、実施例 以下、本発明に係るディジタルＰＬＬ回路の実施例につ
いて、図面を参照しながら説明する。

第１図は本発明の実施例を示すブロック回路図である。

この第１ＶＡにおいて、位相誤差検出回路部１０の入力
端子１には、例えば記録媒体から再生され、波形等化を
された信号ＳＩＮが供給されている。この入力信号３１
１１は、ピットクロック周波数ｒｓｔが例えば９．４　
ＭＨｚとなっており、このピットクロックの周期Ｔ、□
の整数倍の間隔で該信号ＳＩＮのエツジ（トランジェン
ト）が得られる。この入力信号ＳＩＮはエツジ検出回路
１１に送られて、信号波形のエツジの検出がなされる。

このエツジ検出回路１１からの出力は、シフトレジスタ
１２に送られて並列データに変換され、ラッチ回路１３
、エリアセレクト回路１４ａ、１４ｂ、位置・数値変換
回路１５及びフィルタ１６を介すことにより位相誤差が
検出される。

入力端子２には、上記周波数ｒｓｙの整数倍の周波数ｆ
。、例えば５６．４Ｍ七（＝６ｆｍｙ）の高速マスタク
ロックＣＫ、Ｉが供給されている。このマスタクロック
ＣＫｓｓは、上記位相誤差検出回路部１０のエツジ検出
回路１１及びシフトレジスタ１２に送られるとともに、
最終的な出力クロックＣＫｏｕｙを発生する出力クロッ
ク発生回路部２０のカウンタ２１に送られる。このカウ
ンタ２１からのカウント出力は、比較器２２に送られ、
この比較器２２において加算器２３からの可変周期累積
データと比較される。この加算器２３は、３つの入力を
加算するものであり、この加算出力をラッチ回路２４を
介して１つの入力に戻すことにより累積的な加算を行う
ように構成されている。３人力加算器２３の他の２つの
入力としては、上記位相誤差検出回路部ｌＯからの位相
誤差補正データと、周期データ検出回路部３０からの検
出周期データとが供給されている。

周期データ検出回路部３０は上記出力クロックＣＫｏｕ
ｔの周期Ｔ。Ｉｌ？を検出するものであり、従来におい
ては、該出力クロックＣＫｏＬｌ？のパルス間（１周期
内）のマスタクロックＣＫｗｓのパルス数をカウントす
ることにより該周期Ｔ。ｕｔを検出しているが、本発明
の実施例においては、上記出力クロックＣＫＯＬ＋Ｔの
パルスの所定数Ｎ（Ｎは２以上の自然数）個分の周期Σ
Ｔｏｕ□　（説明を簡略化するためＮ　−Ｔｏ。テとす
る）をマスタクロックＣＫＴＩＳでカウントし、そのカ
ウント値を１／Ｎ倍することにより、周期検出精度（あ
るいは分解能）を実質的にＮ倍に高めている。

すなわち、出力クロック発生回路部２０からの出力クロ
ックＣＫｏｕｔ　　（周波数ｆｏｕ１）を、周期データ
検出回路部３０のＮ進カウンタ（あるいは１／Ｎ分周器
）３１に送ることにより、上記周波数【。。のｌ／８倍
の周波数（周期はＮ−Ｔｏｕｒ　）のカウント出力を得
、このカウント出力をカウンタ３２のゼロクリア端子（
リセット端子）に送っている。このカウンタ３２には上
記マスタクロックＣＫＨｌが供給されており、上記カウ
ント出力の周ＰＡＮ−Ｔｏｕｒの間のマスタクロックＣ
Ｋ□のパルス数がカウントされることになる。このカウ
ンタ３２からのカウント出力は、上記マスククロックＣ
Ｋ、Ｉを単位として上記出力クロックＣＫＯＵＴの周期
ＴａｕｔのＮ倍の期間を測定したものであり、このカウ
ント出力値をｌ／８倍することにより、出力クロック周
期データを得ることができる。

ここで、−上記Ｎ進カウンタ３１のＮを２’　　（ｎは
自然数）のように２の巾乗の値に設定することにより、
上記カウンタ３２からのカウント出力値の１／Ｎ倍の演
算がビット・シフト操作、あるいは並列出力データに対
する小数点の位置の変更のみで済む０例えばカウンタ３
１の進数Ｎを１６（−２４）に設定した場合には、カウ
ンタ３２からのカウント出力値を１／１６倍するために
下位４ビツトを小数点以下の値と見なせばよい。

このようにして得られたカウンタ３２からの出力クロッ
ク周期データ（カウント出力値の１／１６のデータ）は
、ラッチ回路３３を介して上記出力クロック発生回路部
２０の加算器２３に送られる。

この加算器２３にて取り扱われるデータについては、例
えば８ビット並列データの上位４ビツトを整数部、下位
４ビツトを小数部と見なしており、比較器２２へは、上
位４ビツトの整数部のデータのみを送るようにしている
。

また、位相誤差検出回路部１０内の上記エリアセレクト
回路１４ａ、１４ｂは、上記ラッチ回路１３から得られ
る並列データのうち、位相誤差を検出すべき範囲として
のクロックの１周期の範囲内に相当するデータを選択す
るものであり、このエリアセレクト回路１４ａ、１４ｂ
からの出力がＯＲ回路１７を介してＪＫフリソプロップ
１日に送られている。このＪＫフリップロップ１８のク
ロック入力端子には上記出力クロックＣＫｏｕｔが供給
されており、該ＪＫフリップロップ１８のＱ出力が再生
データ出力となる。ここで上記エリアセレクト回路１４
ａ、１４ｂには、１周期間演算回路１９からの１周期間
範囲データが供給されている。この１周期間演算回路１
９は、上記加算器２３の出力に上記ラッチ回路３３から
の上記出力クロック周期データの％を加えたり、引いた
りして、上記１周期間範囲データを算出している。

次に、以上の構成を有するディジタルＰＬＬ回路の具体
的な動作の一例について、第２図を参照しながら説明す
る。

この第２図の具体例においては、カウンタ３２からの上
記出力クロック周期データを、１６進数の小数点表示で
、”５．　Ｄ（ロ）”、すなわち整数部を５（ｈ）″、
小数部をＤ（ｈ）″　（十進数の１３、すなわち１３／
１６　）としている、ここで、（ロ）は１６進表示ｊ直
であることを示している。

°　先ず、加算器２３の出力が”Ｂ、　４　（ｈ）”の
ときには、比較器２２には整数部データ”Ｂ（ｈ）″が
供給され、カウンタ２１の出力との比較が行われる。

従って、カウンタ２１からの出力が“Ｂ（ハ）“となる
タイミング１．にて比較器２２から一敗出力が得られ、
この一致出力によりマスタクロック周期の後縁のタイミ
ングｔ、にて累算用ラッチ２４が動作して上記加算出力
“８．４（ハ）”が加算器２３に供給されるから、この
“８．４（ハ）”と出力クロック周期データ“５．Ｄ（
ｈ）”とが加算される。この場合Ｂ、　４　（ｈ）＋５
．　Ｄ（ｈ）＝　１１．１（ロ）であるが、８ビツトの
ディジタル加算であることより、下位８ビツトの“’１
．１（ハ）”が加算出力となる。この加算出力の上位４
ビツトの整数部データ″１（ｈ）”が比較器２２に送ら
れて、カウンタ２１の出力との比較が行われるから、カ
ウンタ２１からの出力が′ｌ（ハ）“となるタイミング
ｔ４にて比較器２２から一致出力が得られ、次のタイミ
ングｔ、で現在の加算出力である“１．１０”が上記出
力クロック周期データ“５．０（ハ）”と加算（８ビツ
トのディジタル加算）され、“６．Ｅ（ｈ）”の加算出
力が得られる。以下同様に、加算器２３からの加算出力
とカウンタ２１からの出力とが一致する毎に比較器２２
から一敗出力が得られ、これが上記出力クロックＣＫｏ
ｕｔとなる。

これに対して、上記シフトレジスタ１２の中央の出力５
ＮＩＩが第２図のように得られる場合において、この出
力ＳＭＳ及び上記出力クロックＣＫＯＩＩＴの各パルス
間のずれ量（いわゆる位相誤差）を検出するために、こ
のずれを検出する範囲を決めることが必要とされる。こ
れは、上記出力Ｓ０のパルス（例えば第２図のパルスＰ
ＯＤ）についての位相誤差を検出する際に、出力クロッ
クＣＫｏＩＩＴの各パルス（例えば第２図のパルスＰ。

０７１％　ｐｏｕｙｚ等）のうちのいずれのパルスから
のずれ量を検出すべきかを決定することに相当し、この
ため、各パルスＰｏｕｔ＋、ｐｏ’ｕｔ＊等について位
相ずれを検出する範囲をそれぞれ決めておき、これらの
各パルスについてそれぞれの検出範囲内に存在する上記
出力Ｓ。のパルスの位相ずれを検出するようにしている
。

すなわち第２図の例において、１周期間演算回路１９か
らの１周期間範囲データは、上記出力クロックＣＫｏｕ
ｔのパルスに対応して決定される位相ずれ検出範囲（の
例えば終端）を、上記カウンタ２１による上記マスタク
ロックのカウント数で表現したものとなっている。上記
加算器２３の出力が上記“Ｂ、４Ｃｈ）”のとき、１周
期間範囲データは例えば“Ｅ、２（社）”となっており
、カウンタ２１からの出力が“Ｅ（ｈ）”となるタイミ
ングｔ、までの範囲内に得られた上記信号５ＮＩＩのパ
ルスと、時刻ｔ１で得られた出力クロックパルスとの間
の位相ずれを検出するようにし、上記時刻ｔ、以降に得
られた信号Ｓ、１１のパルスについては、次の時刻乞う
で得られた出力クロックパルスとの間の位相ずれを検出
するようにしている。

このようにして、第２図の各時刻Ｌｓ、Ｌｈ。

ｔ９、・・・・が決定され、出力クロックＣＫｏｕｔの
各パルスに対応した位相ずれの検出範囲はｔコ〜Ｌｂ、
Ｌｂ〜Ｌ９、・・・・となる、なお第１図の回路構成に
おいては、上記シフトレジスタ１２により時系列データ
が並列データに変換されているから、上記各時刻範囲ｔ
３〜Ｌ４　、ｔｈ　−ｔｑ　、・・・・に対応するビッ
ト線をエリアセレクト回路１４ａ％１４ｂにて選択する
ことにより上記位相ずれ検出範囲を選択するようにして
いる。このエリアセレクト回路１４ａ、１４ｂからの出
力及び上記中央のビット線出力５Ｍｌ１の論理和出力、
すなわち上記ＯＲ回路１７からの出力は、上記出力クロ
ックＣＫｏｕｔの各パルスに対応する位相ずれの検出範
囲内で上記信号ＳＭＩＩのパルスが存在するか否かを示
すことになり、第２図の出力Ｓ。ｌｌとなる。この出力
Ｓ。ｌを上記ＪＫフリップフロップ１８に送ることによ
り、上記入力端子１に供給された上記入力信号ＳＩＮの
内容を読み取ったデータ出力信号り、□を出力端子４よ
り得ることができる。

以上のようなディジタルＰＬＬ回路によれば、出力クロ
ックＣＫｏｕｒの周期検出を行う際に、Ｎパルス分をマ
スタクロックＣＫｎｓでカウントし、その；ラント値を
１／Ｎすることにより、実質的に該マスタクロツタ周波
数ｒｘｓをＮ倍のＮ−ｆ＋ａｓにまで高めたと同等な周
期検出精度を得ることができる。この高い精度で検出さ
れた出力クロックＣＫ、□の周期Ｔｏｕｉは小数部分を
有し、加算器２３での演算を小数点以下の部分も含めて
行うことにより、精度演算が従来のＮ倍にまで高められ
ることになる。従って、比較的低いマスタクロックでも
、入力データのジッタ等によるピットクロック周波数の
変動に強（、ロックレンジやキャプチャレンジの広いＰ
ＬＬ回路を提供できる。

なお本発明は、上述の実施例のみに限定されるも９では
なく、例えば、上記各クロック周波数等は上述の例に限
定されないことは勿論である。この他、本発明の要旨を
逸脱しない範囲で種々の変更が可能である。

Ｈ０発明の効果 本発明に係るディジタルＰＬＬ回路によれば、実質的に
マスタクロック周波数を高めたと同様な精度を得ること
ができ、入力信号のクロック周波数の数倍程度の周波数
のマスタクロックを用いる場合でも、ロックレンジが広
く、ジッタに強いＰＬＬ回路を実現できる。

【図面の簡単な説明】

第１図は本発明に係るディジタルＰＬＬ回路の一実施例
を示すブロック回路図、第２図は該実施例の動作を説明
するためのフローチャート、第３図は従来のＰＬＬ動作
を説明するためのフローチャートである。 １０・・・位相誤差検出回路部 １１・・・エツジ検出回路 １２・・・シフトレジスタ １４ａ、１４ｂ・・・エリアセレクト回路２０・・・出
力クロック発生回路部 ２１・・・カウンタ ２２・・・比較器 ２３・・・３人力加算器 ３０・・・前期データ検出回路部 ３１，３２・・・カウンタ

Claims (1)

1. 【特許請求の範囲】 位相誤差検出データと出力クロック周期データとに基い
   てパルス周期データを求め、このパルス周期データを一
   定周波数のマスタクロックによりカウントする毎に出力
   クロックパルスを発生する出力クロック発生回路と、 この出力クロック発生回路からの出力クロックと入力信
   号との間の位相誤差を検出して得られた位相誤差検出デ
   ータを上記出力クロック発生回路に送る位相誤差検出回
   路と、 上記出力クロック発生回路からの出力クロックパルスの
   Ｎ個（Ｎは２以上の整数）のパルスが出力される期間を
   検出し、該期間を１／Ｎして上記出力クロック周期デー
   タを求め、この出力クロック周期データを上記出力クロ
   ック発生回路に送る出力クロック周期検出回路とを具備
   して成ることを特徴とするディジタルＰＬＬ回路。