KR960001294B1 - 반도체지연회로 - Google Patents

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Abstract

내용 없음.

Description

반도체지연회로
제1도는 본 발명의 제1실시예를 표시하는 회로도.
제2도는 제어전압을 변화하게 했을때의 지연시간과 전원전압의 관계를 표시하는 그래프.
제3도는 제1의 지연회로의 상세를 표시하는 회로도.
제4도는 제어전압발생회로의 시뮬레이션 결과를 표시하는 그래프.
제5도는 다이너믹 RAML의 메모리셀어레이를 표시하는 도.
제6도는 워드선의 레벨과 비트선의 레벨과의 시간관계를 표시하는 도.
제7도는 다이너믹 RAM에 사용되는 종래의 지연회로를 표시하는 회로도.
제8도는 제7도에 표시하는 지연회로의 타이밍챠트도.
제9도는 지연회로의 지연시간과 전원전압과의 관계를 표시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
A : 제1의 스위칭회로 1 : P 채널트랜지스터
2 : N 채널트랜지스터 B : 제2의 스위칭회로
3 : P 채널트랜지스터 4 : N채널트랜지스터
5 : 입력단자 6 : 노드
7 : 출력단자 8 : 용량
9 : N 채널트랜지스터 10 : 제어전압발생회로
11∼14 : N 채널트랜지스터 VX : 제어전압신호
이 발명은 반도체기판에 형성되는 반도체지연회로의 개량에 관한 것이다.
근년, 반도체기술의 발전에 수반하여 대규모집적회로(LSI), 및 초내규모집적회로(VLSI)가 개발되어 있다.
이와같은 집적회로에 있어서는, 복수의 소자를 기능하게 하기 위해, 정밀한 시간설정이 필요하게 된다.
특히 다이너믹 RAM(Random Access Memory)에 있어서는 워드선이 상승하여서부터 센스엠프를 능동화하는 타이밍을 정확히 설정할 필요가 있다.
제5도는 이와같은 다이너믹 RAM의 메모리셀어레이를 표시하는 도면이다.
동조를 참조하여 다이너믹 RAM의 메모리셀어레이는 복수의 워드선 WL과, 데이터를 출력하기 위해서의 복수의 비트선 BL과 워드선 WL과 비트선 BL의 교차하는 위치에 배치되는 메모리셀 MC와, 오부에서의 로우어드레스신호에 응답하고, 어드레스에 대응하는 워드선 WL을 능동화하는 로우디코더(51)와, 판독시에 비트선 BL에서의 데이터를 검출하는 센스엠프(54)와, 센스엠프(54)의 출력을 외부에 송출하는 출력버퍼( 55)와, 지연회로(56)를 포함한다.
메모리셀 MC는, 워드선 WL에 게이트가 접속되어 비트선 BL에 드레인이 접속된 N 채널트랜지스터와, N 채널트랜지스터(52)의 소스와 접지단자와의 사이에 접속된 용량(53)을 포함한다.
동작에 있어서, 로우어드레스디코더는, 로우어드레스신호를 디코드하고, 어드레스에 대응하는 워드선 WL을 하이레벨로 한다.
하이레벨로된 워드선 WL에 접속된 N 채널트랜지스터(52)는 온이된다.
이결과 용량(53)에 스토어된 데이터는 비트선 BL→센스엠프(54)→출력버퍼( 55)의 경로를 통하여 외부에 전송된다. 제6도는 워드선 WL의 레벨과, 비트선 BL의 레벨과의 시간관계를 표시하는 도면이다.
여기서, T0는 워드선 WL의 상승지점, T1은 검출가능한 지점, Tr은 검출지점이고, T0-Tr은 지연시간으로 되어 T1∼Tr이 타임 마진이 된다.
동도를 참조하여, 워드선 WL이 상승하여서 비트선 BL에 출력데이터가 나타날때까지는 T0∼T1의 시간이 걸린다.
따라서 T0의 시점에서 센스엠프(54)를 능동화한 경우에는 로우레벨의 데이터를 잘못검출할 가능성이 있다.
이 때문에, T1 시간경과후에 센스엠프(54)를 능동화할 필요가 있다.
또 지연시간(T0-T1)을 너무길게하면, 판독속도의 저하를 초래하는 것이 된다.
따라서, 지연시간은 정확하게 설정할 필요가 있다.
제7도는, 지연회로의 회로도이다.
동도를 참조하여, 이 지연회로(56)는, 워드선 WL에 접속되는 입력단자(5)와, 센스엠프(54)에 접속되는 출력단자(7)와 제1의 스위칭회로 A와, 제2의 스위칭회로 B와, 제1스위칭회로 A의 출력에 응답하여 충방전하는 용량(8)을 포함한다.
제1의 스위칭회로 A는, 게이트가 입력단자에 공통접속된 P 채널트랜지스터(1)와, N 채널트랜지스터(2)를 포함한다. P 채널트랜지스터(1)의 드레인은 전원전압 VCC에 접속되어, 소스는 노드(6)에 접속된다.
N 채널트랜지스터(2)의 드레인은 노드(6)에 접속되고, 소스는 접지되어 있다.
제2의 스위칭회로 B는 게이트가 노드(6)에 공통접속된 P 채널트랜지스터(3)와 N 채널트랜지스터(4)를 포함한다.
P 채널트랜지스터(3)의 드레인은, 전원 VCC에 접속되어 소스가 출력단자(7)에 접속되어 있다.
N 채널트랜지스터(4)의 드레인은 출력단자(7)에 접속되어 소스는 접지되어 있다.
용량(8)은, 노드(6)와 접지단자와의 사이에 접속되어 있다.
제8도는 제7도에 표시한 지연회로의 타이밍챠트이다.
여기서, Vi는 워드선 WL의 전압레벨 Vn은 노드(6)의 전압신호, Vout는 출력단자(7)의 전압신호이다.
제7도, 제8도를 참조하여 지연회로의 동작을 설명한다.
우선, 입력신호 Vi가 하이레벨이 되면, P 채널트랜지스터(1)는 오프가 되고, N 채널(2)은 온이된다.
이 결과, 용량(8)에 축적된 전하는 방전되어, 노드(6)의 전위는 서서히 저하한다.
그리고, 일정시간 td를 경고한 후, P 채널트랜지스터(3)및 N 채널트랜지스터(4 )의 한게치전압 VTH로 된다.
이 한계치전압 VTH 이하로 되었을때(T1 일때), P 채널트랜지스터(3)는 온이되고, N 채널트랜지스터(4)가 오프된다.
이결과, 출력단자(7)에 하이레벨의 신호가 얻게된다.
이 하이레벨의 신호는, 센스엠프(54)에 제공되어, 센스엠프(54)는 능동화된다. 메모리셀 MC의 데이터가 검출된다.
그러나, 제7도에 표시한 지연회로는, 전원전압 VCC의 변동수에 수반하여 지연시간 td가 변화한다. 지연시간 td가 변화하면 센스엠프(54)를 능동화하는 타이밍이 변동한다고 하는 불편이 초래된다.
이 상태를 제9도를 사용하여 설명한다.
제9도는 지연시간 td와 전원전압 VCC와의 관계를 표시하는 그래프이다.
동도를 참조하여, 지연시간 td는 전원전압 VCC에 반비례한다.
즉, 전원전압 VCC가 증가하면, 지연시간 td는 짧게된다.
이것은, 전원전위 VCC가 높게되면, 입력신호(즉 워드선의 레벨)의 하이레벨도 높게되는 것에 의해, N 채널트랜지스터(2)의 온저항이 낮게되기 때문이다.
이 발명은 상기의 문제에 감안하여 이루어진 것이고, 전원전압의 변동에 관계없이 입력신호를 일정시간 지연되게 할 수 있는 반도체 지연회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서의 본 발명은, 반도체기판에 형성되는 반도체 지연회로이고, 전원전압단자와, 접지단자와, 제1 및 제2의 도통단자 및 제어단자를 포함하고, 상기 제1의 도통단자가 전원전압에 접속되어, 상기 제어단자에 입력되는 신호에 응답하고 스위칭하는 제1의 스위칭수단과, 상기 제1의 스위칭수단의 출력과 접지단자와의 접속되는 용량과, 상기 제1의 스위칭수단의 출력에 접속되어 스위칭 수단의 일정레벨을 넘으면, 스위칭하는 제2의 스위칭수단과, 전원전압의 변화에 응답하고, 전원전압의 약 2분의 1승에 비례하는 전압신호를 발생하는 제어전압발생수단과, 상기 제1의 스위칭수단의 제2의 도통단자에 드레인에 접속되어 상기 접지단자에 소스가 접속되어 상기 제어전압발생수단에 게이트가 접속되어, 상기 전압신호가 응답하고, 구동능동이 변화하는 절연형 전계효과 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에서는 제어전압발생수단에 의해 전원전압의 2분의 1승에 비례하는 전압신호를 발생하는 이 발생된 전압신호를 절연형 전계효과 트랜지스터의 게이트에 제공하는 것에 의해 과제를 해결할 수가 있다.
즉, 절연형 전계효과 트랜지스터의 구동능력은 입력전압(게이트전압)의 2승에 비례하므로, 전위전압의 2분의 1승에 비례하는 제어전압을 게이트에 인가하는 것에 의해, 절연형 전계효과 트랜지스터의 구동능력을 전원전압에 비례하게 하여 변화하게 할 수가 있다.
이 결과, 전원전압이 변화하여도 지연시간은 일정하게 할 수가 있다.
[실시예]
제1도는 본 발명의 1실시예를 표시하는 회로도이다.
제7도의 종래예와 동일한 부분은, 동일부호를 붙여서 그의 설명은 생략한다.
제1도를 참조하여 이 실시예가 제7도와 다른 점은 N 채널트랜지스터(2)의 소스와 접지와의 사이에 삽입되는 N 채널트랜지스터(9)와, N 채널트랜지스터(9)의 게이트에 접속되는 제어전압발생회로(10)를 포함하는 것이다.
제어전압발생회로(10)는, N 채널트랜지스터(9)의 전원전압 VCC의 약 2분의 1승에 비례하는 전압 VX를 발생한다. N 채널트랜지스터(9)는, N 채널트랜지스터(2)보다도 충분히 작은 구동능력을 가진다.
이 구동능력은 채널길이, 채널폭을 달리하는 것에 의해 제공된다.
이 구동능력을 다르게 하는 것에 의해, 지연시간은, 용량의 값과 N 채널트랜지스터(9)의 구동능력으로서 결정된다.
즉, N 채널트랜지스터(2)의 온 저항에 의한 영향을 작게 할 수가 있다.
여기서, 구동능력이란 포화영역에 있어 드레인 전류를 Id를 말하고, 다음식으로 표시된다.
[수학식 1]
더욱 그리스문자 β는 MOS 구조에 의한 정수이고, 채널길이 L÷ 채널폭 W에 대략비례한다.
제2도는, 제어전압 VX를 변화하게 했을때의 지연시간 td와, 전원전위 VCC의 관계를 표시하는 그래프이다. 동도를 참조하여, 제어전압 VX가 VCC에 비례할때에는, 지연시간 td는 종래예와 동일하게 VCC에 반비례하여 작게된다.
또, 제어전압 VX가 일정한 경우에는, 지연시간 td는 전원전압 VCC에 비례하여 크게되었다.
이것은 용량(8)에 축적되는 전하가 VCC가 비례하여 증가하기 때문이다.
한편 제어전압 VX는 VCC의 2분의 1승에 비례할때에는 전원전압의 변화에 관계없이 일정한 지연시간이 얻게되는 것을 알 수 있다.
이하의 상태는 다음식으로 표시된다.
[수학식 2]
따라서, 한계치전압 VTH를 무시하면,
[수학식 3]
즉,
이라고 하는 결과를 얻게된다.
제3도는 제1도의 지연회로의 상세를 표시하는 회로도이다. 동도를 참조하여, 이 지연회로의 제어전압발생회로(10)는 제1의 N 채널트랜지스터(14)와, 제2의 N 채널트랜지스터(11)와, 제3의 N 채널트랜지스터(12)와, 제4의 N 채널트랜지스터(13)를 포함한다.
제1의 N 채널트랜지스터(14) 및 제2의 N 채널트랜지스터(11)의 게이트 및 드레인은 각각 전원전압 VCC에 공통 접수되어, 소스는 N 채널트랜지스터(9)의 게이트에 공통 접속된다.
제3의 N 채널트랜지스터의 게이트 및 드레인은 N 채널트랜지스터(9)의 게이트에 공통접속되어, 제3의 N 채널트랜지스터(12)의 소스가, 제4의 N 채널트랜지스터의 드레인 및 게이트에 접속된다.
제4의 N 채널트랜지스터(13)의 소스는 접지된다. 제2 내지 제4의 N 채널트랜지스터(11, 12, 13)는 같은 한계치 전압을 가진다.
제1의 N 채널트랜지스터(14)는 제2 내지 제4의 N 채널트랜지스터의 한계치전압보다도 낮은 한계치전압을 가진다. 한계치전압의 설정은, 채널의 이온농도에 의해 결정된다.
더욱 제1의 N 채널트랜지스터(14)는, 제2의 N 채널트랜지스터(11)의 구동능력보다도 충분히 낮게 되어 있다. 구동능력의 비는 상기와 같은 트랜지스터의 사이즈에 의해 결정된다.
제4도는, 제3도에 표시한 제어전압발생회로(10)의 시뮬레이션 결과를 표시하는 그래프이다.
여기서, 실선 VX1은, 제1의 N 채널트랜지스터(14)가 없을 경우의 제어전압을 표시하고, 가는파선 VX2는 제1의 N 채널트랜지스터(14)의 소스전압을 표시하고, 더욱 굵은 파선 VX3, VX1가 VX2와의 합성전압을 표시한다.
동도를 참조하여, 상기 제3도의 제어전압발생회로의 동작을 설명한다.
제1의 N 채널트랜지스터(14)가 없을 경우에는, 대략 전원전압 VCC에 비례한 제어전압 VX1을 발생하나, 제1의 N 채널트랜지스터(14)가 있을 경우에는, 전원전압 VCC의 2분의 1승에 비례한 제어전압 VX3을 발생한다.
이것은, 전원전압 VCC가 낮은 영역의 경우에는 제1의 N 채널트랜지스터(14)의 구동능력이 지배적으로 되어 제1의 N 채널트랜지스터(14)의 소스전압 VX2와 실선으로 표시되는 전압 VX1이 합성되기 때문이다.
더욱, 상기 실시예에서는, N 채널트랜지스터로 구성되는 지연회로를 표시했으나, N 채널트랜지스터에 바꾸어 P 채널트랜지스터를 사용하는 것이 가능하다.
또 상기 실시예에서는, 다이나믹 RAM에 적용되는 지연회로를 표시했으나, 이 지연회로는 스위칭회로 A에 입력되는 신호가 전원전압에 비례하는 회로이면 적용하는 것이 가능하다.
이상의 발명에 의하면 제어전압발생수단에 의해 전원전압의 2분의 1승에 비례하는 전압신호를 발생하고, 이 발생된 전압신호를 절연형 전계효과 트랜지스터의 게이트에 제공하는 것에 의해, 전원전압의 변화에 관계없이 지연시간을 일정하게 할 수 있다는 특유의 효과를 얻게 된다.

Claims (1)

  1. 반도체기판에 형성되는 반도체 지연회로이고, 전원전압단자와, 접지단자와, 제1 및 제2의 도통단자 및 제어단자를 포함하고, 상기 제1의 도통단자가 전원전압에 접속되어, 상기 제어단자에 입력되는 신호에 응답하고 스위칭하는 제1의 스위칭수단과, 상기 제1의 스위칭수단의 출력과 접지단자와의 접속되는 용량과, 상기 제1의 스위칭수단의 출력에 접속되어 스위칭 수단의 일정레벨을 넘으면, 스위칭하는 제2의 스위칭수단과, 전원전압의 변화에 응답하고, 전원전압의 약 2분의 1승에 비례하는 전압신호를 발생하는 제어전압발생수단과, 상기 제1의 스위칭수단의 제2의 도통단자에 드레인에 접속되어 상기 접지단자에 소스가 접속되어 상기 제어전압발생수단에 게이트가 접속되어, 상기 전압신호에 응답하고, 구동능동이 변화하는 절연형 전계효과 트랜지스터를 포함하는 반도체지연회로.
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