JPH01137817A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に用いられる遅延回路に関す
る。

（従来の技術） ダイナミックＲＡＭ　（以下、ｄＲＡＭ）等の半導体集
積回路において、複数個の回路部が同期的に動作する場
合にはタイミング設定を行なう必要があり、そのため集
積回路内に各種遅延回路が用いられる。

第７図はその様な遅延回路の例であり、充放電回路と、
電源電位に比例した参照電位を発生する回路、および電
圧比較器を組合わせて構成されている。第１のノードＮ
、と第２のノードＮ２の電位を比較するのが電圧比較器
１である。第１のノードＮ１には、抵抗Ｒ２，Ｒ３を電
源電位端子ＶＣＣと接地電位端子ＶＳＳの間に直列接続
した分圧回路２の中間ノードが接続され、電源電圧に比
例した参照電位が与えられるようになっている。

第２のノードＮ２には接地電位端子ＶＳＳとの間にキャ
パシタＣ１が設けられ、またこのノードＮ２を入力信号
φ１の制御により充放電するための、ｐチャネルＭＯＳ
トランジスタＱ１とｎチャネルＭＯＳトランジスタロ２
および抵抗Ｒ１からなる充放電回路３が設けられている
。

第８図はこの遅延回路の動作を説明する信号波形図であ
る。入力信号φ１が“Ｌ”レベルの間、ＭＯＳ）ランジ
スタＱｌはオン、ＭＯＳトランジスタＱ２はオフであり
、第２のノードＮ２はＶＣＣに充電されている。また第
１のノードＮ１の参照電位■１は、抵抗Ｒ２＊　Ｒ３に
より電源電位ＶＣＣを分圧した値即ち、 ｙｌ−Ｖ（Ｈｃ　−Ｒ３／　（Ｒ２＋Ｒ３）　　−■で
ある。このとき比較器１の出力φ２は“Ｌ”レベルであ
る。

入力信号φ１が“Ｈ”レベルに遷移すると、ｐチャネル
ＭＯ８）ランジスタＱｌはオフ、ｎチャネルＭＯＳトラ
ンジスタロ２はオンとなり、キャパシタＣ】の電荷はｎ
チャネルＭＯＳトランジスタロ２と抵抗Ｒ１を介して放
電される。ＭＯＳトランジスタＱ２のオン抵抗を抵抗Ｒ
１に比べて十分小さいとすれば、第２のノードＮ２の電
位ｖ２（１）は、 Ｌ Ｖ２　　（ｔ）霧ＶＣ（ｍ　ｅ　−’ｔＲ＋　　−■と
表わすことができる。出力φ２が“Ｌ”レベルから°Ｈ
”レベルに反転する時間τｌは、第２のノードＮ２の電
位Ｖ２　　（ｔ）が第１のノードＮ１の参照電位ｖ１よ
り低くなるまでの時間であるから、 ・・・■ であり、従って、 τ１−ｃＩＲ１ノｏｇ　（１＋　Ｒ２／　Ｒ３）　　・
・・■となる。

こうして第７図の遅延回路によれば、原則として電源電
圧や温度、ＭＯＳ）ランジスタの特性等の変動の影響を
受けない一定の遅延時間τ１が得られる。またこの遅延
時間τ１は、Ｃ１＊　Ｒ１＊Ｒ２／Ｒ３の値を適当に設
定することにより、任意に設定することができる。

しかしながらこのような従来の遅延回路には、次のよう
な問題があった。一般に集積回路における電源線（接地
線を含む。−船釣に言えば、高電位電源線や低電位電源
線）は複数の回路で共用しているため、種々のノイズが
乗り、その電圧がしばしば大きく変動する。特にｄＲＡ
Ｍ等では多数本のビット線の充放電に伴う電源線のショ
ートレンジの電位変動が大きい。もしｍ７図の遅延回路
で電源電位ＶＣＣがノイズにより交流的に変動した場合
、その動作波形は第８図に対して第９図のようになる。

即ち、第２のノードＮ２は、入力信号φｌが′Ｈ°レベ
ルになった後、先の■式に従って指数関数的に減衰する
が、第１のノードＮ１の参照電位Ｖｌは分圧電位を保持
できず、ＶＣＣの変動に追随する変動曲線を描く。従っ
て先の０式は成立せず、Ｖｌとｖ２の電位関係が逆転す
る時刻が大幅に変動する。つまり、一定の遅延時間が得
られない。

（発明が解決しようとする問題点） 以上のように従来の遅延回路では、電源電圧のショート
レンジの変動に対して敏感であり、所望の遅延時間が得
られなくなる、という問題があった。

本発明は、この様な問題を解決した遅延回路を提供する
ことを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の遅延回路は、基準電位端子に対してそれぞれ所
定の容量をもつ第１および第２のノードの電位を比較す
る電圧比較器、前記第１のノードに設けられてここに参
照電位を与える分圧回路、および前記第２のノードを入
力信号に応じて充放電する充放電回路を有し、更に前記
入力信号に応じて前記分圧回路を前記第１のノードから
切離して第１のノードをフローティング状態にするため
の制御回路を設けたことを特徴とする。

（作用） 本発明のように構成すれば、入力信号が入って充放電回
路により第２のノードの電位が変化する際に、同じ入力
信号により参照電位が与えられた第１のノードはフロー
ティング状態になって、その後に電源電位の変動があっ
ても、分圧回路による直接的な参照電位の変動は防止さ
れる。第１゜第２のノードが基準電位端子に対してほぼ
同じ大きい容量をもつように設計しておけば、電源電位
変動による容量カップリングの影響は両ノードにほぼ等
しく現われる。従って、ショートレンジの電源変動の影
響を受けることなく、充放電回路の時定数で決まる一定
の遅延時間が得られる。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例の遅延回路である。第７図と対応する
部分には第７図と同一符号を付して詳細な説明は省略す
る。第７図と基本的に異なる点は、参照電位を与える側
の第１のノードＮ、の分圧回路２の部分に、これを入力
信号φ１により第１のノードＮ】から切離すための制御
回路４を設けていることである。即ち、第１のノードＮ
１と分圧回路２を構成する抵抗Ｒ２＋　Ｒ３の間にそれ
ぞれｎチャネルＭＯＳトランジスタＱ３．Ｑ４を介在さ
せたスイッチ回路４１と、このスイッチ回路４１を制御
するインバータ４２とにより制御回路４が構成される。

またこの実施例では、第１のノードＮ１と接地電位端子
ＶＳＳ間にキャパシタＣ２を設けている。このキャパシ
タＣ２の容量は、この第１のノードＮｌの他の端子に対
する寄生容量との比が、第２のノードＮ２のキャパシタ
ｃ１の容量の他の端子に対する寄生容量との比と等しく
なるように設定されている。

第２図は、第１図における電圧比較器の具体的な構成例
である。これは、よく知られたＣＭＯＳカレントミラー
の差動増幅器である。

第３図は、この実施例による遅延回路の基本動作を示す
。従来例と同様、入力信号φ１が“Ｌ”レベルの間、第
２のノードＮ２はＶＣＣに充電されている。またこのと
き、スイッチ回路４１のＭＯＳトランジスタＱ３．Ｑ４
はいずれもオンである。従って、ＭＯＳトランジスタＱ
３．Ｑ４のオン抵抗が抵抗Ｒ２ｒ　Ｒ３に比べて十分に
小さい場合には、第１のノードＮ、は抵抗Ｒ２ｒ　Ｒ３
で決まる先の０式の参照電位となっている。この入力信
号φ１が“Ｌ”レベルの間、比較器１の出力φ２は“Ｌ
”Ｌ／ベベルある。

入力信号φｌが“Ｈ”レベルになると、充放電回路３の
ＭＯＳトランジスタＱ１がオフ、ＭＯＳトランジスタＱ
２がオンとなり、第２のノードＮ２の電荷がＭＯＳトラ
ンジスタＱ２と抵抗Ｒ１を介して放電される。この放電
による第２のノードＮ２の電位変化は先の■式に示した
通りである。

この放電開始と同時に、インバータ４２の出力が“Ｌ″
レベルなり、従ってスイッチ回路４１を構成するＭＯＳ
）ランジスタＱ３．Ｑ４がオフとなる。この結果、第１
のノードＮ１は分圧回路２から切離され、参照電位ｖ１
を保持したままフローティング状態になる。そして第１
．第２のノードＮ１．Ｎ２の電位関係が逆転する時間τ
１後に比較器１の出力が逆転する。

第４図は、この実施例の遅延回路において、ＶＣＣ或い
はｖ５ｓがショートレンジで変動した場合の動作波形を
示す。まず、ｖｃｃノイズ３１が発生して、ＶＣＣレベ
ルが第４図に示すように変動している途中の時刻ｔ１に
入力信号φ１が“Ｈ”レベルに遷移した場合を考える。

このとき時刻１．でのＶ　Ｃ−ＣレベルをＶｃｃｌとす
れば、第２のノードＮ２はｖｃｃｌに充電された状態か
ら放電を開始する。放電開始後はこの第２のノードＮ２
はＶＣＣとは切離されているから、ＶＣＣノイズの影響
は受けない。一方第１のノードＮ□の参照電位ｖ１は時
刻ｔ１において、 Ｖｃｃｌ　’Ｒ３／　（Ｒ２＋Ｒ３） であり、その後はＶＣＣから切離されてフローティング
状態になる。従ってやはりＶＣＣノイズの影響を受けな
い。以上の結果、時刻ｔ１から出力φ２が反転するまで
の時間は、ＶＣＣノイズがない場合と等しい。

次に時刻ｔｌ以後、ＶＳ！３ノイズ３２が発生した場合
を考える。この場合も、第１．第２のノードＮ１　＋　
Ｎ２のキャパシタＣ２，Ｃ１の容量がこれらのノードの
他の端子に対する寄生容量に対してほぼ等しい比をもっ
て十分大きく設定されている場合には、ｖｓｓノイズに
よる両ノードＮ１゜Ｎ２のカップリングによる変動は等
しい。従って遅延時間はＶＳＳノイズの影響も受けない
。

以上のようにこの実施例によれば、電源変動の影響を受
けず一定の遅延時間を得ることができる。

特にｄＲＡＭ等のようにショートレンジの電源電位変動
の大きい集積回路に適用した場合に効果的である。

第５図は、本発明の他の実施例の遅延回路について、第
１図に対する変更部分を示している。この実施例は、ス
イッチ回路４１のオン時間が長い場合の影響を除くため
に、スイッチ回路４１とインバータ４２の間にＡＮＤゲ
ート４３を設けている。ＡＮＤゲート４３には、人力信
号φ１を反転するインバータ４２の出力と共に、これよ
り僅かに先行する制御信号φ０を入れる。その動作信号
波形を第６図に示す。この実施例によれば、スイッチ回
路４□は制御信号φ０が立上がってから入力信号φ１が
立上がるまでの僅かの時間帯のみオンとなり、この間に
参照電位ｖ１が設定される。

第１図の構成では入力信号φ１が′Ｌｍレベルの間、分
圧回路２は機能しており、貫通電流が流れるため、分圧
回路の抵抗値を余り小さくできない。

これに対しこの実施例では、必要最小限の時間のみ分圧
回路を働かせることができるため、その抵抗値をある程
度小さくすることが可能であり、従ってノードＮ２が充
放電を開始するまでノードＮ１を低インピーダンスで分
圧電位に保持することができる。

以上の実施例では、第１．第２のノードのキャパシタは
、接地電位端子ＶＳＳ即ち低電位電源線端子を基準電位
端子としたが、電源端子Ｖ。０即ち高電位電源線端子を
基準電位端子として各キャパシタを接続することも可能
である。

また実施例では、線形抵抗Ｒと線形容量ＣによるＣＲ遅
延回路を基本としたものを示したが、例えば充放電回路
の抵抗として純抵抗に代わってＭＯＳ）ランジスタ等を
用いることができる。この場合、適当な電源電圧依存性
や温度依存性をもつ遅延回路が得られる。

その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］ 以上述べたように本発明によれば、分圧回路により参照
電位が与えられる側のノードに、入力信号によって制御
されてこれをフローティング状態にするための制御回路
を付加することによって、電源ノイズの影響を除いた遅
延回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の遅延回路を示す図、第２図
はその電圧比較器の構成例を示す図、第３図はその遅延
回路の動作を説明するための信号波形図、第４図は同じ
く電源ノイズの影響を説明するための信号波形図、第５
図は他の実施例の遅延回路の第１図に対する変更部分を
示す図、第６図はその動作を説明するための信号波形図
、第７図は従来の遅延回路を示す図、第８図および第９
図はその遅延回路の動作を説明するための信号波形図で
ある。 １・・・電圧比較器、２・・・分圧回路、３・・・充放
電回路、４・・・制御回路、４１・・・スイッチ回路、
４２・・・インバータ、Ｎ１・・・第１のノード、Ｎ２
・・・第２のノード、Ｒｌ　ｒ　　Ｒ２＋　　Ｒ３・・
・抵抗、Ｃ１，Ｃ２・・・キャパシタ、φ１・・・入力
信号、φ２・・・出力信号。 出願人代理人　　弁理士　鉛工武彦 第１図 第２図 第３図 第４図 第５図 第６図

Claims (5)

【特許請求の範囲】
1. （１）基準電位端子に対してそれぞれ所定の容量をもつ
   第１および第２のノード間の電位差を比較する電圧比較
   器と、前記第１のノードに接続されて第１のノードに参
   照電位を与える分圧回路と、前記第２のノードに接続さ
   れ第２のノードを入力信号に応じて充放電する充放電回
   路と、前記入力信号により制御されて前記第１のノード
   を前記分圧回路から切離して選択的にフローティング状
   態にする制御回路とを備えたことを特徴とする遅延回路
   。
2. （２）前記第１および第２のノードと基準電位端子間に
   それぞれ第１および第２のキャパシタが設けられている
   特許請求の範囲第１項記載の遅延回路。
3. （３）前記第１のノードの基準電位端子に対する容量と
   それ以外の端子に対する寄生容量の比と、前記第２のノ
   ードの基準電位端子に対する容量とそれ以外の端子に対
   する容量の比が等しく設定されている特許請求の範囲第
   １項記載の遅延回路。
4. （４）前記基準電位端子は低電位電源線端子または高電
   位電源線端子である特許請求の範囲第１項記載の遅延回
   路。
5. （５）前記分圧回路は高電位電源線端子と低電位電源線
   端子間に複数の抵抗を直列接続してその中間ノードを出
   力ノードとするものであり、前記制御回路は前記出力ノ
   ードと高電位電源側および低電位電源側の抵抗との間に
   それぞれスイッチ素子を設けて構成されている特許請求
   の範囲第１項記載の遅延回路。