JPH04165729A - デジタル通信路の同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタル通信路の同期装置に関する。

置体的には、デジタル通信路を有するボタン電話主装置
あるいはＰＢＸ等の装置を複数リンク接続する場合に、
リンク接続された装置全体の同期を制御する改良された
同期装置を提供せんとするものである。

［従来の技術］ デジタル通信網においては、通常は１つの主局と、多く
の従局とがあり、主局には高精度の基準クロック発振器
があり、この主局からの基準クロックを受けて従局はこ
れに同期をとり動作するようになっている。このように
従局が主局のクロック源に対して従属して同期する網構
成は、階層構造になっており、ある階層に属する局に対
しては１つ上の階層から常時基準クロックが供給される
いわゆる常時同期方式がとられている。

一方このようなデジタル通信網に接続されるＰＢＸ（構
内交換機）等の通信装置に対して、デジタル通信網は、
たとえばｌ５ＤＮ　（総合サービス・デジタル統合網）
のベーシック回線のように、デジタル通信網から呼が生
起するごとに基準クロックが供給されるコール・パイ・
コールの同期方式を要求する場合がある。

このようなコール・パイ・コール型のデジタル回線網（
それぞれ接続された１つの主装置と多くの従装置がスタ
ー型に接続されている場合には、デジタル回線網に主装
置は同期し、従装置は主装置に従属して同期する場合と
、デジタル回線網に従装置が従属同期し、主装置は従装
置に従属同期する場合かあ・った。

［発明が解決しようとする課題］ １つの主装置と多くの従装置があり、それらのそれぞれ
がデジタル回線網に接続可能である場合に、呼の発生す
るごとに基準となるクロック源が速やかに移動すること
ができず、またクロック源が移動する過程で生ずる相互
同期状態での同期周波数を、リンク伝送路の遅延時間に
影Ｉｔされることなく所望の精度内に収めなければなら
ないという解決されるべき課題が残されていた。

［課題を解決するための手段］ 複数本のデジタル回線を収容することのできる複数の装
置のうちの１つを主装置、他の装置を従装置としてスタ
ー型にリンク接続した。

１つの主装置（マスター・スイッチ）は多くの従装Ｍ（
ローカル・スイッチ）との間とリンク接続するためのＭ
Ｓリンク同期部と、外部がらのデジタル回線を収容する
デジタル・トランクと、クロックを発生するためのクロ
ック発生器と、通信信号や制御信号をリンク伝送路およ
びデジタル伝送路において時分割多重データ信号として
送受可能なように制御するためのハイウェイ・スイッチ
（ｔＪ、ｓ、Ｐ、　４，６５８，３９７＞とからなる構
成要素と、これらの各構成要素間を結び多くの信号を各
構成要素間でやりとりするための多くのバスを含んでい
る。

多くのローカル・スイッチのそれぞれは、マスター・ス
イッチの内部構成と実質的に同じ内部構成を有している
。

１つのマスター・スイッチと多くのローカル・スイッチ
を含む本装置は、同期をとる場合に３つの階層からなる
構成をとる。

第１の階層はローカル・スイッチのデジタル・トランク
であり、第２の階層はローカル・スイッチのリンク同期
部（ＬＳリンク同期部）であり、第３の階層はＭＳリン
ク同期部とデジタル・トランクを含むマスター・スイッ
チである。

マスター・スイッチのバスには第１クロツク慟パス、第
２クロツク・バスとビジィ・バスが含まれている。マス
ター・スイッチおよび多くのローカル・スイッチのデジ
タル・トランクのうちのいずれかが、デジタル回線から
抽出した、たとえば６４ｋｌ−ｆｚのクロックを第２の
クロック・バスに送出し、それをクロック源としてクロ
ック発生器では、第２クロツク・バスのクロックに同期
して、たとえば２．０４８Ｍ　ＨＺのクロックを発生し
て第１クロツク・バスに送出する。マスター・スイッチ
内のＭＳリンク同期部およびデジタル・トランクは第１
クロツク・バスに同期して動作する。マスター・スイッ
チに含まれたＭＳリンク同期部と多くのデジタル・トラ
ンクはビジィ・バスを監視しており、すでにクロック源
となるマスター・クロックが第２クロツク・バスに存在
していることを知ることができる。

多くのローカル・スイッチのそれぞれも、マスター・ス
イッチと同じく第１クロツク・バス、第２クロツク・バ
スおよびビジィ・バスを有しているほか、クロック源と
なり得るマスター権に関する制御信号を伝達するマスタ
ー権制御バスと、クロックの送出を制御するクロック送
出制御バスとを含んでいる。

［作用コ マスター・スイッチおよび多くのローカル・スイッチの
デジタル・トランクに接続されたデジタル回線は、いず
れもクロック源となり得る。そのうちのただ１つが選択
されてマスター・クロックとなり、その６４ｋＨ２のク
ロックかマスター・スイッチ内またはローカル・スイッ
チ内の第２クロツク・バスによりクロック発生器に送ら
れ、クロック発生器ではそれに同期した２、　０４８Ｍ
　ＨＺのクロックを発生して第１クロツク・バスに送出
する。第１クロツク・バスのクロックはマスター・スイ
ッチ内のすべてのＭＳリンク同期部およびデジタル・ト
ランクまたはローカル・スイッチ内のすべてのＬＳリン
ク同期部およびデジタル・トランクにおいて受信されて
同期が得られる。この第１クロツク・バスのクロックは
、ＭＳリンク同期部またはＬＳリンク同期部から、リン
ク伝送路を介し、各ローカル・スイッチのＬＳリンク同
期部またはマスター・スイッチのＭＳリンク同期部に送
られて、そこから第２クロツク・バスに出力され、クロ
ック発生器において６４ｋＨｚのクロックに同期して２
．０４８ＭＨｚのクロックを発生して、これがそのロー
カル・スイッチ内またはマスター・スイッチ内のすべて
のＬＳリンク同期部およびデジタル・トランク、または
ＭＳリンク同期部およびデジタル・トランクに第１クロ
ツク・バスによって伝送されて、これに同期した動作が
得られる。

マスター・クロックの選択動作において、まず第１階層
である各ローカル・スイッチのデジタル・トランクから
ただ１つのクロックが選択可能であり、その選択された
クロックは第２階層である各ローカル・スイッチ内の多
くのしＳリンク同期部のうちの１つが上りリンク伝送路
でそれに対向するマスター・スイッチのＭＳリンク同期
部に送られる。各ローカル・スイッチ内で１つのクロッ
クを選択する場合に、ビジィ・バス、マスター権制御バ
スおよびクロック送出制御バスか使用される。

上りのリンク伝送路から、第３階層をなす対向するマス
ター・スイッチの各ＭＳリンク同期部およびマスター・
スイッチ内の多くのデジタル・トランクのうちから１つ
がビジィ・バスを用いて選択され、それがマスタ゛−・
クロックとなる。

したがって、マスター・スイッチおよびローカル・スイ
ッチに含まれた多くのデジタル・トランクに接続された
デジタル回線のすべてにマスター・クロック源になる機
会が存在する。

このようなマスター・クロック源が全く存在しないとき
には、マスター・スイッチ内のクロック発生器が自走し
て、マスター・クロックの発生するまで、この自走クロ
ックが出力される。

［実施例］ 本発明の一実施例を図面を用いて説明する。

第１−１図は本発明に用いられるマスター・スイッチ（
ＭＳ＞１００と、そこにスター状に接続された多くのロ
ーカル・スイッチ（ＬＳ）６００−１〜６００−Ｎの接
続を示している。マスター・スイッチ１００および多く
のローカル・スイッチ６００−１〜６０ＯＮには、それ
ぞれ多くのデジタル回線の入出力線ＤＩおよびＤｏが接
続され、マスター・スイッチ１００と各ローカル・スイ
ッチ６００−１〜６００−Ｎとの間は、下りおよび上り
のリンク伝送路ＬＤ、ＬＵで接続されている。

第１−２図には第１−１図に示したマスター・スイッチ
（ＭＳ＞１００と多くのローカル・スイッチ（ＬＳ）６
００−１〜６００−Ｎのより具体的な接続関係と、それ
らに含まれた構成要素が示されている。

マスター・スイッチ（ＭＳ＞１００には通話信号や制御
信号を下りおよび上りのリンク伝送路ＬＤ、ＬＵにおい
て時分割多重データ信号として送受可能なように制御す
るためのＵ、Ｓ、Ｐ、４，６５８、３９７ですでに公知
となっているハイウェイ・スイッチ（ＨＷＳ＞１０１と
、゛クロックを発生するクロック発生器（ＣＧ）１１０
と、ローカル・スイッチ（ＬＳ）６００−１とリンク伝
送路ＬＤ。

ＬＵを介して信号を送受するＭＳリンク同期部（ＭＳＳ
）２００−１〜２００−ｎなイＬ／　ロー　カル・スイ
ッチ（１３）６００−Ｎとリンク伝送路ＬＤ、ＬＵを介
して信号を送受するＭＳリンク同期部（ＭＳＳ）２００
−ｐ〜２００−Ｑとデジタル回線の入力線ＤＩおよび出
力ＤＯを収容するデジタル・トランク１４０−１〜１４
０−ｎとを含んでいる。

各ローカル・スイッチ（ＬＳ）６００もハイウェイ・ス
イッチ（ＨＷＳ）６０１．クロック発生器（ＣＧ＞６１
０．ＬＳリンク同期部（ＬＳＳ）７００−１〜７００−
ｎとデジタル回線を収容するデジタル・トランク６４０
−１〜６４０−ｎを含んでおり、それらはそれぞれマス
ター・スイッチ（ＭＳ＞１００のハイウェイ・スイッチ
（ＨＷＳ）１０１．クロック発生器（ＣＧ＞１１０．Ｍ
Ｓリンク同期部（ＭＳＳ）２００．デジタル・トランク
（ＤＴ＞１４０に対応している。

第１−３図はマスター・スイッチ（ＭＳ＞１０Ｏの内部
構成を示した図である。ここには多くの信号を伝達する
ためのバスがある。

リセット信号１０９はバスによって各ＭＳリンク同期部
（ＭＳＳ）２００−１〜２００−Ｑおよびデジタル・ト
ランク（ＤＴ＞１４０−１〜１４Ｑ−ｎに接続されてお
り、本同期装置の動作の開始時に印加されて、リセット
を行う。

フレーム信号１０２はハイウェイ・スイッチ（ＨＷＳ）
１０１から出力され、バスによって各ＭＳリンク同期部
（ＭＳＳ）２００−１〜２００−ｑおよびデジタル・ト
ランク（ＤＴ＞１４０−１〜１４０−ｎに印加され、フ
レーム構成の時分割多重による各種信号の送受信のタイ
ミングとして使用される。

ＰＣＭ入力信号１０３はハイウェイ・スイッチ（ＨＷＳ
）１０１から出力されて各デジタル・トランク（ＤＴ＞
１４０−１〜１４０−ｎヘバスによって入力されるＰＣ
Ｍ　（パルス・コード・モジュレーション）信号である
。

同じく、ＰＣＭ入力信号１０６はハイウェイ・スイッチ
（ＨＷＳ）１０１から出力されて、それぞれのＭＳリン
ク同期部（ＭＳＳ）２００−１〜２００−Ｑへ個別に入
力されるＰＣＭ信号である。

ビジィ信号１０７は各ＭＳリンク同期部（ＭＳＳ）２０
０−１〜２００−Ｑおよびデジタル・トランク（ＤＴ＞
１４０−１〜１４０−ｎと接続され、ＭＳリンク同期部
（ＭＳＳ）２００−１〜２００−Ｑにおいては対向する
ローカル・スイッチ６００側から本同期装置全体のクロ
ックのマスターとなるマスター・クロックの候補が送ら
れてきたとき、このビジィ信号１０７の状態を監視して
おり、“Ｈ９１ならばまだマスター・クロックが存在し
ていないことが分るので、信号２１７９を送出してビジ
ィ信号１０７を“Ｌ″′にして、対向するローカル・ス
イッチ（ＬＳ）６００側から送られてきた６４ｋＨｚの
クロックをマスター・クロックにするために信号２５３
９として送出し、これが第２クロツク信号１０８として
バスによりクロック発生器（ＣＧ＞１１０に印加される
。

同様にしてデジタル・トランク（ＤＴ）１４０−１〜１
４０−ｎ＆：おいてもビジィ信号１０７の状態を監視し
ており“Ｈｔｏならば他にマスター・クロックが存在し
ていないことが分るので信号１５２８を送出してビジィ
信号を“Ｌ　ｔｔにしてデジタル回線の入力線ＤＩから
抽出した６４ｋＨｚのクロックをマスター・クロックに
するために信号１５２９として送出し、これが第２クロ
ツク信号１０８としてバスによりクロック発生器（ＣＧ
＞１１０に印加される。

クロック発生器（ＣＧ＞１１０では多くのＭＳリンク同
期部２００やデジタルトランク１４０のうちの１つから
送られてきた第２クロツク信号１０８を受けて、それを
マスター・クロックとして、それに同期した２、０４８
Ｍ１−ＩＺの第１クロツク信号１１９９と４．０９６Ｍ
Ｈｚの信号１１９８を発生する。このマスター・クロッ
クが存在しない場合には、クロック発生器（ＣＧ）１１
０は自走して第１クロツク信号１１９９と信号１１９Ｂ
を発生する。

この信号１１９８と第１クロツク信号１１９９とはハイ
ウニ・スイッチ（ＨＷＳ）１０１に、また第１クロツク
信号１１９９はバスによって各ＭＳリンク同期部２００
およびデジタル・トランク１４０へ印加され同期信号と
して使用される。

ＰＣＭ出力信号１４２１および４１４９は、それぞれ、
各デジタル・トランク（ＤＴ＞１４０−１〜１４０−ｎ
からのＰＣＭ出力信号をまとめたものとＭＳリンク同期
部（ＭＳＳ）２００−１〜２００−ＱからのＰＣＭ出力
信号を個別にハイウェイ・スイッチ（）−ｆＷｓ）１０
１ｆ印加するものである。

各ＭＳリンク同期部（ＭＳＳ）２００および各デジタル
・トランク（ＤＴ）１４０には、それぞれの識別番号を
示す信号ＰＮＯ〜７があらかじめ固定的に付与されてい
る。

第１−４図はローカル・スイッチ（ＬＳ）６００の内部
構成を示している。このローカル・スイッチ（ＬＳ）６
００の内部構成は第１−３図に示したマスター・スイッ
チ（ＭＳ）１００の内部構成に近似しているので、その
対応関係を記号にょって示す。ＬＳリンク同期部（ＬＳ
Ｓ）７００−１〜７００−ｎは２００−１〜２００−ｎ
に、デジタル・トランク（ＤＴ＞６４０−１〜６４０−
ｎは１４０−１〜１４０−ｎに、ハイウェイ・スイッチ
（ＨＷＳ）６０’１　は１０１　に、クロッ’）発生器
（ＣＧ＞６１０は１１０に、フレーム信号６０２は１０
２に、ＰＣＭ入力信号６０３，６０６はそれぞれれ１０
３，１０６にビジィ信号６０７は１０７に、第２クロッ
ク信号６０８は１０８に、リセット信号６０９は１０９
に、第１りΩツク信号６１９９は１１９９に、信号６１
９８は１１９８に、信号７５３９は２５３９に、信号９
１４９は４１４９に、信号６５２８は１５２８に、信号
６５２９は１５２９に、信号６４２１は１４２１にそれ
ぞれ対応している。

ここで第１−４図における第１−３図との相違は、マス
ター権制御信号６０４とクロック送出制御信号６０５が
付加され、それにともなって、ＬＳリンク同期部（ＬＳ
Ｓ）７００から、信号７１８９と７１８８が出力されて
、それぞれマスター権制御信号６０４とクロック送出制
御信号６０５とになっていることである。

第２−１Ａ図および第２−１Ｂ図は、第１−３図および
第１−４図において下りおよび上りのリンク伝送路ＬＤ
、ＬＬＪによって時分割多重信号としてやりとりされる
伝送フォーマットを示している。

第２−１Ａ図（ａ）は１２５μＳの間の１フレームに含
まれたタイム・スロット丁ＳＮｏ、０〜３って示すタイ
ム・スロットのうち、ＴＳ　　Ｎｏ、１〜３１はチャネ
ルＣＨ１〜３１の制御用信号または情報用信号が、（ｂ
）に示すようにピットＮｏ、１〜８にデータｄＱ−ｄ７
として入れられている。

タイム・スロットＴＳＮｏ、Ｏの内容は（Ｃ）に示すよ
うにピットＮｏ、１〜８まであり、これは（ｄ）のＦＮ
ｏ、１〜８に示すように８個のフレームによって１マル
チ・フレームを構成している。ビットＮｏ、１に：おい
ては８ｋＨｚのフレーム同期用ビットＦがあり、これは
ＣＭＩ符号１ｄ　ｌ　ｆｔのバイオレーションである。

ビットＮ００２にはフレームＦ　　Ｎｏ、１において“
Ｏパが、フレームＦＮ０．２〜８においては１′があり
、これによってマルチ・フレーム同期パターン“０１１
１１１１１　”を送出する。

ビットＮｏ、３はマルチ・フレーム同期が確立されてい
ないとき等に出される警報用ビットＳである。ビットＮ
ｏ、４は下りのリンク伝送路ＬＤにおいては、マスター
権指定ビットＭＣＤであり、ローカル・スイッチ６００
のＬＳリンク同期部（ＬＳＳ）７００に対して、マスタ
ー・クロックの送出権を許可する。上りのリンク伝送路
ＬＵにおいては、第２−１Ｂ図（Ｃ）および（ｄ）に示
すようにビットＮｏ、４はマスター・クロックの送出要
求をＬＳリンク同期部（ＬＳＳ）７００から対向するＭ
Ｓリンク同期部（ＭＳＳ）２００に対して要求するマス
ター権要求ビット（ＭＲＱ）信号である。

第２−１Ａ図および第２−１Ｂ図においてビットＮｏ、
５〜８はマスター・スイッチ（ＭＳ）１００とローカル
・スイッチ（ＬＳ）６００との間で必要となった情報を
任意に送受するためのビットＩＢＯ〜３である。

第２−２図は多くのクロック源の中から１つのマスター
・クロックが選択される様子を概念的に示した階層図で
ある。

デジタル回線から抽出したクロック源ＣＬとそれを収容
しているローカル・スイッチ（ＬＳ）６００−１〜６０
０−Ｎのデジタル・トランク６４０−１〜６４０−Ｎが
第１の階層Ｌ１をなしている。

第１階層Ｌ１の多くのデジタル・トランク６４０−１−
１〜６４０−１−ｎ、　−−−−−・、　６４０−Ｎ−
１〜６４０−Ｎ−ｎのうち、６４０−１−’１よび６４
０−Ｎ−１がオンになっており、デジタル伝送路からの
クロックを各ローカル・スイッチ６００においてただ１
つ第２階層Ｌ２へ送出する。

第２階層Ｌ２は多くのＬＳリンク同期部７００−１−１
〜７００−１−ｎ、−−−−−−，７００−Ｎ−１〜７
００−Ｎ−ｎかうなり、各ＬＳリンク同期部７００にお
いてただ１つのマスター・クロックとなりうるクロック
源を選択する。第２−２図においては、ＬＳリンク同期
部７００−１−１と７００−Ｎ−ｎとが選択されている
。

上りのリンク伝送路ＬＬＩにより選択されたクロック源
を受けた第３階層Ｌ３をなすマスター・スイッチ１００
では、ＭＳリンク同期部２００−１〜２００−ｑのほか
にデジタル・トランク１４０−１〜１４０−ｎがある。

デジタル・トランク１４０−１〜１４０−ｎにもデジタ
ル回線であるクロック源ＣＬが接続されているから、こ
の第３階層において、すでにデジタル・トランク１４０
−１がマスター・クロック（ＭＣ）として選択されてい
る場合には他のＭＳリンク同期部２００−１〜２００−
Ｑやデジタル・トランク１４０−２〜１４０−ｎはマス
ター・クロックとして選択されることはない。しかしな
がら、マスター・クロックとして選択されていたデジタ
ル・トランク１４０−１がオフされたときには、だだち
［ＭＳリンク同期部２００−１が選択され、これがマス
ター・クロック（ＭＣ）となる。

多くのクロック源の中からただ１つが選択されてマスタ
ー・クロックとなるが、多くのクロック源、すなわち、
デジタル回線が同時に接続された場合には複数のデジタ
ル・トランク１４０，６４０あるいはＭＳリンク同期部
２００が同時にビジィ信号１０７を送出すると競合が生
じることになる。この競合状態においても、ただ１つの
クロック源を選択する競合制御が行われる。この競合制
御のために起動パルスが使用される。

第２−３図には第１階層Ｌ１における起動パルスのタイ
ミングが示されている。

多くのデジタル・トランク６４０−１−１〜６４０−Ｎ
−ｎ　（第２−２図参照）において第２−３図（ａ）〜
（ｄ）に示すようなタイミングの起動パルスがそれぞれ
つくられ、その起動パルスの期間中にビジィ信号１０７
をチエツクする。（ａ）はデジタル・トランク６４０−
１−１の内部において発生する起動パルスであり、その
パルス間隔は１フレームの時間である１２５μｓであり
、そのパルス幅ＴＲは、マスター・スイッチ１００がら
最も遠方にあるローカル・スイッチ６００への往復時間
（ラウンド・トリップ遅延時間）よりも大きくとっであ
る。各起動パルスは（ｂ）、（ｃ）、（ｄ）に示したよ
うに、このパルス幅丁。たけ遅れて発生するから、タイ
ミングが互いに一致することはない。

第２−４図は各起動パルスを発生する方法を示している
。（ａ）は２．０４８Ｍ　ＨＺの第１クロツク信号６１
９９（第１−４図）、（ｂ）は１２５μｓ周期のフレー
ム信号６０２（第１−４図）、（Ｃ）は起動パルスの信
号７２１９を発生する各デジタル・トランク６４０にそ
れぞれあらかじめＰＮＯ〜７として付与されている識別
番号７２１９　ＮＯｏであり、（ｄ）には７２１９−０
が、（ｅ）には７２１９−１が、（ｆ）には７２１９−
２が、（ｇ）には７２１９−２５５が示されている。こ
こにおいて、起動パルスの信号７２１９の幅４８８ｎｓ
は第２−３図においてはＴＲとして示された時間である
。このように（ｂ）のフレーム信号６０２３０）を基準
にして、それぞれの識別番号７２１９　　Ｎｏ、に応じ
てオーバーラツプしないように各起動パルスを発生して
いる。

この起動パルス発生の動作はマスター・スイッチ１００
においても同様に行われる。

第２−５図はマスター・クロックの切替えシーケンスの
一実施例を示している。

（ａ）はＬＳリンク同期部７００の状態番号ＳＬ１〜Ｓ
Ｌ８を、（ｂ）は信号７１８８（第１−４図）を、（Ｃ
）はマスター権指定ビットＭＣＤ（第２−１Ａ図）を、
（ｄ＞はビジィ信号１０７を、（ｅ）はマスター権制御
信号６０４を、（ｆ）はＬＳリンク同期部７００の動作
状態を、（Ｃ７＞はＭＳリンク同期部２００の動作状態
を、（ｈ）はＭＳリンク同期部２００からビジィ信号１
０７として出力される信号２１７９を、（ｉ）はマスタ
ー送出権要求ビットＭＲＱ　（第２−１Ｂ図）を、（ｊ
＞はビジィ信号１０７を、（ｋ＞はＭＳリンク同期部２
００の状態番号ＳＭ１〜ＳＭ８を表わしている。

ＬＳリンク同期、９８７００およびＭＳリンク同期部２
００はともにリセット信号６０９，１０９（第１−４図
、第１−３図）によってリセットされ、それぞれ（ａ＞
のＳＬＩ、（ｋ）のＳＭｌの状態にある。ＭＳリンク同
期部２００はマスター権を指定する（Ｃ）のマスター権
指定ビットＭＣＤ＝“１″のままとして、マスター権を
ＬＳリンク同期部に付与してはおらず、マスタ権を保有
している状態Ｍ（ｇ＞にある。

一方、ＬＳリンク同期部７００はＳＬｌの状態（ａ）に
あって、まだ（ｅ）のマスター権制御信号６０４は“Ｈ
ＩＩであり、ＭＳリンク同期部２００に対してマスター
権を要求するマスター権要求ビットＭＲＱを送出できな
いスレーブＳｂ状態（ｆ＞にある。そこでＬＳリンク同
期部７００は（ｅ）のマスター権制御信号６０４が“Ｈ
゛°であることを検出すると、マスター権制御信号６０
４を“Ｌ″にするべく信＠７１８９（第１−４図）を出
力し、（ｅ）のマスター権制御信号６０４は゛ビ′とな
り、ＬＳリンク同期部７００は５Ｌ２（ａ）の状態に移
行し、ＭＳリンク同期部２００に対してマスター権を要
求するマスター権要求ビットＭＲＱを送出可能なスレー
ブＳｂ状態（ｆ）になる。たとえばローカル・スイッチ
６００−１内のデジタル・トランク６４０−１−１〜６
４０−１−ｎ（第２−２図）のなかから、ただ１つマス
ター・クロック候補が選択されると、ローカル・スイッ
チ６００−１内のビジィ信号６０７（第２−５図（ｄ）
）が“′Ｌ″となり、ＬＳリンク同期部７００からマス
ター権要求ビットＭＲＱ＝“Ｏ″がＭＳリンク同期部２
００に対して出力され（ｆ）→（ｇ）、ＬＳリンク同期
部７００はＳ１３　（ａ）の状態になり、ＭＳリンク同
期部２００からマスター権指定ヒツトＭＣＤ＝“Ｏｍｅ
が送られてくるのを待つスレーブＳ。（ｆ）の状態にな
る。

一方、ＭＳリンク同期部２００は、ＬＳリンク同期部７
００からマスター権要求ビットＭＲＱ＝“′Ｏ″を受け
ると３Ｍ２　（第２−５図（ｋ））の状態になり、それ
まで“ＨＰｆであったビジィ信号１０７（ｊ＞をＬ　ｔ
ｔにするために（ｈ）の信号２１７９を“Ｌ　Ｉｔにす
る。そこでこのスレーブＳ１の状態を１２８ｍ５の間続
けると、１３リンク同期部７００に対して、マスター権
指定ビットＭＣＤ＝“Ｏ゛′を送出しくｇ）→（ｆ）、
５Ｍ３（ｋ＞の状態、すなわちスレーブＳ２の状態に入
る。

ＬＳリンク同期部７００がマスター権指定ビットＭＣＤ
＝“Ｏ”　（Ｃ）を受けると、（ｂ）の信号７１８８’
“Ｌ　９９を送出してクロック送出制御信号６０５（第
１−４図）を“Ｌ　ｔｔにして、５Ｌ４（ａ）の状態、
すなわちマスター権を保有した状態Ｍ、（ｆ）になり、
デジタル・トランク６４０から抽出したマスター・クロ
ックをＭＳリンク同期部２００へ送出する。ローカル・
スイッチ６００に含まれたデジタル・トランク６４０が
通信を終了すると、（ｄ＞のビジィ信号６０７は“′Ｈ
′′となり、（ｂ）の信号７１８８も“Ｈｅｅとなり、
クロック送出制御信号６０５は“”　＋１”となって、
ＬＳリンク同期部７００からＭＳリンク同期部２ＯＯへ
のマスター権要求ビットＭＲＱ　（ｉ　）は“１″とな
り、マスター権はＭＳリンク同期部２００へ返され（ｆ
）→（Ｃ７）、ＬＳリンク同期部７００はＳＬ５　（ａ
）の状態、すなわちスレーブＳｂの状態になる。

マスター権がＭＳリンク同期部２００へ返されると、再
びマスター状態Ｍ（ｇ＞となる。そこでマスター・スイ
ッチ１００内のデジタル・トランク１４０から呼が発生
してデジタル・トランク１４０の１つがマスター・クロ
ック（なると、（ｊ＞のビジィ信号１０７は“′Ｌ″に
なり３Ｍ５　（ｋ）の状態になるが、ＭＳリンク同期部
２００がマスター権を保有している状態Ｍ（Ｃ１）は持
続する。

このような状態Ｍにあって、ＬＳリンク同期部７００か
らマスター権要求ビットＭＲＱ＝　’“ＯＩｔが送出さ
れると、ＬＳリンク同期部７００は５Ｌ６（ａ）の状態
、すなわちスレーブＳ。の状態になり、ＭＳリンク同期
部２００では（ｊ＞のビジィ信号１０７がビジィ状態で
ない“１′′になるのを３Ｍ６　（ｋ）の間侍つＴ１２
８ｍ５の間５Ｍ７（ｋ）、すなわちスレーブＳ１の状態
を経過すると、ＬＳリンク同期部７００に対してマスタ
ー権指定ビットＭＣＤ＝　’“ＯＩｔを送出して、５Ｍ
８（ｋ）、すなわちスレーブＳ２　（ｇ）の状態になる
。マスター権指定どットＭＣＤ−“Ｏｔｌを受けたＬＳ
リンク同期部７００は、ＳＬ７　（ａ＞、すなわちマス
ターＭ、の状態（ｆ）に再び移る。

第２−６図はマスター・クロックの切替えシーケンスに
あけるクロック経路を示す回路図である。

これを用いて種々の場合のクロック経路を説明する。

マスター・スイッチ１００内にマスター・クロックが存
在する場合は、ローカル・スイッチ６００はスレーブ状
態にある。このときは、ＬＳリンク同期部７００−１の
スイッチ７００−１−３Ｗがオンで伯のＬＳリンク同期
部７００−２〜７０Ｑ−ｎのスイッチ７００−２−３Ｗ
　〜７００−ｎ−８Ｗがオフであり、ＭＳリンク同期部
２００−１〜２００−ｎのスイッチ２００−１−３Ｗ〜
２ｏｏ−ｎ−ｓｗがオフであり、ＬＳリンク同期部７０
０−１だけがスレーブＳｂ、またはＳ。（第２−５図（
ｆ））の状態にあり、他のＬＳリンク同期部７００−２
〜７００−ｎはスレーブＳａ（第２−５図（ｆ））の状
態にある。この状態においては、ＬＳリンク同期部７０
０−１だけが第２クロツク信号６０８を出力することが
でき、ＭＳリンク同期部２００−１〜２００−　ｎ　ハ
、マスターＭ（第２−５図（ｑ））の状態にある。

マスター・クロックがマスター・スイッチ１００からロ
ーカル・スイッチ６００に移動する場合、マスター・ス
イッチ１００がマスターからスレーブの状態へ、ローカ
ル・スイッチ６００はスレーブからマスターの状態へと
遷移するので、この遷移過程においては、相互に相手に
対して同期する相互同期状態が発生する。この相互同期
状態においては、スイッチ７００−１−３Ｗがオンであ
るのに加えてスイッチ２００−１−３Ｗもオンである。

この相互同期状態での同期周波数を伝送路の遅延時間に
依存させないために、リンク伝送路ＬＤ。

ＬＬＩの相互同期状態での一巡ループ遅延を同期周波数
における同期信号の周期の整数倍にするように、ＭＳリ
ンク同期部２００において遅延量を調整する。

この目的のためｋ、マスター・クロックの切替えシーケ
ンスにおけるクロック経路を示す第２−６図（おいて、
ＭＳリンク同期部たとえば２００−１の受信機２００−
１−Ｒは、上りのリンク伝送路ＬＬＩを介してＬＳリン
ク同期部７００−１からマスター権要求ピットＭＲＱ＝
“Ｏｔｔを受けると、ここで１２６ｍ５ｅｃの期間遅延
補償動作を行ない、リンク伝送路ＬＤ、ＬＵの一巡のル
ープ遅延を同期信号周期の整数倍にするように調整する
。

調整の結果、ループ遅延が同期信号周期の整数倍になる
と、ＭＳおよびＬＳ同期部２００．７００間の相互同期
時の同期周波数は、リンク伝送路ＬＤ、ＬＬＩの遅延時
間に影響されず、受信機２００−１−Ｒの自走発振周波
数に等しくなる。これは、ＭＳおよびＬＳリンク同期部
２００および７００に要求される同期周波数からの偏差
が、たとえばＭＳリンク同期部２００−１に含まれた受
信ｌｌ２００−１−Ｒの自走発信周波数の精度で決定さ
れることを意味する。このときＭＳリンク同期部２００
−１はスレーブＳ１の状態になり、ＬＳリンク同期部７
００−１はスレーブＳ。の状態になる（第２−５図）。

第２−６図に示したローカル・スイッチ６００側のＬＳ
リンク同期部７００−１にマスター・クロックが移動す
ると、スイッチ２００−１−８Ｗがオンのままスイッチ
７００−１−８Ｗはオフになり、他のスイッチはオフの
ままである。するとクロック発生器６１０の第１クロツ
ク信号６１９９はＬＳリンク同期部７００−１を介し、
上りのリンク伝送路ＬＵにより伝送され、受信１１２０
０−１−Ｒで受信され、スイッチ２００−１−３Ｗを介
して第２クロツク信号１０８が出力される。

この第２クロツク信号１０８はパルス発生器１１０に印
加され、それに同期した第１クロツク信号１１９９が出
力される。このときＭＳリンク同期部２００−１はスレ
ーブＳ２の状態、ＬＳリンク同期部７００−１はマスタ
ー町の状態となる（第２−５図（ｆ）、　　（ｑ））。

ＬＳリンク同期部７００−１からマスター・クロックが
ＭＳリンク同期部２００−１に移動する過程では、しＳ
リンク同期部７００−１がマスターからスレーブ状態に
、ＭＳリンク同期部２００１がスレーブからマスター状
態に移行するから、その過程において、互いに相手に同
期する相互同期状態が発生する。このときにはスイッチ
２００−１−３Ｗとスイッチ７００−１−３Ｗとが同時
にオンになっている。

この状態では、リンク伝送路ＬＤ、ＬｔＪの伝送遅延時
間は、第２−５図（ｋ）のＭＳリンク同期部２００の状
態番号ＳＭ８までの遅延補償動作により、すでに補償さ
れているので、相互同期状態の同期周波数は、ＭＳリン
ク同期部２００−１の受信１１２００−１−Ｒの自走発
振周波数と等しくなる。ここではＭＳリンク同期部２０
０−１はスレーブＳ２の状態、ＬＳリンク同期部７００
−１はスレーブＳｂの状態になる（第２−５図（ｆ）。

（ｑ））。

ローカル・スイッチ６００内にはＬＳリンク同期部７０
０−１のほかに多くの７００−２〜７０ｏ−ｎが含まれ
ているが、ＬＳリンク同期部７００−１が一旦スレープ
Ｓ、の状態からＳｂの状態に移行してアクセス権を取得
すると、他のＬＳリンク同期部７００−２〜７００−ｎ
はマスター権制御信号６０４が“Ｌ　９１となっている
ために（第２−５図）、アクセス権を要求することはで
きない。このようにして、１つのローカル・スイッチ６
００の内部において、ただ１つのＬＳリンク同期部７０
０がアクセス権を獲得すると、このＬＳリンク同期部７
００のみがマスター権指定ビットＭＣＤを受信し、マス
ター権要求ビットＭＲＱを送信することが可能となる。

第３−１図はクロック発生器１１０の回路構成を示して
いる。６４ｋＨｚの第２クロツク信号１０８を受けて、
デジタルＰＬＬ回路１１１でそれに位相同期した１、　
０２４Ｍ　ＨＺの信号１１５９を発生している。この信
号１１５９はアナログＰＬＬ回路１１８に印加され、こ
れに同期した８、１９２ＭＨ２の信号１１８９を発生す
る。信号１１８９は１／２分周器１１９０で分周されて
、４．０９６Ｍ　Ｈ２の信号１１９８が出力される。ま
た、信号１１８９は１／４分周器で分周されて２．０４
８Ｍ　ＨＺの第１クロツク信号１１９９が出力されてい
る。

第３−２図はデジタルＰＬＬ回路１１１の回路構成を示
している。６４ｋＨｚの第２クロツク信号１０８と１．
０２４ＭＨ２の信号１１５９は位相比較器１１１０に印
加され、信号１１６９と第２クロツク信号１０８とを比
較して信号１１６９の位相が進んでいるときは信号１１
１８を、遅れているときは信号１１１９を出力する。２
つの信号１１１８．１１１９と１．０２４ＭＨ２の信号
１１５９を受けた積分器として動作するランダム・ウオ
ーク・フィルタ１１２０では、信号１１６９の位相が進
んでいる場合に“Ｈｔｏとなる信号１１３８を、位相が
遅れている場合に“′Ｈ″となる信号１１３９を出力し
ている。

信号１１３８と１１３９および１１５９を印加された分
周比制御回路１１４０では、位相の選みおよび遅れを生
じたときに ｉｎ　Ｈｔｔとなる信号１１４８と位相が進んだときに
のみ“Ｌ　１１を示す信号１１４９を出力し、これを分
周回路１１５０に印加している。

分周回路１１５０には、分周比を制御する信号１１４８
．１１４９のほかに水晶発振器１１７０からの２０．４
８ＭＨ２の信号１１７９が印加され、この信号１１７９
を分周して１．０２４ＭＨ２の信号１１５９を得ている
。信号１１５９は分周回路１１６０において、ざらに分
周されて６４ｋＨｚの信号１１６９が出力され、これが
位相比較器１１０において６４ｋＨｚの第２クロツク信
号１０８と比較される。このようにして第２クロツク信
号１０Ｂに位相同期した１、０２４ＭＨｚの信号１１５
９が得られる。

第３−３Ａ図は位相比較器１１１０の回路を示している
。ここで１１１１〜１１１３はＤフリップ・フロップ、
１１１４はアンド・ゲート、１１１５．１１１６はナン
ド・ゲートである。

第３−３Ｂ図は、信号１１６９の位相が第２クロツク信
号１０Ｂに対して遅れているときの第３−３Ａ図の各部
の波形を示している。（ａ）には１．０２４ＭＨｚの信
号１１５９が、（ｂ）には基準となる６４ｋＨｚの第２
クロツク信号１０８が、（ｃ）には（ａ）の信号１１５
９を１６分周した信号１１６９が、（ｄ）にはＤフリッ
プ・フロップ１１１１のＱ出力が、（ｅ）にはＤフリッ
プ・７０ツブ１１１１のノットＱ出力が、（ｆ）にはＤ
フリップ・フロップ１７１２のＱ出力が、（ｇ＞にはＤ
フリップ・フロップ１１１３のノットＱ出力が、（ｈ）
にはアンド・ゲート１１１４の出力が、（ｉ）および（
ｊ＞にはそれぞれすしド・ゲート１１１５および１１１
６の出力である信号１１１８および１１１９が示されて
いる。第２クロツク信号１０８（ｂ）の立上りでサンプ
ルされると、それまＴ−（ｄ）および（ｅ）の１１１０
．ノットＱの不定値ＵＤを示していた値は、それぞれ“
Ｌ″および“Ｈｔｔに定まる。

第３−４Ａ図は、第３−２図のランダム・ウオーク・フ
ィルタ１１２０の回路を示している。ここで１１２１は
アップ・ダウン・カウンタであり、そのダウン端子ＤＷ
に信＠１１１９が、アンプ端子ＵＰに信号１１１８が印
加され、そのボロウ端子ＢＲＷからの出力は、インバー
タ１１２８を介してＤフリップ・フロップ１１２４のデ
ータ端子りに印加され、出力ＱＡ−ＱＤはコンパレータ
１１２２に印加され、そのロード端子ＬＤにはノア・ゲ
ート１１２６の出力が印加されている。コンパレータ１
１２２では入力端子ＡＯ〜Ａ３と８０〜Ｂ３の値が比較
され、Ａ＝８のときに出力がインバータ１１２７を介し
て信号１１１８を印加されているノア・ゲートｌ　１２
５を介してＤフリップ・７０ツブ１１２３に印加される
。Ｄクリップ・７０ツブ１１２３と１１２４の出力であ
る信号１１３８．１１３９はノア・ゲート１１２６に印
加される。

第３−４Ｂ図は第２クロツク信号１０Ｂに対して信号１
１６９の位相が遅れている場合の第３−４Ａ図の各部の
波形を示している。（ａ）は信号１１５９を、（ｂ）は
信号１１１８を、（Ｃ）は信号１１１９を、（ｄ＞はア
ップ・カウンタ１１２１のポロウ端子ＢＲＷの波形を、
（ｅ）はＤフリップ・フロップ１１２４のデータ端子り
の波形を、（ｇ）はアップ・カウンタ１１２つのロード
端子ＬＤの波形を示している。（Ｃ）の信号１１１９が
“Ｈ″からＬ　ＩＩになり、再びＨ７９になるとカウン
ト値（ＱＡ〜ＯＤの値）ＣｖはＯから２になる。つぎに
信号１１１９が“ＨパからＬ　ＩＩになり“Ｈｔｏにな
・ると、カウンタ値ＣＶは１になることを示している。

第３−４Ｃ図は、第２クロツク信号１０８に対して信号
１１６９の位相が進んでいる場合の、第３−４Ａ図の各
部の波形を示している。その（ａ）、（ｂ）、（ｃ）、
　　（ｇ）は第３−４Ｂ図の（ａ）、（ｂ）、（ｃ）、
（ｇ＞の信号に同じである。

第３−４Ｃ図（ｄ＞はコンパレータ１１２２の出力Ａ＝
８を表わし、（ｅ）はＤフリップ・フロップ１１２３の
データ端子りの波形を表わし、（ｆ）は信号１１３８の
波形を表わしている。（ｂ）の信号−１１１８か゛Ｈパ
から“Ｌ　＋ｔになり再び“ＨＰ＋になったとき、カウ
ンタ値（ＱＡ〜ＱＤの値）ＣＶは３から４になる。つぎ
に信号１１１８が“Ｈ″から“′Ｌ″になり′Ｈ′にな
ると、カウンタ値ＣＶは２になることを示している。

第３−５Ａ図は第３−２図の分周比制御回路１１４０と
２つの分周回路１１５０．１１６０の回路を示している
。分周比制御回路１１４０にはアンド・ゲート１１４１
．１１４２．オア・ゲート１１４３とインバータ１１４
４が含まれ、分周回路１１５０にはカウンタ１１５１．
Ｄフリップ・フロップ１１５２とインバータ１１５３が
含まれ、分周回路１１６０はカウンタから成っている。

第３−５Ｂ図は第２クロツク信号１０８に対して信号１
１６９の位相が進んでいるときの第３−５Ａ図の回路の
各部の波形を示している。（ａ）は信号１１７９を、（
ｂ）はカウンタ１１５１のキャリイ端子ＣＲＹの波形と
、カウンタ１１５１のカウント１ｆｉＣｖを、（Ｃ）は
信号１１５９を、（ｄ＞は信号１１３８を、（ｅ）は信
号１１３９を、（ｆ＞は信号１１４８を、（Ｃ１）は信
号］１４９を示している。ここで（ｂ）のカウンタ］１
５１のカウント値ＣＶ＝１５のときにキャリイ端子ＣＲ
Ｙの信号が（ａ＞の信号１１７９の１周期の間“Ｈ′′
になると、カウンタ１１５１のロード端子ＬＤに６がロ
ードされＣＶ＝６となる。つぎにＣＶ＝１５になった直
後においては５かロードされＣＶ＝５となる。つぎに、
ＣＶ＝１５になった直後においては、６がロードされＣ
Ｖ＝６ｋｍなる。このとき、（Ｃ）の信＠１１５９は破
線で示す正確な時間位置よりも（ａ）の信号１１７９の
１周期分の時間ｊ６だけ遅れていることを示している。

第３−５Ｃ図は第３−５Ｂ図に対応しており、異なるの
は第２クロツク信号１０８に対して信号１１６９の位相
が遅れている場合の動作を示している。ここでは（Ｃ）
の信号１１５９は時間ｔｐだけ破線で示した正確な時間
位置よりも進んでいることを示している。

第３−６図は第３−１図に示したアナログＰＬＬ回路１
１８と１／２分周器１１９０と１／４分周器１１９１の
回路を示している。アナログＰ［Ｌ回路１１８はアナロ
グＰＬＬ１１８０（たとえば７４ＨＣ４０４６）と１／
８分周器１１８１と、抵抗１１８２〜１１８４とコンデ
ンサ１１８５゜１１８６からなっている。アナログＰＬ
Ｌ１１８０の出力端子■０からの信号１１８９は８．１
９２ＭＨ２であり、これが１７２分周器１１９０で分周
されて、４．０９６Ｍ　ＨＺの信号１１９８となり、ま
た信号１１８９は１／４分周器１１９１で分周されて、
２．０４８Ｍ　ＨＺの第１クロツク信号となる。

第４−１図はデジタル・トランク１４０の回路構成を示
している。ここでデジタル回線インタフェース１４１に
はデジタル回線への出力Ｄｏとデジタル回線からの人力
ＤＩが接続され、フレーム信号１０２と、ハイウェイ・
スイッチ１０１からのＰＣＭ入力信号１０３と２．０４
８Ｍ　ＨＺの第１クロツク信号１１９９とリセット信号
１０９を印加され、ハイウェイ・スイッチ１０１に対し
てＰＣＭ出力信号１４２１が出力され、デジタル回線の
入力ＤＩから抽出した６４ｋＨｚのクロックの周期を有
する信号１４３２と、フレーム信号の周期の同期用の信
号１４２７を出力している。

起動パルス作成回路１４５では、第１クロツク信号１１
９９とフレーム信号１０２とリセット信号１０９を受け
て、識別番号ＰＮＯ〜７により定まったタイミングで、
第２−３図に示したものと同じ起動パルス信号１４７９
を発生する。

信号１４３２．１４２７．１４７９とじシイ信号１０７
．リセット信号１０９を印加されたトランク・アービタ
１５１では、自己のクロック源がマスター・クロックと
なることができるか否かを判断し、マスター・クロック
用の信号１５２９とビジィ信号１０７をＬ″にしてビジ
ィを表示するための信号１５２８を出力している。

第４−２図はデジタル回線インタフェース１４１の回路
を示している。トライバ／レシーバ回路１４１３　（Ｅ
ＮｌｏｌＡ　　アンリツ製）はデジタル回線の出力ＤＯ
へ出力端子ＴＡ、ｉｓからＡＭｌ　（Ａｌｔｅｒｎａｔ
ｅ　）ｌａｒｋ　Ｉｎｖｅｒｓｉｏｎ）符号で信号を送
出し、デジタル回線からの入力ＤＩを入力端子ＲＡ、Ｒ
ＢでＡＭＩ符号で受信している。信号処理器１４１２　
（ＨＤ８１５０１　　日立製）では入力端子ＴＢに印加
されたＢチャネル・インタフェース１４１１からの信号
１４２２３０）をＡＭＩ符号に変換処理して２つの出力
端子ＴＡＭＩ　Ｐ、ＴＡＭＩＮから信号１４２３．１４
２４として送出し、これがドライバ／レシーバ回路１４
１３の入力端子ＴＤ＋、ＴＤ−に印加されデジタル回線
の出力ＤＯに送出される。

ドライバ／レシーバ回路１４１３でデジタル回線の入力
ＤＩによって受けたＡＭＩ信号は、出力端子ＲＤ十、Ｒ
Ｄ−から信号１４２９．１４３０として送出され、信号
処理器１４１２の入力端子ＲＡＭＩＰ、ＲＡＭＩＮで受
けて、出力端子ＲＢから信号１４２５として送出し、Ｂ
チャネル・インタフェース１４１１で割当てられたタイ
ム・スロットを用いて、信号１４２１としてハイウェイ
・スイッチ１０１へ送出する。

ハイウェイ・スイッチ１０１からのＰＣＭ入力信号１０
３は、Ｂチャネル・インタフェース１４１１において受
信されて、そこで割当られたタイム・スロットに収容さ
れた信号を取り出して、信号１４２２として信号処理器
１４１２へ送出している。

ドライバ・レシーバ１４１３は、電源投入を検出すると
、出力端子ＬＰＤから信号１４３１を信号処理器１４１
２の入力端子ＶＤＥ王へ送り、ここで電源投入を知った
信号処理器１４１２は、起動させられる。

−Ｂチャネル・インタフェース１４１１および信号処理
器１４１２はともにリセット信号１０９を受けてから動
作を開始するが、信号処理器１４１２はデジタル回線の
入力Ｄ１からの信号に同期したとき、出力端子ＳＹから
同期が確立したことを示す信号１４２７を送出する。ま
た信号処理器１４１２はデジタル回線の入力ＤＩから送
られてきた信号から８ｋｔ−１ｚの信号１４２６と１２
８ｋＨ２の信号１４２８を抽出し、信号１４２８を１ｚ
２分周器１４１４で分周して６４ｋＨｚの信号１４３２
３０）を出力する。

Ｂチャネル・インタフェースはｇｌＪ当てられたタイム
・スロットから信号を取り出し、または割当てられたタ
イム・スロットへ信号を挿入するために、フレーム信号
１０２．２．０４８ＭＨ１の第１クロツク信号１１９９
．１２８ｋｌ−１ｚの信号１４２８．８ｋＨｚの信号１
４２６を用いている。

第４−３図は起動パルス作成回路１４５を示している。

ここにはカウンタ１４５１，１４５２、Ｄフリップ・フ
ロップ１４５３、エクスクル−シブ・ノア・ゲート１４
６０〜１４６７、ナンド・ゲート１４５４とインバータ
１４５５が用いられている。リセット信号１０９を受け
た後、フレーム信号１０２３０）を基準にして、識別番
号ＰＮＯ〜７により定められたタイミングを得るために
第１クロツク信号１１９９が２つのカウンタ（よりカウ
ントされて、所定のタイミングでＤフリップ・７０ツブ
１４５３から起動パルス信号１４７９が出力される（第
２−３図、第２−４図参照）。

第４−４図はトランク・アービタ１５１の回路を示して
いる。ここにはＪ−にフリップ・フロップ１５１Ｌアン
ド・ゲート１５１２．１５１３゜１５１４とインバータ
１５１５が含まれている。

６４ｋＨ２の信号１４３２と、ビジィ信号１０７と、同
期状態を示す信号１４２７と、起動パルス１４７９と、
リセット信号１０９を受けて、ビジィ信号１０７がＨｅ
ｔであり、同期状態になったときにビジィ信号１０７を
“Ｌ　Ｉ９にするための信号１５２８と、第２クロツク
信号１０８となる信号１５２９を送出する。

第５−１八図ないし第５−１Ｃ図はＭＳリンク同期部２
００の構成を示している。そこにはＭＳアービタ回路２
１０．起動パルス作成回路２２０゜ＭＳビット同期回路
２３０．フレーム同期回路３１０、同期状態回路３２０
．送信回路３３０．送信タイミング作成回路３５０．送
信符号変換回路３６０、受信符号変換回路３７０．受信
タイミング作成回路３８０．受信バッファ回路４００が
多くの入出力信号をともなって含まれている。

第５−２八図ないし第５−２Ｃ図には、ＭＳリンク同期
部２００がＬＳリンク同期部７００からの上りリンク伝
送路ＬＵにより送られてきた信号を受けて、ハイウェイ
・スイッチ１０１へＰＣＭ信号を出力する場合の多くの
信号のタイム・チャートを示している。これらの図にお
いて、（ａ）の信号２８４８および（ｂ）の信号２３１
８はＭＳビット同期回路２３０の出力である。（Ｃ）の
信号３７１７および（ｄ＞の信号３７１９は受信符号変
換回路３７０の出力である。（ｅ）のバス信号３１６．
（ｆ）のバス信号３１７および（Ｃｌ）の信号３１４９
はフレーム同期回路３１０の出力である。（ｈ）の信号
４０２２．（ｉ）の信＠４０２３、（ｐ）の信号４０４
６および（ｑ）の信号４１４９は受信バッファ回路４０
０の出力である。この（Ｑ）の信号４１４９はＰＣＭ出
力信号であり、ハイウェイ・スイッチ１０１へ印加され
る。（ｊ＞の信号３８２７．（ｋ）の信号３８２８、（
Ｎ＞の信号３８２９および（ｍ＞の信号３８２６は、受
信タイミング作成回路３８０の出力である。（ｎ＞の信
号１１９９は２．０４８Ｍ　ＨＺの第１クロツク信号で
ある。

第５−３Ａ図および第５−３Ｂ図はＭＳリンク同期部２
００からＬＳリンク同期部７００へ下りのリンク伝送路
ＬＤにより送る信号を作成する場合の多くの信号のタイ
ム・チャートを示している。

これらの図において（ａ）はフレーム信号１０２である
。（ｂ）の信号２３１９および（Ｃ）の信号２３１８は
ＭＳビット同期回路２３０の出力である。（ｄ）の信号
４０４６は受信バッフ１回路４００の出力である。（ｅ
）のバス信号３５２と（ｆ）のバス信号３５３は送信タ
イミング作成回路３５０の内部に含まれた送信フレーム
・カウンタ回路３５１（第１２−１図）の出力である。

１）の信号３３０９は送信回路３３０の出力である。（
ｈ）の信号３５８５．　　に＞の信号３５８７、＜ｊン
の信号３５８６．（ｐ）の信号３５８４は送信タイミン
グ作成回路３５０の出力である。（ｋ）の信号３５８０
．（１＞の信号３５８１、（ｍ＞の信号３５Ｂ２．（ｎ
）の信号３５８３は送信タイミング作成回路３５０の出
力であるバス信号３５８に含まれた信号である。（Ｑ）
の信号３６１８は送信符号変換回路３６０の出力であり
、下りのリンク伝送路ＬＤによりＬＳリンク同期部７０
０へ送る信号である。

第６−１図はＭＳリンク同期部２００に含まれたＭＳア
ービタ回路２１０の回路構成を示している。ここではビ
ジィ信号１０７の状態を監視してマスター・クロック源
の選択に関する競合制御（アービトレーション）を行っ
ている。ここには入力信号作成回路２１１．−数回路２
１２．タイマ回路２１４．ＭＳリンク・アービタ回路２
１６と受信クロック出力回路２１９が含まれている第６
−２図には入力信号作成回路２１１の回路図が示されて
いる。ここで２１１１はＤフリップ・フロップ、２１１
２はアンド・ゲート、２１１３はインバータである。ビ
ジィ信号１０７の状態を起動パルス作成回路２２０から
の起動パルスである信号２２１９のタイミングでサンプ
ルして出力として信号２１１９を得ている。

第６−３図には一致回路２１２の回路図が示されている
。ここで２１２１〜２１２３はＤフリップ・フロップ、
２１２４はＪＫフリップ・フロップ、２１２５はオア・
ゲート、２１２６はノア・ゲート、２１２７および２１
２８はインバータである。ここでは受信バッファ回路４
００からの信号４０２３が受信タイミング作成回路３８
０からのタイミング用の信号３８２７に一致したときに
出力として信号２１２９を得ている。

第６−４図にはタイマ回路２１４の回路図が示されてい
る。ここで２１４１〜２１４３はカウンタ、２１４４と
２１４５はＤフリップ・フロップ、２１４６はアンド・
ゲートである。ＭＳリンク・アーど夕回路２１６からの
信号２１７６と起動パルス作成回路２２０からの起動パ
ルスである信号２２１９の両信号が“Ｈｔｔのとき、Ｍ
Ｓビット同期回路２３０からの２．０４８Ｍ　ＨＺの信
号２３１８をカウントして１２７カウントしたとき信号
２１４９を出力している。

第６−５図にはＭＳリンク・アービタ回路２１６の回路
図が示されている。ここで２１６１と２１６２はＤフリ
ップ・フロップ、２１６３〜２１６５はナンド・ゲート
、２１６６〜２１６８はノア・ゲート、２１６９はエク
スクル−シブ・ノア・ゲート、２１７１はインバータで
ある。入力信号作成回路２１１からの信号２１１９と、
起動パルス作成回路２２０からの起動パルスである信号
２２］９と、同期状態回路３２０からの信号３２１９と
、−数回路２１２からの信号２１２９と、タイマ回路２
１４からの信号２１４９を受けて、信号２１７６〜２１
７９を出力している。ここで信号２１７９はビジィ状態
を示しており、バスに出力されてビジィ信号１０７どな
る。

第６−６図には受信クロック出力回路２１９の回路図が
示されている。２１９１はＤフリップ・フロップ、２１
９２．２１９３はインバータである。ＭＳリンク・アー
ビタ回路２１６からの信号２１７６をＭＳビット同期回
路２３０からの２．０４８Ｍ　Ｈｚの信号２３１８のタ
イミングでサンプルして信号２１９９を出力している。

第７図にはＭＳリンク同期部２００に含まれた起動パル
ス作成回路２２０の回路図が示されている。ここで２２
０１．２２０２はそれぞれ４ビツトのカウンタ、２２０
３はＤフリップ・７０ツブ、２２０４はナンド・ゲート
、２２０５〜２２０７はインバータ、２２１０〜２２１
７はエクスクル−シブ・ノア・ゲートである。このＭＳ
リンク同期部２００にはあらかじめ識別番号ＰＮＯ〜７
が付与されている。この識別番号にもとづき、受信バッ
ファ回路４００からのフレーム毎に出力される信号４０
４６　（第５−２Ａ図〜第５〜２０図の（ｐ〉）を受け
て、ＭＳビット同期回路２３０からの２．０４８ＭＨ２
の信号２３１８（第５−３Ａ図〜第５−３Ｂ図（Ｃ））
を８ビツトだけカウント・アップして、起動パルスであ
る信号２２１９を発生する。この信号２２１９は第２−
４図の（Ｃ）〜（ＣＩ）において信号７２１９を２２１
９と読みかえたものとなる。

第８−１Ａ図および第８−１Ｂ図はＭＳリンク同期部２
００に含まれたＭＳビット同期回路２３０の構成図であ
る。ここにはクロック発生回路２３０１送信クロツク作
成回路２３１．受信位相比較回路２３２．受信ランダム
・ウオーク・フィルタ回路２３４．受信位相制御回路２
４２．受信位相比較回路２４６．受信位相制御回路２４
９．受信ランダム・ウオーク・フィルタ回路２５４１位
相フイルタ回路２６２と遅延レジスタ回路２８０が含ま
れている。

このＭＳビット同期回路２３０では、上りのリンク伝送
路ＬＬＩによって受信した信号から、ＰＣＭ信号を得る
ために必要なクロックを作成している。また、ＭＳＳア
ビり回路２１０からの制御用の信号２１７６．２１９９
から第２クロツク信号１０８となる信号２５３９を作成
している。

リンク伝送路ＬＤ、ＬＬＪの伝送遅延が、ＭＳみよびＬ
Ｓリンク同期部２００，７００間の相互同期状態にある
ときの同期周波数に影響を及ぼすことを防止するため、
すなわち、同期周波数が伝送路ＬＤ、ＬＵの長さに影響
されて変動することのないようにするために、相互同期
状態におけるリンク伝送路ＬＤ、ＬＵの一巡ループ遅延
が、同期信号の周期の整数倍となるように、遅延量を制
御する遅延レジスタ回路２８０を有している。また、マ
スター・クロック源が切替ったときに第２クロツク信号
１０８となる信号２５３９の位相が急激に変化するのを
防止するために、積分作用をなすランダム・ウオーク・
フィルタ回路２５４，２３４が設けられている。

第８−２図（ａ）および（ｂ）には、それぞれ送信クロ
ック作成回路２３１とクロック発生回路２３０１の回路
図か示されている。（ａ）において、２３１１はシリア
ル・レジスタであり、２３１２はエクスクル−シブ・オ
ア・ゲートである。

クロック発生器１１０で発生された２、　０４８Ｍ　Ｈ
Ｚの第１クロツク信号１１９９（第５−２Ａ図〜第５−
２Ｃ図の（ｎ））を用いて送信用のクロックチアル２．
０４８ＭＨｚの信号２３１８と４．０９６Ｍ　Ｈ７の信
号２３１９（第５−３Ａ図、第５−３Ｂ図の（Ｃ）、（
ｂ））を作成している。

第８−３図には受信位相比較回路２３２の回路図が示さ
れている。ここで２３２１〜２３２５はＤフリップ・フ
ロップ、２３２６．２３２７はナンド・ゲート、２３３
１．２３３２はノア・ゲート、２３３３．２３３４はイ
ンバータである。受信位相制御回路２４２からの２．０
４８Ｍ　ＨＺの信号２４５９　（第５−２Ａ図〜第５−
２Ｃ図の（ｂ））と受信符号変換回路３７０からの信号
３７１７（同図（Ｃ））との位相比較を行って、その比
較結果を信号２３３８．２３３９として出力している。

信号３６１９はリセットのために使用され、信号２８４
６は遅延レジスタ回路２８０からの２０．４８ＭＨ２の
信号である。

第８−４Ａ図〜第８−４Ｅ図には受信ランダム・ウオー
ク・フィルタ回路２３４の回路図か示されている。第８
−４Ａ図において、２３４１．２３４２はマルチプレク
サ、２３４３はエクスクル−シブ・オア・ゲート、２３
４４．２３４５はインバータである。第８−４Ｂ図から
の信号２３５６．２３５７．第８−４Ｃ図からの信号２
３７６゜２３７７．２３７８を受けて信号２３４９を出
力している。

第８−４Ｂ図において２３５１はＤフリップ・フロップ
、２３５２．２３５３はアント・ゲートである。第８−
４Ａ図からの信号２３４９と遅延レジスタ回路２８０か
らの２０．４８ＭＨ２の信号２８４６と送信符号変換回
路３６０からのリセット用の信号３６１９を受けて、信
号２３５６〜２３５９を得ている。

第８−４Ｃ図において、２３６１はマルチプレクサ、２
３６２〜２３６７はＤフリップ・７０ツブ、２３７１は
エクスクル−シブ・オア・ゲート、２３７２．２３７３
はインバータである。受信位相比較回路２３２からの信
号２３３８．２３３９゜第８−４Ｂ図からの信号２３５
８，２３５９．遅延レジスタ回路２８０からの信号２８
４６．第８−４Ｅ図からの信号２４１７．送信符号変換
回路３６０からの信号３６１９と受信位相制御回路２４
２からの信号２４５７を受けて、信号２３７６〜２３７
９を出力している。

第８−４Ｄ図において、２３８１．２３８２はＤフリッ
プ・ノロツブ、２３８３．２３８４はアンド・ゲート、
２３８５はオア・ゲート、２３８６はインバータである
。受信位相比較回路２３２からの信号２３３８，２３３
９．第８−４Ｂ図からの信号２３５８，２３５９．遅延
レジスタ回路２８０からの信号２８４６と送信符号変換
回路３６０からの信号３６１９を受けて、信号２３８７
〜２３８９を出力している。

第８−４Ｅ図において、２４０１〜２４０７はＤフリッ
プ・フロップ、２４１１〜２４１４はアンド・ゲートで
ある。第８−４Ｄ図からの信号２３８７〜２３８９．送
信符号変換回路３６０からの信号３６１９と受信位相制
御回路２４２からの信号２４５７を受けて、信号２４１
７〜２４１９を出力している。

この受信ランダム・ウオーク・フィルタ回路２３４では
、Ｏ〜２の１直をカウント可能なアップ・ダウン・カウ
ンタを構成しており、信号２３３９を信号２８４６の立
下がりでサンプルし、その値か“ＨＩ＋のときの信号２
８４６の立上がりでカウント・ダウンをし、信号２３３
８を信＠　２８４６の立下がりでサンプルし、その値が
“Ｈ１１のときの信号２８４６の立上がりでカウント・
アップしている。

第８−５Ａ図および第８−５Ｂ図（は受信位相制御回路
２４２の回路図か示されている。第８−５Ａ図において
、２４２１は４ビツトのカウンタ、２４２２はＪＫフリ
ップ・フロップ、２４２３゜２４２４はアンド・ゲート
、２４２５はエクスクル−シブ・オア・ゲート、２４２
６．２４２７はインバータである。受信ランダム・ウオ
ーク・フィルタ回路２３４からの信号２４１Ｂ、２４１
９゜遅延レジスタ回路２８０からの信号２８４６と第８
−５Ｂ図からの信号２４５６．２４５８を受けて、信号
２４３７〜２４３９を出力している。

第８−５Ｂ図において、２４４１〜２４４４はＤフリッ
プ・７０ツブ、２４４５〜２４４７はナンド・ゲート、
２４４８はアンド・ゲート、２４５１〜２４５３はイン
バータである。第８−５Ａ図からの信号２４３７．２４
３Ｂ、２４３９．遅延レジスタ回路２８０からの信号２
８４６と受信ランダム・ウオーク・フィルタ回路２３４
からの信号２３７９を受けて信号２４５６〜２４５９を
出力している。

この受信位相制御回路２４２では、受信ランダム・ウオ
ーク・フィルタ回路２３４からの位相制御信号２３７９
．２４１８．２４１９を受けて、２、０４８Ｍ　Ｈｚの
信号２４５９の位相を制御して出力している（第５−２
Ａ図〜第５−２Ｃ図の（ｂ））。

第８−６図には受信位相比較回路２４６の回路図が示さ
れている。ここで２４６１〜２４６５はＤフリップ・フ
ロップ、２４６６〜２４６８はナンド・ゲート、２４７
１〜２４７４はノア・ゲート、２４７５．２４７６はイ
ンバータである。遅延レジスタ回路２８０からの２．０
４８Ｍ　ＨＺの信号２８４９、受信符号変換回路３７０
からの信＠３７１７（第５−２Ａ図〜第５−２Ｃ図（Ｃ
））との位相比較を行って、その比較結果を信号２４８
６〜２４８９として出力している。信号３６１９はリセ
ットのために使用され、信号２８４６は遅延レジスタ回
路２８０からの２０．４８　Ｍｌ−ｆＺの信号である。

第８−７Ａ図ないし第８−７Ｂ図には受信位相制御回路
２４９の回路図が示されている。第８−７Ａ図において
、２４９１はカウンタ、２４９２はＪＫフリップ・フロ
ップ、２４９３．２４９４はアンド・ゲート、２４９５
はエクスクル−シブ・オア・ゲート、２４９６．２４９
７はインバータである。受信ランダム・ウオーク・フィ
ルタ回路２５４からの信号２６１８．２６１９．遅延レ
ジスタ回路２８０からの信号２８４６と第８−７Ｂ図か
らの信号２５２６．２５２８を受けて、信号２５０７〜
２５０９を出力している。

第８−７Ｂ図において、２５１１〜２５１４はＤフリッ
プ・フロップ、２５１５〜２５１７はナンド・ゲート、
２５１８はアンド・ゲート、２５２１〜２５２３はイン
バータである。第８−７Ａ図からの信号２５０７．２５
０８，２５０９．遅延レジスタ回路２８０からの信号２
８４６と受信ランダム・ウオーク・フィルタ回路２５４
からの信号２５７９を受けて信号２５２６〜２５２９を
出力している。

第８−７Ｂ図において、２５３１はカウンタ、２５３２
はＪＫフリップ・フロップ、２５３３はナンド・ゲート
、２５３４はエクスクル−シブ・オア・ゲートである。

ここでは２．０４８Ｍ　ＨＺの信号２５２９を３２分周
して６４ｋＨｚの信号２５３９を得ている。

この受信位相制御回路２４９では、受信ランダム・ウオ
ーク・フィルタ回路２５４からの位相制御信号２５７９
．２６１８．２６１９を受けて、６４ｋＨｚの信号２５
３９の位相を制御して出力している。この信号２５３９
は第２クロツク信号１０８として使われる。

第８−８Ａ図ないし第８−８Ｅ図には受信ランダム・ウ
オーク・フィルタ回路２５４の回路図が示されている。

第８−８Ａ図において２５４１゜２５４２はマルチプレ
クサ、２５４３はエクスクルーシブ・オア・ゲート、２
５４４．２５４５はインバータである。第８−８Ｂ図か
らの信号２５５６．２５５７．第８−８Ｃ図からの信号
２５７６．２５７７．２５７８を受けて信号２５４９を
出力している。

第８−８Ｂ図において２５５１はＤフリップ・７０ツブ
、２５５２．２５５３はアンド・ゲートである。第８−
８Ａ図からの信号２５４９と遅延　゛レジスタ回路２８
０からの２０．４８ＭＨ２の信号２８４６と送信符号変
換回路３６０からのリセット用の信号３６１９を受けて
、信号２５５６〜２５５９を得ている。

第８−８Ｃ図において、２５６１はマルチプレクサ、２
５６２〜２５６７はＤフリップ・７０ツブ、２５７１は
エクスクル−シブ・オア・ゲート、２５７２．２５７３
はインバータである。受信位相比較回路２４６からの信
号２４８６，２４８７゜第８−８Ｂ図からの信号２５５
８．２５５９．遅延レジスタ回路２８０からの信号２８
４６．第８−８Ｅ図からの信号２６１７．送信符号変換
回路３６０からの信号３６１９と受信位相制御回路２４
９からの信号２５２７を受けて、信号２５７６〜２５７
９を出力している。

第８−８Ｄ図において、２５８１．２５８２はＤフリッ
プ・フロップ、２５８３．２５８４はアンド・ゲート、
２５８５はオア・ゲート、２５８６はインバータである
。受信位相比較回路２４６からの信号２４８６．２４８
７．第８−８Ｂ図からの信号２５５Ｂ、２５５９．遅延
レジスタ回路２８０からの信号２８４６と送信符号変換
回路３６０からの信号３６１９を受けて、信号２５８７
〜２５８９を出力している。

第８−８Ｅ図において、２６０１〜２６０７はフリップ
・フロップ、２６１１〜２６１４はアンド・ゲートであ
る。第８−８Ｄ図からの信号２５８７〜２５８９．送信
符号変換回路３６０からの信号３６１９と受信位相制御
回路２４９からの信号２５２７を受けて信号２６１７〜
２６１９を出力している。

この受信ランダム・ウオーク・フィルタ回路２５４では
、Ｏ〜２の値をカウント可能なアップ・ダウン・カウン
タを構成しており、信号２５３９を信号２８４６の立下
がりでサンプルし、その値が“Ｈ１１のときの信号２８
４６の立上がりでカウント・ダウンをし、信号２４８６
を信号２８４６の立下がりでサンプルし、その値が“Ｈ
０９のときの信号２８４６の立上がりでカウント・アッ
プしている。

第８−９Ａ図ないし第８−９に図には位相フィルタ回路
の回路図が示されている。第８−９Ａ図において、２６
２１〜２６２３はナンド・ゲート、２６２４〜２６２７
はエクスクル−シブ・オア・ゲート、２６２８はインバ
ータであり、第８−９Ｅ図からの信号２６８６ａ　〜ｅ
、２６８７ａ　〜ｅを受けて信号２６３９ａ−ｅを出力
している。

第８−９Ｂ図において、２６４１はアンド・ゲート、２
６４２．２６４３はナンド・ゲート、２６４４〜２６４
６はエクスクル−シブ・オア・ゲート、２６４７はイン
バータであり、第８−９Ａ図からの信号２６３９ａ−ｅ
と第８−９Ｅ図からの信号２６８６ａ−ｅを受けて、信
号２６４９ａ〜ｄを出力している。

第８−９Ｃ図において、２６５１．２６５２はマルチプ
レクサであり、第８−９Ｅ図からの信号２６８７ａ　〜
ｅ、２６８６ｅ、第８−９Ｄ図からの信号２６６９ａ−
ｅと第８−９に図からの信号２７８７を受けて、信号２
６５９ａ−ｅを出力している。

第８−９Ｄ図において、２６６１．２６６２はマルチプ
レクサであり、第８−９Ａ図からの信号２６３９ａ−ｅ
、第８−９Ｊ図からの信号２７６６、第８−９Ｂ図から
の信号２６４９ａ−ｄ、第８−９Ｊ図からの信号２７６
８を受けて、信号２６６９８〜ｅを出力している。

第８−９Ｅ図において、２６７１．２６７２はＤフリッ
プ・フロップ、２６７３〜２６７６はナンド・ゲート、
２６８１．２６８２はノア・ゲートであり、第８−９Ｃ
図からの信号２６５９８〜ｅ、遅延レジスタ回路２８０
からの信号２８４６と第８−９Ｊ図からの信号２７６７
を受けて信号２６８６〜２６８９を出力している。

第８−９Ｅ図に−＃　イＴ、２ｅ；９１〜２６９４はＤ
フリップ・フロップであり、遅延レジスタ回路２８０か
らの信号２８４６．第８−９ｅ図からの信号２７６７と
第８−９１図からの信号２７４９ａ−ｅを受けて、信号
２６９７〜２６９９を出力している。

第８−９Ｇ図において、２７０１．２７０２はアンド・
ゲート、２７０３はナンド・ゲート、２７０４〜２７０
７はエクスクル−シブ・オア・ゲート、２７０８はノア
・ゲートであり、第８−９Ｅ図からの信号２６９９ａ−
ｄと２６９８ｃ〜ｅとを受けて、信号２７１８ａ−ｄと
２７１９を出力している。

第８−９Ｈ図において、２７２１．２７２２はアンド・
ゲート、２７２３．２７２４はナンド・ゲート、２７２
５〜２７２７はエクスクル−シブ・オア・ゲート、２７
２Ｂはインバータであり、第８−９Ｇ図からの信号２７
１８ａ、第８−９Ｅ図からの信号２６９９ｃ、ｄと２６
９８ａ〜ｅとを受けて、信号２７３８ａ〜ｄと２７３９
を出力している。

第８−９１図において、２７４１〜２７４３はマルチプ
レクサ、２７４４．２７４５はオア・ゲートであり、第
８−９Ｅ図からの信号２６９８ａ。

Ｃ，ｄ、２６９９ａ、ｂ、ｅ、第８−９Ｇ図からの信号
２７１８ａ−ｄ、第８−９Ｈ図からの信号２７３８ａ　
〜ｄ、第８−９Ｊ図からの信号２７６６、第８−９に図
からの信号２７８９．２７８６゜２７８８を受けて、信
号２７４９ａ−ｅを出力している。

第８−９ｅ図において、２７５１はマルチプレクサ、２
７５２．２７５３はＤフリップ・７０ツブ、２７５４〜
２７５６はインバータであり、第８−９Ｅ図からの信号
２６８９，２６８８．ＭＳデア−タ回路２１０からの信
号２１７６、送信符号変換回路３６０からの信号３６１
９．受信位相比較回路２４６からの信号２４８８．２４
８９゜と遅延レジスタ回路２８０からの信号２８４６を
受けて、信号２７６６〜２７６９を出力している。

第８−９に図において、２７７１はマルチプレクサ、２
７７２〜２７７５はアンド・ゲート、２７７６はインバ
ータであり、第８−９Ｅ図からの信号２６８８，２６８
９．第８−９Ｇ図からの信号２７１９．ＭＳデア−夕回
路２１０からの信号２１７６、第８−９Ｈ図からの信号
２７３９．第８−９Ｅ図からの信号２６８９．第８−９
ｅ図からの信号２７６８．２７６９と、送信符号変換回
路３６０からの信号３６１９を受けて、信号２７８６〜
２７８９を出力している。

この位相フィルタ回路２６２では、遅延レジスタ回路２
８０の遅延量を決定するために、アップ・ダウン・カウ
ンタ動作をするフィルタを形成している。

第８−１０Ａ図ないし第８−１０Ｄ図には遅延レジスタ
回路２８０の回路図が示されている。第８−１０Ａ図に
おいて、２８０１〜２８０３はシフト・レジスタ、２８
０４〜２８０８．２８１１〜２８１６はナンド・ゲート
であり、受信位相制御回路２４９からの信号２５２９．
クロック発生回路２３０１からの信号２３０９．第８−
１０Ｄ図からの信号２８８９を受けて信号２８１９を出
力している。

第８−１０８図において、２８２１．２８２２はシフト
レジスタ、２８２３〜２８２５はＤフリップ・フロップ
、２８２６〜２８２８はアンド・ゲート、２８３１．２
８３２はナンド・ゲート、２８３３はエクスクル−シブ
・オア・ゲート、２８３４はオア・ゲート、２８３５は
ノア・ゲート、２８３６．２８３７はインバータ、２８
３Ｂはバッファーであり、位相フィルタ回路２６２から
の信号２６９７ａ、受信位相制御回路２４２からの信号
２４５９．第８−１０Ａ図からの信号２８１９とクロッ
ク発生回路２３０つからの信号２３０９を受けて、信号
２８４６〜２８４９を出力している。ここで信号２８４
８は、４．０９６Ｍ　ＨＺの信号で゛ある（第５−２Ａ
図〜第５−２Ｃ図の（ａ））第８−１００図において、
２８５１はデコーダ、２８５２はナンド・ゲート、２８
５３はオア・ゲ−ト、２８５４はノア・ゲート、２８５
５〜２８５８．２８６１〜２８６６はインバータであり
、位相フィルタ回路２６２からの信号２６９７ｂ〜ｅを
受けて、信＠　２８６９８〜Ｊを出力している。

第８−１０Ｄ図において、２８７１〜２８７４はＤフリ
ップ・フロップ、２８７５〜２８７７はアンド・ゲート
、２８８１．２８８２はナンド・ゲートであり、第８−
１００図からの信号２８６９ａ〜ｊと第８−１０Ｂ図か
らの信号２８４７を受けて、信号２８８９を出力してい
る。

この遅延レジスタ回路２８０は、位相フィルタ回路２６
２からの遅延量選択データ（信号２６９７）に従い、受
信位相制御回路２４９からの２．０４８Ｍ）ｌ　ｚのク
ロックの位相を制御して、２．０４８ＭＨｚの信号２８
４９と４．０９６Ｍ　ＨＺの信号２８４８を出力してい
る。

第９−１図にはＭＳリンク同期部２００に含まれたフレ
ーム同期回路３１０の回路構成図が示されている。ここ
にはバイオレーション検出回路３１１、同期保護回路３
１３とカウンタ回路３１５が含まれている。上りのリン
ク伝送路ＬＵの信号を受けた受信符号変換回路３７０か
らの信＠３７１７．３７１８から同期状態のバイオレー
ションをバイオレーション検出回路３１１で検出し、バ
イオレーションの発生した位置をカウンタ回路３１５で
確認し、同期保護回路３１３から同期状態または同期は
ずれの状態を示す信号３１４９を発生して、常に正確に
フレーム同期をとるようにしている。

第９−２図にはバイオレーション検出回路３１１の回路
図が示されている。ここで３１１１〜３１１３はＤフリ
ップ・フロップ、３１１４はナンド・ゲート、３１１５
はエクスクル−シブ・オア・ゲート、３１１６．３１１
７はインバータであり、受信符号変換回路３７０からの
信号３７１７゜３７１８、ＭＳビット同期回路２３０か
らの２．０４８ＭＨ２の信号２４５９．送信符号変換回
路３６０からの信号３６１９を受けて、バイオレーショ
ンの発生を検出したことを示す信号３１１９を出力する
。

第９−３図には同期保護回路３１３の回路図が示されて
いる。ここで３１３１〜３１３７はＤフリップ・フロッ
プ、３１３８〜３１４０はナンド・ゲート、３１４１は
ノア・ゲート、３１４２〜３１４５はインバータであり
、バイオレーションの発生を検出したことを示す信号３
１１９．受信タイミング作成回路３８０からの信号３８
２８（第５−２Ａ図〜第５−２Ｃ図の（ｋ＞＞、ＭＳビ
ット同期回路２３０からの２．０４８Ｍ　ＨＺの信号２
４５９と送信符号変換回路３６０からの信号３６１９を
受けて、同期状態を示す信号３１４９（第５−２Ａ図〜
第５−２Ｃ図の（ｑ〉）を出力している。

第９−４図にはカウンタ回路３１５の回路図が示されて
いる。ここで３１５１．３１５２はカウンタ、３１５３
はナンド・ゲート、３１５４〜３１５６はインバータで
あり、同期保護回路３１３からの信号３１４９．送信符
号変換回路３６０からの信号３６１９とＭＳビット同期
回路２３０から（７）　２．０４８ＭＨｚの信号２４５
９を受けて、信号３１６０〜３１６２３０）を含むバス
信号３１６と信号３１７０〜３１７４を含むバス信号３
１７を出力している（第５−２Ａ図〜第５−２Ｃ図の（
ｅ）。

（ｆ））。このバス信号３１６．３１７によって、バイ
オレーションの発生したタイム・スロット（ＴＳ　　Ｎ
ｏ、第２−１図）およびヒツト（ビットＮＯ０第２−１
図）の位置を表わしている。

第１０図にはＭＳリンク同期部２００に含まれた同期状
態回路３２０の回路図が示されている。

ここにおいて、３２０１〜３２０４はＤフリップ・フロ
ップ、３２０５はアンド・ゲート、３２０６．３２０７
はノア・ゲート、３２１１〜３２１３はインバータであ
り、送信符号変換回路３６０からの信号３６１９．受信
バッファ回路４００からの信号４０２２．タイミング作
成回路３８０からの信号３８２７とフレーム同期回路３
１０からの信号３１４９を受けて、信号３２１９を出力
している。この同期状態回路３２０は、下りおよび上り
のリンク伝送路ＬＤ、ＬＬＩの同期状態を示す信号３２
１９を出力している。

第１１図にはＭＳリンク同期部２００に含まれた送信回
路３３０の回路図か示されている。ここにおいて３３０
１〜３３０３はアンド・ゲート、３３０４はオア・ゲー
ト、３３０５．３３０６はノア・ゲートであり、ＭＳア
ービタ回路２１０からの信号２１７７、送信タイミング
作成回路３５０からの信号３５８６．３５８７およびバ
ス信号３５８に含まれた信号３５８０〜３５８３　（第
５−３Ａ図、第５−３Ｂ図の（ｉ）　〜（ｎ）＞、７レ
一ム同期回路３１０からの信号３１４９とハイウェイ・
スイッチ（ＨＷＳ）１０１からのＰＣＭ入力信号１０６
を受けて、信号３３０９　（第５＝３Ａ図、第５−３Ｂ
図の（ｇ））を出力している。

この送信回路３３０では、ＰＣＭ入力信号１０６と各種
の制御用の信号を指定されたタイミングでマルチプレク
スして信号３３０９を得ている。

第１２−１図にはＭＳリンク同期部２００に含まれた送
信タイミング作成回路３５０の回路構成図が示されてい
る。ここには送信フレーム・カウンタ回路３５１と送信
タイミング回路３５４が含まれている。ここではビット
同期回路２３０からの２．０４８Ｍ　Ｈｚの信号２３１
８と、これに同期したフレーム・パルスである受信バッ
ファ回路４００からの信号４０４６　（第５−３Ａ図、
第５−３Ｂ図の（ｄ））により、フレームおよびマルチ
フレーム計数用のバス信号３５２，３５３を形成し、こ
の計数用のバス信号３５２，３５３をもとに各種の信号
（第２−１図）を下りのリンク伝送路ＬＤへ送出するた
めの各種タイミング信号を作成している。

第１２−２図には送信タイミング作成回路３５０に含ま
れた送信フレーム・カウンタ回路３５１の回路図が示さ
れている。ここにおいて、３５１１．３５１２はカウン
タ、３５１３．３５１４はインバータであり、送信符号
変換回路３６０からのリセット用の信号３６１９．ＭＳ
ビット同期回路２３０からの２．０４８Ｍ　Ｈｚの信号
２３１８と、これに同期したフレーム・パルスである受
信バッフ７回路４００からの信号４０４６を受けて、信
号３５２０〜３５２２３０）を含むバス信号３５２と信
号３５３０〜３５３４を含むバス信号３５３を出力しテ
ィる（第５−３Ａ図、第５−３Ｂ図の（ｅ）、（ｆ））
。ここでは、信号２３１８の立下がりでカウント・アッ
プする２５６進の送信フレームカウンタか形成されてい
る。

第１２−３Ａ図および第１２−３Ｂ図には送信タイミン
グ回路３５４の回路図が示されている。

第１２−３Ａ図において、３５４１〜３５４３はデコー
ダ、３５４４〜３５４６はナンド・ゲート、３５４７．
３５４８はオア・ゲート、３５５１．３５５２はノア・
ゲート、３５５３．３５５４はインバータであり、バス
信号３５２．３５３と信号３６１９を受けて、信号３５
５７〜３５６６を出力している。

第１２−３８図において、３５６７．３５６８はラッチ
、３５７１〜３５７７はノア・ゲート、３５７８．３５
７９はインバータであり、第１２−３Ａ図からの信号３
５５７〜３５６６、ビット同期回路２３０からの信号２
３１８と送信符号変換回路３６０からの信号３６１９を
受けて、信号３５８０〜３５８３　（第５−３Ａ図、第
５−３Ｂ図の（ｋ）、　　（ｅ＞、（ｍ＞、（ｎ））を
含むバス信号３５８と信号３５８４〜３５８７　（第５
−３Ａ図、第５−３Ｂ図の（ｈ）、（ｉ＞、（ｊ）。

（ｐ））を出力している。

第１３図にはＭＳリンク同期部２００に含まれた送信符
号変換回路３６０の回路図が示されている。ここにおい
て、３６０１．３６０２はＪＫフリップ・フロップ、３
６０３．３６０４はＤフリップ・フロップ、３６０５〜
３６０７はナンド・ゲート、３６０８．３６０９はノア
・ゲート、３６１１〜３６１５はインバータであり、Ｍ
Ｓヒツト同期回路２３０からの２．０４８Ｍ　ＨＺの信
号２３１８．２３１９．送信タイミング作成回路３５０
からの信号３５８５．リセット信号１０９と送信回路３
３０からの信号３３０９を受けて信号３６１８と３６１
９を出力している。この送信符号変換回路３６０では、
ＰＣＭ信号である信号３０９を受けて、フレームを示す
信号３５８５によりフレームの先頭に“１″のバイオレ
ーションを付加して、下りのリンク伝送路ＬＤに信号３
６１８（第５−３Ａ図、第５−３Ｂ図の（ｑ））として
送出する。

第１４図にはＭＳリンク同期部２００に含まれた受信符
号変換回路３７０の回路図が示されている。ここにおい
て、３７０１〜３７０４はＤフリップ・フロップ、３７
０５．３７０６はノア・ゲート、３７０７．３７０８は
インバータであり、上りのリンク伝送路ＬＵからの信号
、ＭＳビット同期回路２３０からの信号２８４８．２４
５９と送信符号変換回路３６０からのリセット用の信号
３６１９を受けて、信号３７１７〜３７１９　（第５−
２Ａ図、第５−２Ｃ図の（ｃ＞、（ｄ））を出力してい
る。

この受信符号変換回路３７０は上りのリンク伝送路ＬＵ
からのＣＭＩ符号による信号を、ＮＲＺ信号に変換して
信号３７１９を得ている。

第１５図にはＭＳリンク同期部２００に含まれた受信タ
イミング作成回路３８０の回路図が示されている。ここ
において、３８０１〜３８０３はＤフリップ・フロップ
、３８０４〜３８０６はナンド・ゲート、３８０７はオ
ア・ゲート、３８１１〜３８１４はノア・ゲート、３８
１５〜３８１７はインバータであり、フレーム同期回路
３１０からの信号３１６０〜３１６２３０）を含むバス
信号３１６、信号３１７０〜３１７４を含むバス信号３
１７、ＭＳｔ′ット同期回路２３０からの２．０４８Ｍ
Ｈｚの信号２４５９と送信符号変換回路３６０からの信
号３６１９を受けて、信号３８２６〜３８２９を出力し
ている。この受信タイミング作成回路では、上りのリン
ク伝送路ＬＬＪからの信号に含まれる各種の信号をサン
プルするためのタイミング信号を作成している。

第１６−１図にはＭＳリンク同期部２００に含まれた受
信バッファ回路４００の回路構成図か示されている。こ
こにおいて、４０１はＳ／Ｐ入力レジスタ回路、４０３
はＦＩＦＯ！ＩＩ御回路、４１３はＰ／Ｓ出力出力レタ
ス９回路１５はＦＩＦＯレジスタ回路である。この受信
バッファ４００は、上りのリンク伝送路ＬｔＪからの入
力データを符号変換回路３７０を介して信号３７１９と
して受けて、−時バッファして、フレーム信号１０２（
第５−３Ａ図、第５−３Ｂ図の（ａ））の位置から、タ
イム・スロット番号（ＴＳ　　Ｎ○、）Ｏ〜３１（第２
−１図）をＰＣＭ出力信号４１４９（第５−２Ａ図〜第
５−２Ｃ図の（ｑ））としてハイウェイ・スイッチ（Ｈ
ＷＳ）１０１へ出力する回路である。

第１６−２図には受信バッファ回路４００の回路図が示
されている。ここ（おいて、４０１１はシフト・レジス
タ、４０１２，４０１３はインバータであり、受信符号
変換回路３７０からの、上りの伝送路ＬＵの入力データ
をＮＲＺ符号に変換したシリアル・データを信号３７１
９　（第５−２Ａ図〜第５−２Ｃ図の（ｄ））として受
け、また、ＭＳビット同期回路２３０からの２．０４８
Ｍ　Ｈｚのクロックである信号２４５９と送信符号変換
回路３６０からのリセット用の信号３６１９を受けて、
８ビツトのパラレルの信号４０２０〜４０２７（第５−
２Ａ図〜第５−２Ｃ図の（ｈ）、（ｉ））をバス信号４
０２として出力している。

第１６−３Ａ図ないし第１６−３Ｄ図には受信バッフ？
回路４００に含まれたＦＩＦＯ制御回路の回路図か示さ
れている。

第１６−３Ａ図において、４０３１．４０３２はカウン
タ、４０３３はＤフリップ・フロップ、４０３４はアン
ド・ゲート、４０３５．４０３６はナンド・ゲート、４
０３７はノア・ゲート、４０４１〜４０４４はインバー
タであり、フレーム信号１０２．送信符号変換回路３６
０からのリセット用の信号３６１９．ＭＳピット同期回
路２３０からの２．０４８ＭＨ２の信号２３１８および
第１６−３Ｃ図からの信号４０８９を受けて、信＠４０
４６（第５−２Ａ図〜第５−２Ｃ図の（ｐ）〉〜４０４
９を出力している。

第１６−３Ｂ図において、４０５１〜４０５５はＤフリ
ップ・フロップ、４０５６はアンド・ゲート、４０５７
はナンド・ゲート、４０６１．４０６２はインバータで
あり、受信タイミング作成回路３８０からの信号３Ｂ２
９，３８２７．３８２６（第５−２Ａ図〜第５−２Ｃ図
の（り。

（ｊ＞、（ｍ））、同期状態回路３２０からの信号３２
１９．第１６−３Ｄ図からの信号４１１８゜４１１６、
送信符号変換回路３６０からの信号３６１９、第１６−
３Ｄ図からの信号４１１６．第１６−３Ａ図からの信号
４０４９．４０４７．ＭＳビット同期回路２３０からの
信号２３１８を受けて信号４０６７〜４０６９を出力し
ている。

第１６−３Ｃ図において、４０７１〜４０７４はフリッ
プ・フロップ、４０７５，４０７６はオア・ゲート、４
０７７はインバータであり、第１６−５Ｇ図からの信号
４３１１．第１６−３Ａ図からの信号４０４８．ＭＳビ
ット同期回路２３０からの４．０９６Ｍ　ＨＺの信号２
Ｂ４８．　２．０４８ＭＨ７の信号２３１８と第１６−
３Ｄ図からの信号４１１８を受けて、信号４０８７〜４
０８９を出力している。

第１６−３Ｄ図において、４１０１〜４１０３はＤフリ
ップ・フロップ、４１０４〜４１０６はアンド・ゲート
、４１１１〜４１１３はインバータであり、第１６−３
Ｃ図からの信号４０８８゜４０８７、第１６−３Ｂ図か
らの信号４０６８゜４０６９、第１６−６Ｊ図からの信
号４６４９゜ＭＳビット同期回路２３０からの信号２８
４８と同期状態回路３２０からの信号３２１９を受けて
信号４１１５〜４１１９を出力している。

第１６−４図には受信バッファ回路４００に含まれたＰ
／Ｓ出力レジスタ回路４１３の回路図か示されている。

ここにおいて、４１３１．４１３２はＰ／Ｓ　（パラレ
ル／シリアル）コンバータ、４１３３〜４１３９．４１
４１〜４１４３はインバータであり、第１６−６Ｊ図か
らのパラレルの信号４６４０〜４６４７からなるバス信
号４６４゜ＭＳビット同期回路２３０からの信号２３１
８゜第１６−３Ｄ図からの信号４１１５と同期状態回路
３２０からの信号３２１９を受けて、シリアルに変換し
たＰＣＭ出力信号４１４９（第５−２Ａ図〜第５−２Ｃ
図の（ｑ））をハイウェイ・スイッチ（ＨＷＳ＞１０１
へ出力している。

第１６−５Ａ図ないし第１６−５Ｇ図および第１６−６
Ａ図ないし第１６−６Ｊ図には受信バッファ回路４００
に含まれたＦＩＦＯレジスタ回路４１５の回路図が示さ
れている。このＦＩＦＯレジスタ回路４１５には９ビッ
ト４６段のレジスタ・ユニット４２０１〜４２０９．４
２１１〜４２１９．４２２１〜４２２９．４２３１〜４
２３９゜４２４１〜４２５０とラッチ４４０１〜４４４
６゜４４５１〜４４９６とが組込まれており、Ｓ／Ｐ入
力レジスタ回路４０１からのビットのデータであるバス
信号４０２と、受信タイミング回路３８０からのタイミ
ング用の信号３８２７とを順送りしてバス信号４６４と
信号４６４９を得ている。

第１６−５Ａ図において４１５１．４１５２はナンド・
ゲート、４１５３はアンド・ゲート、４１５４．４１５
５はバッファ、４１５６はインバータであり、ＦＩＦＯ
ＩＩＪ６１回路４０３からの信号４０６７．４１１９．
ＭＳビット同期回路２３０からの４．０９６Ｍ　ＨＺの
信号２８４８と第１６−５Ｃ図からの信号４２６０とを
受けて、信号４１６６〜４１６９を出力している。

第１６−５８図には第１６−５０図ないし第１６−５Ｇ
図に含まれたレジスタ・ユニット４２０１〜４２０９．
４２１１〜４２１９．４２２１〜４２２９．４２３１〜
４２３９．４２４１〜４２５０のうちの１つの内部の回
路か示されている。

ここにおいて、４１７１はＤフリップ・フロップ、４１
７２〜４１７４はナンド・ゲート、４１７５゜４１７６
はインバータであり、入力端子Ｓｏ、ＭＲ，Ｓｌ、ＣＫ
と出力端子ＦＧ、ＦＥ’、ＷＰを有している。

第１６−５Ｃ図において、４２０１〜４２０９はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニットであり、
第１６−５Ａ図からの信号４１６６〜４１６９と第１６
−５Ｄ図からの信号４３２０とを受けて、信＠４２６０
〜４２７０を出力している。

第１６−５Ｄ図において、４２１１〜４２１９はそれぞ
れ第１６−５８図に示したレジスタ・ユニットであり、
第１６−５Ｃ図からの信号４２７０、第１６−５Ａ図か
らの信号４１６７〜４１６９と第１６−５Ｅ図からの信
号４３２１とを受けて、信号４２７１〜４２８０と４３
２０を出力している。

第１６−５Ｅ図において、４２２１〜４２２９はそれぞ
れ第１６−５８図に示したレジスタ・ユニットであり、
第１６−５Ｄ図からの信＠４２８０と第１６−５Ａ図か
らの信号４１６７〜４１６９と第１６−５Ｆ図からの信
号４３２２とを受けて、信号４２８１〜４２９０と４３
２１を出力している。

第１６−５Ｆ図において、４２３１〜４２３９はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニットであり、
第１６−５Ｅ図からの信号４２９０、第１６−５Ａ図か
らの信号４１６７〜４１６９と第１６−５Ｇ図からの信
号４３２３とを受けて、信号４２９１〜４３００と４３
２２３０）を出力している。

第１６−５Ｇ図において、４２４１〜４２５０はそれぞ
れ第１６−５Ｂ図に示したレジスタ・ユニット、４２５
１はアンド・ゲート、４２５２はインバータであり、第
１６−５Ａ図からの信号４１６７〜４１６９．第１６−
５Ｆ図からの信号４３００とを受けて、信号４３０１〜
４３１１を出力している。

第１６−６Ａ図において、４４０１〜４４０５および４
４５１〜４４５５はラッチ、４５０１〜４５０５はイン
バータであり、Ｓ／Ｐ入力レジスタ回路４０１からの信
号４０２０〜４０２７よりなるバス信号４０２．第１６
−５Ｃ図からの信号４２６１〜４２６５と受信タイミン
グ作成回路３８０からの信号３８２７とを受けて、信号
４５５０〜４５５７からなるバス信号４５５と信号４５
５９とを出力している。

第１６−６Ｂ図において、４４０６〜４４１０および４
４５６〜４４６０はラッチ、４５０６〜４５１０はイン
バータであり、第１６−６Ａ図からの信号４５５０〜４
５５７よりなるバス信号４５５、第１６−５Ｃ図からの
信号４２６６〜４２６９、第１６−５Ｄ図からの信号４
２７１と第１６−６Ａ図からの信号４５５９とを受けて
、信号４５６０〜４５６７からなるバス信号４５６と信
号４５６９とを出力している。

第１６−６Ｃ図において、４４１１〜４４１５および４
４６１〜４４６５はラッチ、４５１１〜４５１５はイン
バータであり、第１６−６Ｂ図からの信号４５６０〜４
５６７よりなるバス信号４５６、第１６−５Ｄ図からの
信号４２７２〜４２７６と第１６−６Ｂ図からの信号４
５６９とを受けて、信号４５７０〜４５７７からなるバ
ス信号４５７と信号４５７９とを出力している。

第１６−６Ｄ図において、４４１６〜４４２０および４
４１６〜４４７０はラッチ、４５１６〜４５２０はイン
バータであり、第１６−６Ｃ図からの信号４５７０〜４
５７７よりなるバス信号４５７、第１６−５Ｄ図からの
信号４２７７〜４２７９、第１６−５Ｅ図からの信＠４
２８１．４２８２と第１６−６Ｃ図からの信号４５７９
とを受けて、信号４５８０〜４５８７からなるバス信号
４５８と信号４５８９とを出力している。

第１６−６Ｅ図において、４４２１〜４４２５および４
４７１〜４４７５はラッチ、４５２１〜４５２５はイン
バータであり、第１６−６Ｄ図からの信号４５８０〜４
５８７よりなるハス信号４５８、第１６−５Ｅ図からの
信号４２８３〜４２８７と第１６−６Ｄ図からの信号４
５８９とを受けて、信号４５９０〜４５９７からなるバ
ス信号４５９と信号４５９９とを出力している。

第１６−６Ｆ図において、４４２６〜４４３０および４
４７６〜４４８０はラッチ、４５２６〜４５３０はイン
バータであり、第１６−６Ｅ図からの信号４５９０〜４
５９７よりなるバス信号４５９、第１６−５Ｅ図からの
信号４２８８〜４２８９、第１６−５Ｆ図からの信号４
２９１〜４２９３と第１６−６Ｅ図からの信号４５９９
とを受けて、信号４６００〜４６０７からなるバス信号
４６０と信号４６０９とを出力している。

第１６−６Ｇ図において、４４３１〜４４３５および４
４８１〜４４８５はラッチ、４５３１〜４５３５はイン
バータであり、第１６−６Ｆ図からの信号４６００〜４
６０７よりなるバス信号４６０、第１６−５Ｆ図からの
信号４２９４〜４２９８と第１６−６Ｆ図からの信号４
６０９とを受けて、信号４６１０〜４６１７からなるバ
ス信号４６１と信号４６１９とを出力している。

第１６−６Ｈ図において、４４３６〜４４４０および４
４８６〜４４９０はラッチ、４５３６〜４５４０はイン
バータであり、第１６−６Ｇ図からの信号４６１０〜４
６１７よりなるバス信号４６１、第１６−５Ｆ図からの
信号４３０１〜４３０４と第１６−６Ｇ図からの信号４
６１９とを受けて、信号４６２０〜４６２７からなるバ
ス信号４６２と信号４６２９とを出力している。

第１６−６Ｉ図において、４４４１〜４４４５および４
４９１〜４４９５はラッチ、４５４１〜４５４５はイン
バータであり、第１６−６Ｈ図からの信号４６２０〜４
６２７よりなるバス信号４６２、第１６−５Ｇ図からの
信号４３０５〜４３０９と第１６−６１−１図からの信
号４６２９とを受けて、信＠４６３０〜４６３７からな
るバス信号４６３と信号４６３９とを出力している。

第１６−６Ｊ図において、４４４６および４４９６はラ
ッチ、４５４６はインバータであり、第１６−６Ｉ図か
らの信号４６３０〜４６３７よりなるバス信号４６３．
第１６−５Ｇ図からの信号４３１０と第１６−６１図か
らの信号４６３９゜第１６−５Ａ図からの信号４１６７
とを受けて、信号４６４０〜４６４７からなるバス信号
４６４と信号４６４９とを出力している。

第１７−１図にはローカル・スイッチ６００に含まれた
デジタル・トランク６４０の回路構成図か示されている
。ここでデジタル回線インタフェース６４１にはデジタ
ル回線への出力Ｄｏとデジタル回線からの入力ＤＩが接
続され、フレーム信号６０２と、ハイウェイ・スイッチ
６０１からのＰＣＭ入力信号６０３と２．０４８Ｍ　Ｈ
ｚの第１クロツク信号６９９を印加され、ハイウェイ・
スイッチ６０１に対してＰＣＭ出力信号６４２１か出力
され、デジタル回線の入力ＤＩから受信した６４ｋＨｚ
のクロックの周期を有する信号６４３２と、フレーム信
号の周期の同期用の信号６４２７を出力している。この
デジタル回線インタフェース６４１は、マスター・スイ
ッチ４１００に含まれたデジタル・トランク１４０のデ
ジタル回線インタフェース１４１に同じである。

起動パルス作成回路６４５では、第１クロツク信号６１
９９とフレーム信号６０２とリセット信号６０９を受け
て、識別番号ＰＮＯ〜７によりさだまったタイミングで
、第２−３図に示した起動パルス信号６４７９を発生す
る。この起動パルス作成回路６４５はマスター・スイッ
チ４１００に含まれたデジタル・トランク’１４０の起
動パルス作成回路１４５に同じである。

信号６４３２，６４２７．６４７９とビジィ信号６０７
．リセット信号６０９とマスク権制御信号６０４．クロ
ック送出制御信号６０５を印加されたトランク・アービ
タ６５１では、自己のクロック源がマスター・クロック
となることができるか否かを判断し、マスター・クロッ
ク用の信号６５２９とビジィ信号６０７をＬ　Ｉ＋にし
てビジィを表示するための信号６５２８を出力している
。

第１７−２図はトランク・アービタ６５１の回路を示し
ている。ここにはＪ−にフリップ・フロップ６５１１、
Ｄフリップ・ノロツブ６５１６゜６５１７、アンド・ゲ
ート６５１２〜６５１４゜６５１８〜６５２０とインバ
ータ６５１５，６５２２．６５２３．　トライステート
・バッフ７６５２４が含まれている。６４ｋＨｚの信号
１４３２とビジィ信号１０７と、同期状態を示す信号６
４２７、起動パルス６４７９．リセット信号６０９゜マ
スター権制御信号６０４とクロック送出制御信号６０５
を受けて、ビジィ信号１０７が“Ｈ″であり、同期状態
になったときにビジィ信号６０７を゛Ｌパにするための
信号６５２８と、第２クロツク信号となるべき信号６５
２９を送出する。

第１８Ａ図ないし第１８０図はしＳリンク同期部７００
の構成を示している。そこにはＬＳアービタ回路７１０
．起動パルプ作成回路７２０．ＬＳビット同期回路７３
０．フレーム同期回路８１４０、同期状態回路８２０．
送信回路８３０．送信タイミング作成回路８５０．送信
符号変換回路８６０、受信符号変換回路８７０．受信タ
イミング作成回路８３０．受信バッファ回路９００が多
くの入出力信号をともなって含まれている。

ここにおいて、ＬＳアービタ回路７１０とＬＳビット同
期回路７３０以外の回路は、ＭＳリンク同期部２００に
含まれた同名の回路に同じである。

したがって、ＬＳアービタ回路７１０とＬＳビット同期
回路７３０について以下において説明する。

第１９−１図はＬＳリンク同期部７００に含まれたＬＳ
アービタ回路７１０の回路構成を示している。ここでは
ビジィ信号６０７の状態を監視してマスター・クロック
源の選択に関する競合制御（アービトレーション）を行
っている。ここ（は入力信号作成回路７１１．−数回路
７１２．ＬＳリンク・アービタ回路７１６と受信クロッ
ク７１９か含まれている。ここで−数回路７１２および
受信クロック出力回路７１９はそれぞれＭＳＳアーク回
路２１０に含まれた同名の回路２１２および２１９に同
じである。

第１９−２図にはＬＳアービタ回路７１０に含まれた入
力信号作成回路７１１の回路図が示されている。ここに
おいて、７１１１はＤフリップ・フロップ、７１１２は
アンド・ゲート、７１１３゜７１１４はインバータであ
る。この回路が第６−２図に示された回路と異なる点は
、ビジィ信号１０７に代えてマスター権制御信号６０４
がＤフリップ・７０ツブ７１１１のデータ端子りに印加
されて信号７１１８を出力し、ビジィ信号６０７はイン
バータ７１１４を介して信号７１１９となって出力され
ていることである。

第１９−３Ａ図および第１９−３Ｂ図にはＬＳアービタ
回路７１０に含まれたＬＳリンク・アービタ回路７１６
の回路図が示されている。

第１９−３Ａ図において、７１６４ａ−ｈはナンド・ゲ
ート、７１６７はノア・ゲート、７１６８はオア・ゲー
ト、７１６９ａ−ｄはインバータであり、−数回路７１
２からの信ｅ７１２９．入力信号作成回路７１１からの
信号７１１９．７１１８と第１９−３８図からの信号７
１７３ａ−ｄを受けて、信号７１７Ｂ、７１７４．７１
７５を出力している。

第１９−３Ｂ図において、７”１６１．７１６２はＤフ
リップ・フロップ、７１６３はデコーダ、７１６５．７
１６６はナンド・ゲート、７１７１ａ〜ｄはインバータ
であり、第１９−３Ａ図からの信号７１７４．７１７５
．起動パルス作成回路７２０からの信号７２１９と同期
状態回路８２０からの信号８２１９を受けて、信号７１
７３ａ〜ｄ、７１７７〜７１８９を出力している。ここ
で信号７１８８はクロック送出制御信号６０５となり、
信号７１８９はマスター権制御信＠６０４となる。

第２０−１図にはＬＳビット同期回路の回路構成図が示
されている。ここにはクロック発生回路７３０１、送信
クロツク作成回路７３１受信位相制御回路７４２．受信
位相比較回路７４６および受信ランダム・ウオーク・フ
ィルタ回路７５４が含まれている。送信クロック作成回
路７３１および受信ランダム・ウオーク・フィルタ回路
７５４はそれぞれ第８−１Ａ図および第８−１Ｂ図に示
されたＭＳビット同期回路２３０に含まれた送信クロッ
ク作成回路２３１および受信ランダム・ウオーク・フィ
ルタ回路２５４に同じであり、クロック発生回路７３０
１．受信位相制御回路７４２および受信位相比較回路７
４６はそれぞれ第８−１Ａ図および第８−１Ｂ図に示さ
れたクロック発生回路２３０１．受信位相制御回路２４
２および受信位相比較回路２４６に近似しているので、
それらの異なる点についてのみ説明する。

第２０−２図の（ａ）には、クロック発生回路７３０１
の部分回路が示されており、第８−２図に示されたクロ
ック発生回路２３０１の出力の信号２３０９を７３０９
と読みかえて、それをＤフリップ・フロップ７８２３の
クロック端子に印加して、信号７８４６を出力している
。すなわち、クロック発生回路７３０１は、第８−２図
の（ｂ）に示した回路と第２０−２図（ａ＞に示した回
路を合体したものである。

受信位相制御回路７４２は第８−１Ａ図の受信位相制御
回路２４９の回路に第２０−２図のシフト・レジスタ７
８２１とエクスクル−シブ・オア・ゲート７８３３を付
加して信号７８４８を得ている。ここで信号７５２９お
よび７３０９は第８−ＩＡ図および第８−１Ｂ図の信号
２５２９および２３０９をそれぞれ呼び替えたものであ
る。

受信位相比較回路７４６は第８−６図に示された受信位
相比較回路２４６から、アンド・ゲート２４６７、ノア
・ゲート２４７３．２４７４を除いたものである。

［発明の効果］ １つの主装置と多くの従装置がスター状に接続されてあ
り、それらがそれぞれデジタル回線網に接続可能な場合
において、呼の発生するごとに競合制御をすることによ
りマスター・クロック源が速やかに移動し、ただちに同
期状態が確立されるようになった。したかって本発明の
効果は極めて大きい。

【図面の簡単な説明】

第１−１図は本発明に用いられるマスター・スイッチと
多くのローカル・スイッチとの接続を示す接続図、 第１−２図はマスター・スイッチとローカル・スイッチ
のより具体的な接続関係とそれらに含まれた構成要素を
示す構成要素図、 第１−３図はマスター・スイッチの内部構成を示した構
成図、 第１−４図はローカル・スイッチの内部構成を示した構
成図、 第２−１Ａ図および第２−１Ｂ図はマスター・スイッチ
とローカル・スイッチとの間のリンク伝送路で送受され
る信号の伝送フｔ−マット図、第２−２図はマスター・
クロック選択の様子を概念的に示した階層図、 第２−３図は第１階層における各起動パルスのタイミン
グ図、 第２−４図は各起動パルスの発生方法を示すタイミング
図、 第２−５図はマスター・クロックの切替えシーケンスの
一実施例を示すタイミング図、第２−６図はマスター・
クロックの切替えシーケンスにおけるクロック経路を示
す回路図、第３−１図はマスター・スイッチに含まれた
クロック発生器の回路構成図、 第３−２図は第３−１図の構成要素であるデジタルＰＬ
Ｌ回路の回路構成図、 第３−３Ａ図は第３−１図の構成要素である位相比較器
の回路図、 第３−３Ｂ図は第３−３Ａ図の各部の波形を示す波形図
、 第３−４Ａ図は第３−１図の構成要素であるランダム・
ウオーク・フィルタ１１２０の回路図、第３−４Ｂ図は
第３−２図のデジタルＰＬＬ回路が位相遅れを生じてい
る場合の第３−４Ａ図の回路各部の波形図、 第３−４Ｃ図は第３−２図のデジタルＰＬＬ回路が位相
進みを生じている場合の第３−４Ａ図の回路各部の波形
図、 第３−５Ａ図は第３−２図の分周比制御回路と２つの分
周回路の回路図、 第３−５Ｂ図は第３−２図のデジタルＰＬＬ回路が位相
進みを生じている場合の第３−５Ａ図の回路の各部の波
形図、 第３−５Ｃ図は第３−２図のデジタルＰＬＬ回路が位相
遅れを生じている場合の第３−５Ａ図の回路の各部の波
形図、 第３−６図は第３−１図に示したアナログＰＬＬと２つ
の分周器の回路図、 第４−１図はマスター・スイッチに含まれたデジタル・
トランクの回路構成図、 第４−２図は第４−１図に示されたデジタル・トランク
に含まれたデジタル回線インタフェースの回路図、 第４−３図は第４−１図に示されたデジタル・トランク
に含まれた起動パルス作成回路の回路図、第４−４図は
第４−１図に示されたデジタル・トランクに含まれたト
ランク・アーど夕の回路図、第５−１Ａ図、第５−１Ｂ
図および第５−１Ｃ図はＭＳリンク同期部の構成図、 第５−２Ａ図、第５−２Ｂ図および第５−２Ｃ図はＭＳ
リンク同期部がマスター・スイッチ内のハイウェイ・ス
イッチへＰＣＭ信号を送出する場合の多くの信号のタイ
ム・チャート、 第５−３Ａ図および第５−３Ｂ図はＭＳリンク同期部か
ら１３リンク同期部へ送る信号を作成する場合の多くの
信号のタイム・チャート、第６−１図はＭＳリンク同期
部に含まれたＭＳアービタ回路の回路構成図、 第６−２図はＭＳアービタ回路に含まれた入力信号作成
回路の回路図、 第６−３図はＭＳアービタ回路に含まれた一致回路の回
路図、 第６−４図はＭＳアービタ回路に含まれたタイマ回路の
回路図、 第６−５図はＭＳアービタ回路に含まれたＭＳリンク・
アービタ回路の回路図、 第６−６図はＭＳアービタ回路に含まれた受信クロック
出力回路の回路図、 第７図はＭＳリンク同期部に含まれた起動パルス作成回
路の回路図、 第８−１Ａ図および第８−１Ｂ図はＭＳリンク同期部に
含まれたＭＳビット同期回路の構成図、第８−２図はＭ
Ｓビット同期回路に含まれた送信クロック作成回路とク
ロック発生回路の回路図、第８−３図はＭＳビット同期
回路に含まれた受信位相比較回路２３２の回路図、 第８−４Ａ図、第８−４Ｂ図、第８−４Ｃ図。 第８−４Ｄ図および第８−４Ｅ図はＭＳビット同期回路
に含まれた受信ランダム・ウオーク・フィルタ回路２３
４の回路図、 第８−５Ａ図および第８−５Ｂ図はＭＳビット同期回路
に含まれた受信位相制御回路２４２の回路図、 第８−６図はＭＳビット同期回路に含まれた受信位相比
較回路２４６の回路図、 第８−７Ａ図、第８−７Ｂ図および第８−７Ｇ図はＭＳ
ビット同期回路に含まれた受信位相制御回路２４９の回
路図、 第８−８Ａ図、第８−８Ｂ図、第８−８Ｃ図。 第８−８Ｄ図および第８−８Ｂ図はＭＳビット周期回路
に含まれた受信ランダム・ウオーク・フィルタ回路２５
４の回路図、 第８−９Ａ図、第８−９Ｂ図、第８−９Ｃ図。 第８−９Ｄ図、第８−９Ｅ図、第８−９Ｆ図、第８−９
Ｇ図、第８−９Ｈ図、第８−９Ｉ図、第８−９Ｊ図およ
び第８−９に図はＭＳビット同期回路に含まれた位相フ
ィルタ回路の回路図、第８−１０Ａ図、第８−１０Ｂ図
、第８−１０Ｃ図および第８−１０Ｄ図はＭＳビット同
期回路に含まれた遅延レジスタ回路の回路図、第９−１
図はＭＳリンク同期部に含まれたフレーム同期回路の回
路構成図、 第９−２図はフレーム同期回路に含まれたバイオレーシ
ョン検出回路の回路図、 第９−３図はフレーム同期回路に含まれた同期保護回路
の回路図、 第９−４図はフレーム同期回路に含まれたカウンタ回路
の回路図、 第１０図はＭＳリンク同期部に含まれた同期状態回路の
回路図、 第１１図はＭＳリンク同期部に含まれた送信回路の回路
図、 第１２−１図はＭＳリンク同期部に含まれた送信タイミ
ング作成回路の回路構成図、 第１２−２図は送信タイミング作成回路に含まれた送信
フレーム・カウンタ回路の回路図、第１２−３Ａ図およ
び第１２−３８図は送信タイミング作成回路に含まれた
送信タイミング回路の回路図、 第１３図はＭＳリンク同期部２００に含まれた送信符号
変換回路の回路図、 第１４図はＭＳリンク同期部に含まれた受信符号変換回
路の回路図、 第１５図はＭＳリンク同期部に含まれた受信タイミング
作成回路の回路図、 第１６−１図はＭＳリンク同期部に含まれた受信バッフ
ァ回路の回路構成図、 第１６−２図は受信バッファ回路に含まれたＳ／Ｐ入カ
シカレジスタ回路路図、 第１６−３Ａ図、第１６−３Ｂ図、第１６−３０図およ
び第１６−３Ｄ図は受信バッファ回路に含まれたＦＩＦ
ＯＩＪ１回路の回路図、第１６−４図は受信バッファ回
路に含まれたＰ／Ｓ出力レジスタ回路の回路図、 第１６−５Ａ図、第１６−５８図、第１６−５Ｃ図、第
１６−５Ｄ図、第１６−５Ｅ図、第１６−５Ｆ図、第１
６−５Ｇ図、第１６−６Ａ図、第１６−６８図、第１６
−６Ｃ図、第１６−６Ｄ図。 第１６−６Ｅ図、第１６−６Ｆ図、第１６−６Ｇ図、第
１６−６Ｈ図、第１６−６１図および第１６−６９図は
受信バッファ回路に含まれたＦＩＦＯレジスタ回路の回
路図、 第１７−１図はローカル・スイッチに含まれたデジタル
・トランクの回路構成図、 第１７−２図は第１７−１図に示されたデジタル・トラ
ンクに含まれたトランク・アービタの回路図、 第１８Ａ図、第１８Ｂ図および第１８Ｃ図はローカル・
スイッチに含まれたＬＳリンク同期部の構成図、 第１９−１図はＬＳリンク同期部に含まれたＬＳファー
１回路の回路構成図、 第１９−２図はＬＳファー１回路に含まれた入力信号作
成回路の回路図、 第１９−３Ａ図および第１９−３８図はＬＳファー１回
路に含まれたＬＳリンク・アーど夕回路の回路図、 第２０−１図はＬＳリンク同期回路に含まれたＬＳビッ
ト同期回路の回路構成図、 第２０−２図はＬＳビット同期回路に含まれたクロック
発生回路と受信位相制御回路の部分回路図である。 １００・・・マスター・スイッチ １０１・・・ハイウェイ・スイッチ １０２・・・フレーム信号 １０３．１０６・・・ＰＣＭ入力信号 １０７・・・ビジィ信号 １０８・・・第２クロツク信号 １０．９・・・リセット信号　１１０・・・クロック発
生器１１１・・・デジタルＰＬＬ回路 １１８・・・アナログＰＬＬ回路 １４０・・・デジタル・トランク １４１・・・デジタル回線インタフェース１４５・・・
起動パルス作成回路 １５１・・・トランク・アーど夕 ２００・・・ＭＳリンク同期部 ２１０・・・ＭＳファー１回路 ２１１・・・入力信号作成回路 ２１２・・・−数回路　　　２１４・・・タイマ回路２
１６・・・ＭＳリンク・アービタ回路２１９・・・受信
クロック出力回路 ２２０・・・起動パルス作成回路 ２３０・・・ＭＳビット同期回路 ２３１・・・送信クロック作成回路 ２３２・・・受信位相比較回路 ２３４・・・受信ランダム・ウオーク・フィルタ回路２
４２・・・受信位相制御回路 ２４６・・・受信位相比較回路 ２４９−・・受信位相制御回路 ２５４・・・受信ランダム・ウオーク・フィルタ回路２
６２・・・位相フィルタ回路 ２８０・・・遅延レジスタ回路 ３１０・・・フレーム同期回路 ３１１・・・バイオレーション検出回路３１３・・・同
期保護回路　３１５・・・カウンタ回路３１６．３１７
・・・バス信号 ３２０・・・同期状態回路　３３０・・・送信回路３５
０・・・送信タイミング作成回路 ３５２．３５３・・・バス信号 ３５４・・・送信タイミング回路 ３５８・・・バス信号 ３６０・・・送信符号変換回路 ３７０・・・受信符号変換回路 ３８０・・・受信タイミング作成回路 ４００・・・受信バッファ回路 ４０１・・・Ｓ／Ｐ入力レジスタ回路 ４０２・・・バス信号 ４０３・・・ＦＩＦＯ！ＩＪ御回路 ４１３・・・Ｓ／Ｐ出力レジスタ回路 ４１５・・・Ｆ’：ＩＦＯレジスタ回路４５５〜４６４
・・・バス信号 ６００・・・ローカル・スイッチ ６０１・・・ハイウェイ・スイッチ ６０２．６０３，６０６，６０７，６０８・・・信号６
０４・・・マスター権制御信号 ６０５・・・クロック送出制御信号 ６０７・・・ビジィ信号 ６０８・・・第１クロツク・バス ６０９・・・リセット信号 ６１０・・・クロック発生器 ６１９・・・第１クロック・バス ６４０・・・デジタル・トランク ６４１・・・デジタル回線インタフェース６４５・・・
起動パルス作成回路 ６５１・・・トランク・アービタ ７００・・・ＬＳリンク同期部 ７１０・・・ＬＳＳアーク回路 ７１１・・・入力信号作成回路 ７１２・・・−数回路 ７１６・・・ＬＳリンク・アービタ回路７１９・・・受
信クロック出力回路 ７２０・・・起動パルス作成回路 ７３０・・・ＬＳビット同期回路 ７３１・・・送信クロック作成回路 ７４２・・・受信位相制御回路 ７４６・・・受信位相比較回路 ７５４・・・受信ランダム・ウオーク・フィルタ回路８
１０・・・フレーム同期回路 ８１６．８’１７・・・バス信号 ８２０・・・同期状態回路 ８３０・・・送信回路 ８５０・・・送信タイミング作成回路 ８５８・・・バス信号 ８６０・・・送信符号変換回路 ８７０・・・受信符号変換回路 ８８０・・・受信タイミング作成回路 ９００・・・受信バッファ回路 Ｄ１．ＤＯ・・・デジタル回線の入出力線ＬＤ、ＬＵ・
・・下りおよび上りのリンク伝送路ＰＮ・・・識別番号 ＭＣＤ・・・マスター権指定ビット ＭＲＱ・・・マスター権要求ビット。 代理人　　内　１）公　三（ばか１名）〜７ 第１−３図 籍２−１Ａ図 第２−１Ｂ図 ４６　　↓　　　　　瓦 ｊ　　ε　　ど　　３　　　↓　巳　　　　さ？２３呈
３９　　　鳶　　３三３８ 第２−６図 一 ３　及　３　呂　ｉ　三　ζ　３　三　３＾　　　　へ
　　　　＾　　　　　　＾　　　＾　　　　＾　　　　
へ、５　８　　己　　　！　　３　　；　　さ、！ｇ　
　　己　　↓　　３　　　↓　　二　　さ１ＩＩＡ、ε
　　　！　　　と　　　と　　　９ｍＪ　　　　　　　
３　　　　↓　　↓　　と　　　さ〇− ロ　　　　ロ ０−・　　　　　　　　　　　　　　　　　　　　　：
Ａｚ−〇　　　　　　　　　　　　　　　　　　　　　
　　　　　　　ρ−Ｃ力　　　　　　　　　　　　　　
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反　蔦ミｉ呂２ち”ｇＳ］：２３’Ｊｉ　　城ば） ″３厄芭瓦３ミ区２三３ヱＳよ宝谷■っ３：ａ　”３　
　’３３　Ｅ　　３ｇ　Ｅ　３ｇＳ　Ｊｇ　Ｓ３　Ｈ′
３　芭３呂３３　　：：　’：三３　Ｊ　Ｓ　’に、　
ｇ易！。 城 ば） 、、！９８と３３どきとこ３２　Ｓ　ｆ　”３蔦β城ト
ｃｒ１■　のト　■　　■　　　１ ０−−　　へヘ　−　　−Ｉ Ｍ　ＣＣ’Ｊ　　Ｏ■　へ　ｎ ωＮ　　寸の　０　０　　　　の 第６−６図 へ　　　　〜　へ　　　　　　　　　　　　　　　区（
ｂ） 第８−２図 ２４４７　　　第８−５Ｂ図 第８−７Ａ図 第８−７Ｃ図 第８−９Ｂ図 第８−９Ｃ図 第８−９Ｄ図 第８−９Ｇ図 第８−９Ｈ図 第８−９に図 第８−１０Ｃ図 ０ト ｓｑ（”ＪＣ”ｒＣ’Ｑ（’）ｌ”’＋４’ｌ’）ｅｆ
フＣｃ）マ　　　　　　　　　　　　　　　　　　　　
　　　　Ｎ（”つ２ζ１０ −＋″　　　　　　　　甲 ＣＮ　　　　　　　　　　　　Ｍ　　　　　　　　　へ
■　　　　■　　　　区 叶　　　く 寸　　　　　　　　　　　　　　　　　　　　　　　　
　　の　　−〇第１６−５Ａ図 ■　　　　≧　　　　　　　　Ｊり　　　リ（フ　　　
　　　　　　　　　　　　　　　　（）　　　（）　　
ｑフ　　　レーと−□−□−□−→ ０　　　　　　　　　　　　　　　　　　　　　城第１
９−２図 トドＩ＋ ＶＣ 第２０−２図

Claims (1)

1. 【特許請求の範囲】 １、すくなくとも１つのデジタル回線を収容し、すでに
   クロック源が存在するときにビジィ状態を示す第１のビ
   ジィ情報を監視し、 前記第１のビジィ情報がビジィ状態を示していないとき
   に第１のクロック源が発生した場合には前記ビジィ情報
   をビジィ状態にして前記第１の新たなクロック源をマス
   ター・クロックとするべくマスター権要求を送信し、前
   記マスター権要求に対しマスター権指定を受信したとき
   に前記第１の新たなクロック源を前記マスター・クロッ
   クとして送出することのできる複数のローカル・スイッ
   チ手段（６００）と、 前記複数のローカル・スイッチ手段との間で前記マスタ
   ー・クロックおよび前記マスター権要求と前記マスター
   権指定を含む制御情報を伝送するためのリンク伝送路に
   よつてスター状に接続され、すでにマスター・クロック
   が存在するときにビジィ状態を示す第２のビジィ情報を
   監視し、前記第２のビジィ情報がビジィ状態を示してい
   ないときに第２の新たなクロック源が発生した場合には
   前記第２の新たなクロック源をマスター・クロックとし
   て送出することができ、前記第２の新たなクロック源と
   前記マスター権要求を送出した前記ローカル・スイッチ
   手段における前記第１の新たなクロック源とが競合した
   場合に調停していずれか１つのクロック源を選択して、
   前記第２のビジィ情報をビジィ状態にし、前記第１のク
   ロック源が選択されたときには前記マスター権要求を送
   出した前記ローカル・スイッチ手段に前記マスター権指
   定を送出するマスター・スイッチ手段（１００）と を含むデジタル通信路の同期装置。 ２、前記マスター・スイッチ手段が、前記選択されたク
   ロック源に位相同期したＭＳ同期クロック（１１９９）
   を得、このＭＳ同期クロックを前記リンク伝送路によつ
   て送出するためのＭＳクロック発生手段（１１０）を含
   み、 前記複数のローカル・スイッチ手段のそれぞれが、前記
   マスター・スイッチ手段から供給された前記ＭＳ同期ク
   ロックに位相同期したＬＳ同期クロック（６１９９）を
   得るためのＬＳクロック発生手段（６１０）を含むもの
   である 請求項１記載のデジタル通信路の同期装置。 ３、前記ＭＳクロック発生手段および前記ＬＳクロック
   発生手段のそれぞれが、 前記選択されたクロック源が変更されたときに急激な位
   相変化を生ずることを防止するための積分手段（１１２
   ０）と位相を比較して位相差を検出するための位相比較
   手段（１１１０）とを含み、デジタル的に位相同期を行
   うためのデジタルＰＬＬ手段（１１１）と、前記デジタ
   ルＰＬＬ手段の出力を受けて、この出力に含まれる量子
   化ジッタを平滑化するためにアナログ的に位相同期を行
   うためのアナログＰＬＬ手段（１１８）と を含む請求項２記載のデジタル通信路の同期装置。 ４、前記マスター・スイッチ手段が、 前記選択されたクロック源として前記複数のローカル・
   スイッチ手段のうちの１つを選択した場合に、前記１つ
   のローカル・スイッチ手段からの前記リンク伝送路の遅
   延時間を補償して伝送される信号のビット同期を得るた
   めのクロック信号（２５３９）を作成するＭＳビット同
   期手段（２３０） を含むものである請求項１記載のデジタル通信路の同期
   装置。 ５、前記ＭＳビット同期手段が、 前記選択されたクロック源が変更されたときに急激な位
   相変化を生ずることを防止するための積分手段（２５４
   、２３４）と、 前記選択されたクロック源からの信号の遅延時間を補償
   する遅延補償手段（２８０）と、前記選択されたクロッ
   ク源からの信号と前記伝送される信号のビット同期を得
   るためのクロック信号との位相を比較する位相比較手段
   （２４６、２３２）と、 前記位相比較手段における位相比較結果によつて前記伝
   送される信号のビット同期を得るためのクロック信号の
   位相を制御する位相制御手段（２４９、２４２）と を含む請求項４記載のデジタル通信路の同期装置。 ６、前記複数のローカル・スイッチ手段と前記マスター
   ・スイッチ手段のそれぞれが、 前記リンク伝送路のフレーム構成のデジタル信号に位相
   同期してクロックおよびフレームを抽出してフレーム同
   期状態を示す信号を得るための同期状態手段（３２０）
   と、 前記フレーム同期状態において前記デジタル信号に位相
   同期したクロックが、複数個存在する競合状態において
   ただ１つの前記デジタル信号に位相同期したクロックを
   選択してクロック源とするアービタ手段（２１０、７１
   ０）と を含む請求項１記載のデジタル通信路の同期装置。 ７、前記マスター・スイッチ手段が、 前記複数のローカル・スイッチ手段からの前記マスター
   ・クロックの送出要求が複数あり競合した場合に、この
   競合を制御してただ１つのローカル・スイッチ手段に前
   記マスター・クロックの送出要求を認めるためのアービ
   タ手段（２１０）を含んでいる請求項１記載のデジタル
   通信路の同期装置。 ８、前記複数のローカル・スイッチ手段のそれぞれが、 前記調停により選択されたクロック源が途絶えたときに
   、ただちに前記複数のローカル・スイッチ手段および前
   記マスター・スイッチ段のうちの１つにマスター・クロ
   ック送出の権利を譲渡するように制御するＬＳアービタ
   手段（７１０）を含んでいる請求項１記載のデジタル通
   信路の同期装置。 ９、前記複数のローカル・スイッチ手段のそれぞれが、
   前記リンク伝送路を複数収容し、かつ、前記ＬＳアービ
   タ手段を複数個含んでいる場合において、前記複数個の
   リンク伝送路のうちのすくなくとも１つによって伝送さ
   れるフレーム構成のデジタル信号から位相同期したクロ
   ックおよびフレームを抽出することができずフレーム同
   期状態を示す信号を得ることができない場合、残る前記
   リンク伝送路のうちの１つが前記マスター権要求および
   マスター権指定を送受できるように切替えることのでき
   るＬＳアービタ手段を含んでいる請求項８記載のデジタ
   ル通信路の同期装置。