JPS61108286A - 時分割情報伝送装置 - Google Patents
時分割情報伝送装置Info
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- JPS61108286A JPS61108286A JP59229599A JP22959984A JPS61108286A JP S61108286 A JPS61108286 A JP S61108286A JP 59229599 A JP59229599 A JP 59229599A JP 22959984 A JP22959984 A JP 22959984A JP S61108286 A JPS61108286 A JP S61108286A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上のオｌｌ用分野〕
本発明は、ｉｉＬ話、ファクシミリ、データ伝送等の通
信網で使用する装置に関し、複数チャネルの情報信号が
時分割多重化されている複数の入力ハイウェイから選択
された任意のハイウェイ、任意のチャネルの情報信号を
１俵数チャネルの情報信号が時分割多電化されて伝送さ
れる複数の出力−１イウエイから：ｌ！！釈された任意
のハイウェイ、任意のチャネルに伝送するための時分＊
１＋情報伝送装置に関するものである。 〔従来の技術〕 時分割多重さ１また情報信号を交換する方式は既。 に知られている（例えば、オーム社発行、電子通信学会
編、「電子通信）１ンドブツク」第１１４２負、及びオ
ーム社発行、愛３マ慎−編、「やさしいデジタル交換」
〕。また１時分割多重化された複数の入力ハイウェイと
複数の出力ハイウェイとの間の交換方式も既に知られて
いる（例えば１％公昭５８−８１９８号公報、特公１＠
５８−８１９９句公報フ。 〔発明が解決しようとする問題点〕 しかし、従来の複数の入力及び出力ハイウェイ間の交換
方式においては、完全な交換リンクを作るために、１つ
の入力ハイウェイに対して複数の出力ハイウェイ分の情
報メモリが使用されている。 従って、装置が必然的に大型且つ高価になる。そこで１
本発明の目的は、少ない情報メモリで複数の入力及び出
力ハイウェイ間の情報信号の伝送を制御することが出来
る装置を提供することにある。 〔問題点ｙＩｌ−解決するための手段〕上記目的を達成
するための本願の第１査目の発明に係わる時分割＠相伝
送装置は、にチャネル（（１１ＬＫは２以上の整数）の
情報信号が時分割多重化されて伝送されるｎ個（但しｎ
は２」？ｌヒの整数）の入力ハイウェイから選択された
任意のハイウェイ、任意のチャネルの情報値ｇ’Ｙ、に
チャオルの情報信号が時分割多重化されて伝送されるｍ
個（但しｍはｎ≧ｍＶ満足する整数）の出カッ〜イウエ
イから選択された任意のノ１イウエイ、任意のチャネル
に伝送する装置であり、前記ｎ個の入力ハイウェイに対
応してそれぞれ設けられ、それぞれが前記にチャネルの
情報信号を記憶するたぬにに個のアドレスを有している
ｎ個の情報メモリと。 前記選択された任意の入力ハイウェイに対応する前記情
報メモリにおける前記選択された任意の人 。 刃側チャネルに対応するアドレスから絖み出した情報信
号を前記選択された任意の出力ハイウェイ。 任意のチャネルに選択的に伝送するだめの情報信匈辿ゼ
で伝送ｒｇ＋ｍと、前記ｎ閥の情報メモリに前記ｎ イ
１＃の人力ハイウェイの情報信号をシーケンシャルに書
き込むように前記ｎ個の情報メモリの書き込λ丁ドレス
を指定し、前記入力ハイウェイ及び出力ハイウェイでの
１チャネルの情報信号伝送時間Ｔ中に前記ｎ個の情報メ
モリから前記情報信号ケそれぞれｎＩＬ１！Ｉ読み出丁
ように前記ｎ個の情報メモリの読み出しを制御し、前記
選択された任意の入力ハイウニイン示す第１の伝送制御
信号と前記選択された任意の入力ハイウェイの任意のチ
ャネルを示す第２の伝送制御信号と前記選択された任意
の出力ハイウェイな示す第３の伝送制御信号とＭｉ＋
１ｓ択された任意の出力ハイウェイの任意のチャネルを
示”Ｉｆ第４の伝送制御信号とに基づいて。 ６ｉ１記運抗された任意の入力鉤チャネルに対応した前
記情報メモリのアドレスから前記情報信号を読み出すよ
うに前記ｎ個の情報メモリの読み出しアドレスをそれぞ
れ指定し、且つ前記選択された任意の出力ハイウェイの
選択された任意のチャネルに、前記選択された任意の入
力ハイウェイの選択された任意のチャネルに対応する前
記情報メモリのアドレスの情報信号を与えるように前記
ｎ個の情報メモリ及び前記情報信号選択伝送回１ｔ２１
’ｖ制御する制御回路とを具備しても・る。 本願の第２査目の発明に係わる装置は、第１査目の発明
と同一原理に従って選択的に情報伝送するものであり、
シリアル／パラレル変換−路、入力側ラッチ回路、ゲー
ト回路、出力側ラッチ回路。 及びパラレル／シリアル変換回ｗＪを有し、Ｊｌ！に制
御メモリを有するものである。制御メモリを工、に１１
にのアドレス群を有し、このに個のアドレス群は。 ｎ個のアドレスヶ含む。 〔作 用〕 上記発明にお（・て、情報メモリに書き込まれたにチャ
ネルの情報信号は１時間Ｔ中にｎ回読み出される。そし
て、このｎ回の読み出しで得られるｎ個の情報信号の中
に１選択された任意の出力ハイウェイ、任意のチャネル
が要求する情報信号が＠まれて（・る。ｎ藺の読み出し
で得られるｎ個の情報（Ｎ号をｍ個の出力〕１イウエイ
が要求するものに刈応させれは１時間Ｔ中にｎ個の入力
ハイウェイとｍ個の出カッ〜イウエイとを接続し１ｍチ
ャネル（但し、ｍ冨ｎの時はｎチャネル］の情報信号ケ
伝送したと等価な状態が得られる。またにチャネルの信
号伝送時間ＴＸＫには、ＫＸｍチャネル（但し、ｍ＝＝
ｎの時はＫ Ｘ ｎチャネル］の情報信号の伝送が出来
る。従って、情報メモリが利用率の高い状態で使用され
る。この結果、少ない情報メモリで複数の入力及び出力
ハイウェイ間の情報伝送を行うことが用米る。 第２番目の発明にお（１ては、ｎ（ｉｄのグー） ｆｉ
ｌ路の出力が共通接続され、その出力段にｍ個の出力側
ラッチ回路が設けられて−する。従って、ｎ個のゲート
（ロ）路の出力をいずれの出力側ラッチ回路にも入力さ
ゼることが出来る。ところで、１チャネル時間Ｔ Ｋ
ｎ個の入力ハイウェイ及びｍ個の出力ハイウェイ間で通
信を行うことが要求される。そこで、グー１１路及び出
力側ラッチ１ｇ回路も、１時間中にｎ回動作させる。制
御メモリは、ｎ１ｒ６１の情報メモリから時間Ｔ中にｎ
回の読み出し火行うために使用され、且つゲート回路を
時間Ｔ中にｎ回動作させるために使用される。出力側ラ
ッチ回路は、入力及び出力ハイウェイの信号伝送に同期
して動作し１通信すべき情報信号のみをラッチする。 制御メモリはｎ個の情報メモリのアドレスに幻応したア
ドレスを有するので、情報メモリのすべてのアドレスを
指定することが出来る。情報メモリ及び制御メモリは、
ＫＸｎのアドレスを有するのみであるが１時１ｌＪＩ
Ｔ中にｎ回の読み出しケ行ったｙ）に、懐畝の入力及び
出力ハイウェイ間で任意に通信することが出来る。 〔実施例〕 次に、第１図〜第６図を参照して本発明の実施１９１１
に係わる電話通信網及びその時分割情報交換装置につ（
゛て述べる。本実施例に係わる通信網を示″ｆｇ１図に
お−１で、（１ａ月１ｂＪ（２ａ） （２ｂ）は端末装
置であり、ｗ詰機、ファクシミリ等である。（３ａ）１
３ｂ）は第１及び第２の時分割多重化（ロ）路であり、
第１の多重北回１ｆ！１（３ａ）は図示されている２つ
の端末装置（ｌａ月１ｂ）及び図示が省略されて（・る
同様な３０個の端末装置の出力を分類の方式で時分割多
重し。 合計３２の端末装置の出力即ち３２チャネルの情報デー
タをシリアルに送出てるものである。なお。 多重化回路（３ａ）（３ｂ）には、上記多重化のために
。 アナログ／デジタル変換器等も含まれており、端末装置
（ｌａ）（１ｂＪ等の出力信号はデジタル化されて伝送
される。但し、端末装置＋１ａ）（ｌｂ）叫がデジタル
化した信号な出力する場合には、アナログ／デジタル変
換器は不要であり、？フグリングｌ１１１路でサンプリ
ングして多重化１−ればよい。 （４ａ月４ｂ月４ｃ＋ｔ４ｄ、）（４ｅ）［４］月４ｇ
）は、入力ハイウェイであり１図示されている２つの多
重化回路（３ａ月３ｂＪの出力及び図示が省略されて（
する６つの多重化回路の出力を伝送する多１化信号伝送
路でｋ・る。 （５］は本発明に従う時分割情報交換装置であり。 ｎ＝７個の入力ハイウェイ（４ａ）〜（４ｇ）からｎ＝
７個の出力ハイウェイ（６ａＨ６ｂ）１６ｅ月６６）１
６ｅ）１６ｆ）ｌ ｊｉ ｇ）へ選択的に情報を伝送す
る装置である。 出力ハイウェイ（６ａ）〜＋６ｇＪ＆！、入力ハイウェ
イ（４ａ）〜Ｉｇ）と同様にに＝３２チャネル多重の情
報イＨ＋３′をシ１ノアル形式で伝送するものであり。 図ボされて一゛る２つの分陥回１ｔｌＩ（７ａＪ（７ｂ
）及び図示が省略されて（・る同様な５つの分離Ｎ８に
接続さ才１ て １１” る。 分離回路（７ａ月７ｂ）は多重化されているに＝３２チ
ャネルの情報信号を独立に分離し、端末装置（ｌａ月１
ｂ月２ａ月２ｂ）等に送るものである。なお、多重化伝
送はデジタルで行われても・るので、デジタル／アナロ
グ変換器でアナログ信号に戻してψ１１ａ床装置（ｌａ
）（１ｂ）（２ａ、）（２ｂ）等に送るか、又は端末装
置でアナログ信号に変換テる。但し、端末装置がデジタ
ル信号に応答するものである場合にはアナログに変換す
ることは不要である。 第１図の通信網において端末装置（１ａ〕と端末装置（
２ａ）との間で相互に通話する場合には、一方の端末装
置（１ａ）の出力情報信号が＃ｌ！１の多重化（ｒ４Ｈ
路
信網で使用する装置に関し、複数チャネルの情報信号が
時分割多重化されている複数の入力ハイウェイから選択
された任意のハイウェイ、任意のチャネルの情報信号を
１俵数チャネルの情報信号が時分割多電化されて伝送さ
れる複数の出力−１イウエイから：ｌ！！釈された任意
のハイウェイ、任意のチャネルに伝送するための時分＊
１＋情報伝送装置に関するものである。 〔従来の技術〕 時分割多重さ１また情報信号を交換する方式は既。 に知られている（例えば、オーム社発行、電子通信学会
編、「電子通信）１ンドブツク」第１１４２負、及びオ
ーム社発行、愛３マ慎−編、「やさしいデジタル交換」
〕。また１時分割多重化された複数の入力ハイウェイと
複数の出力ハイウェイとの間の交換方式も既に知られて
いる（例えば１％公昭５８−８１９８号公報、特公１＠
５８−８１９９句公報フ。 〔発明が解決しようとする問題点〕 しかし、従来の複数の入力及び出力ハイウェイ間の交換
方式においては、完全な交換リンクを作るために、１つ
の入力ハイウェイに対して複数の出力ハイウェイ分の情
報メモリが使用されている。 従って、装置が必然的に大型且つ高価になる。そこで１
本発明の目的は、少ない情報メモリで複数の入力及び出
力ハイウェイ間の情報信号の伝送を制御することが出来
る装置を提供することにある。 〔問題点ｙＩｌ−解決するための手段〕上記目的を達成
するための本願の第１査目の発明に係わる時分割＠相伝
送装置は、にチャネル（（１１ＬＫは２以上の整数）の
情報信号が時分割多重化されて伝送されるｎ個（但しｎ
は２」？ｌヒの整数）の入力ハイウェイから選択された
任意のハイウェイ、任意のチャネルの情報値ｇ’Ｙ、に
チャオルの情報信号が時分割多重化されて伝送されるｍ
個（但しｍはｎ≧ｍＶ満足する整数）の出カッ〜イウエ
イから選択された任意のノ１イウエイ、任意のチャネル
に伝送する装置であり、前記ｎ個の入力ハイウェイに対
応してそれぞれ設けられ、それぞれが前記にチャネルの
情報信号を記憶するたぬにに個のアドレスを有している
ｎ個の情報メモリと。 前記選択された任意の入力ハイウェイに対応する前記情
報メモリにおける前記選択された任意の人 。 刃側チャネルに対応するアドレスから絖み出した情報信
号を前記選択された任意の出力ハイウェイ。 任意のチャネルに選択的に伝送するだめの情報信匈辿ゼ
で伝送ｒｇ＋ｍと、前記ｎ閥の情報メモリに前記ｎ イ
１＃の人力ハイウェイの情報信号をシーケンシャルに書
き込むように前記ｎ個の情報メモリの書き込λ丁ドレス
を指定し、前記入力ハイウェイ及び出力ハイウェイでの
１チャネルの情報信号伝送時間Ｔ中に前記ｎ個の情報メ
モリから前記情報信号ケそれぞれｎＩＬ１！Ｉ読み出丁
ように前記ｎ個の情報メモリの読み出しを制御し、前記
選択された任意の入力ハイウニイン示す第１の伝送制御
信号と前記選択された任意の入力ハイウェイの任意のチ
ャネルを示す第２の伝送制御信号と前記選択された任意
の出力ハイウェイな示す第３の伝送制御信号とＭｉ＋
１ｓ択された任意の出力ハイウェイの任意のチャネルを
示”Ｉｆ第４の伝送制御信号とに基づいて。 ６ｉ１記運抗された任意の入力鉤チャネルに対応した前
記情報メモリのアドレスから前記情報信号を読み出すよ
うに前記ｎ個の情報メモリの読み出しアドレスをそれぞ
れ指定し、且つ前記選択された任意の出力ハイウェイの
選択された任意のチャネルに、前記選択された任意の入
力ハイウェイの選択された任意のチャネルに対応する前
記情報メモリのアドレスの情報信号を与えるように前記
ｎ個の情報メモリ及び前記情報信号選択伝送回１ｔ２１
’ｖ制御する制御回路とを具備しても・る。 本願の第２査目の発明に係わる装置は、第１査目の発明
と同一原理に従って選択的に情報伝送するものであり、
シリアル／パラレル変換−路、入力側ラッチ回路、ゲー
ト回路、出力側ラッチ回路。 及びパラレル／シリアル変換回ｗＪを有し、Ｊｌ！に制
御メモリを有するものである。制御メモリを工、に１１
にのアドレス群を有し、このに個のアドレス群は。 ｎ個のアドレスヶ含む。 〔作 用〕 上記発明にお（・て、情報メモリに書き込まれたにチャ
ネルの情報信号は１時間Ｔ中にｎ回読み出される。そし
て、このｎ回の読み出しで得られるｎ個の情報信号の中
に１選択された任意の出力ハイウェイ、任意のチャネル
が要求する情報信号が＠まれて（・る。ｎ藺の読み出し
で得られるｎ個の情報（Ｎ号をｍ個の出力〕１イウエイ
が要求するものに刈応させれは１時間Ｔ中にｎ個の入力
ハイウェイとｍ個の出カッ〜イウエイとを接続し１ｍチ
ャネル（但し、ｍ冨ｎの時はｎチャネル］の情報信号ケ
伝送したと等価な状態が得られる。またにチャネルの信
号伝送時間ＴＸＫには、ＫＸｍチャネル（但し、ｍ＝＝
ｎの時はＫ Ｘ ｎチャネル］の情報信号の伝送が出来
る。従って、情報メモリが利用率の高い状態で使用され
る。この結果、少ない情報メモリで複数の入力及び出力
ハイウェイ間の情報伝送を行うことが用米る。 第２番目の発明にお（１ては、ｎ（ｉｄのグー） ｆｉ
ｌ路の出力が共通接続され、その出力段にｍ個の出力側
ラッチ回路が設けられて−する。従って、ｎ個のゲート
（ロ）路の出力をいずれの出力側ラッチ回路にも入力さ
ゼることが出来る。ところで、１チャネル時間Ｔ Ｋ
ｎ個の入力ハイウェイ及びｍ個の出力ハイウェイ間で通
信を行うことが要求される。そこで、グー１１路及び出
力側ラッチ１ｇ回路も、１時間中にｎ回動作させる。制
御メモリは、ｎ１ｒ６１の情報メモリから時間Ｔ中にｎ
回の読み出し火行うために使用され、且つゲート回路を
時間Ｔ中にｎ回動作させるために使用される。出力側ラ
ッチ回路は、入力及び出力ハイウェイの信号伝送に同期
して動作し１通信すべき情報信号のみをラッチする。 制御メモリはｎ個の情報メモリのアドレスに幻応したア
ドレスを有するので、情報メモリのすべてのアドレスを
指定することが出来る。情報メモリ及び制御メモリは、
ＫＸｎのアドレスを有するのみであるが１時１ｌＪＩ
Ｔ中にｎ回の読み出しケ行ったｙ）に、懐畝の入力及び
出力ハイウェイ間で任意に通信することが出来る。 〔実施例〕 次に、第１図〜第６図を参照して本発明の実施１９１１
に係わる電話通信網及びその時分割情報交換装置につ（
゛て述べる。本実施例に係わる通信網を示″ｆｇ１図に
お−１で、（１ａ月１ｂＪ（２ａ） （２ｂ）は端末装
置であり、ｗ詰機、ファクシミリ等である。（３ａ）１
３ｂ）は第１及び第２の時分割多重化（ロ）路であり、
第１の多重北回１ｆ！１（３ａ）は図示されている２つ
の端末装置（ｌａ月１ｂ）及び図示が省略されて（・る
同様な３０個の端末装置の出力を分類の方式で時分割多
重し。 合計３２の端末装置の出力即ち３２チャネルの情報デー
タをシリアルに送出てるものである。なお。 多重化回路（３ａ）（３ｂ）には、上記多重化のために
。 アナログ／デジタル変換器等も含まれており、端末装置
（ｌａ）（１ｂＪ等の出力信号はデジタル化されて伝送
される。但し、端末装置＋１ａ）（ｌｂ）叫がデジタル
化した信号な出力する場合には、アナログ／デジタル変
換器は不要であり、？フグリングｌ１１１路でサンプリ
ングして多重化１−ればよい。 （４ａ月４ｂ月４ｃ＋ｔ４ｄ、）（４ｅ）［４］月４ｇ
）は、入力ハイウェイであり１図示されている２つの多
重化回路（３ａ月３ｂＪの出力及び図示が省略されて（
する６つの多重化回路の出力を伝送する多１化信号伝送
路でｋ・る。 （５］は本発明に従う時分割情報交換装置であり。 ｎ＝７個の入力ハイウェイ（４ａ）〜（４ｇ）からｎ＝
７個の出力ハイウェイ（６ａＨ６ｂ）１６ｅ月６６）１
６ｅ）１６ｆ）ｌ ｊｉ ｇ）へ選択的に情報を伝送す
る装置である。 出力ハイウェイ（６ａ）〜＋６ｇＪ＆！、入力ハイウェ
イ（４ａ）〜Ｉｇ）と同様にに＝３２チャネル多重の情
報イＨ＋３′をシ１ノアル形式で伝送するものであり。 図ボされて一゛る２つの分陥回１ｔｌＩ（７ａＪ（７ｂ
）及び図示が省略されて（・る同様な５つの分離Ｎ８に
接続さ才１ て １１” る。 分離回路（７ａ月７ｂ）は多重化されているに＝３２チ
ャネルの情報信号を独立に分離し、端末装置（ｌａ月１
ｂ月２ａ月２ｂ）等に送るものである。なお、多重化伝
送はデジタルで行われても・るので、デジタル／アナロ
グ変換器でアナログ信号に戻してψ１１ａ床装置（ｌａ
）（１ｂ）（２ａ、）（２ｂ）等に送るか、又は端末装
置でアナログ信号に変換テる。但し、端末装置がデジタ
ル信号に応答するものである場合にはアナログに変換す
ることは不要である。 第１図の通信網において端末装置（１ａ〕と端末装置（
２ａ）との間で相互に通話する場合には、一方の端末装
置（１ａ）の出力情報信号が＃ｌ！１の多重化（ｒ４Ｈ
路
【３ａ）と第１の入力ハイウェイ（４ａＪと交換装置
１１５＋内の選択された伝送路と第２の出力ハイウェイ
１ｆｉｌ））と分離回路１７ｂ）とから成る回路で他方
の端末装置（２ａ）に送られ、他方の端末装置（２ａ）
の出力情報信号は第２の多重化回路（３ｂ）と第２の入
力ハイウェイ目ｂＪと交換装置１５Ｊと第１の出力ハイ
ウェイ（６ａ）とｍｌの分離回路［７ａＪとから成る回
路で一万の端末装置１１１１ａ）に送られる。 第２図は第１図の交換装置ｆａｊを詳しく示すものであ
る。第２図において、７つの入力ハイウェイ目ａ）〜１
４ｇ）にそれぞれ接続されている第１〜第７のシリアル
／パラレル変換回路（８ａ） （８ｂＪ （８ｃ）（８
ａ月Ｈｅ）１８１月８ｇ）は、；ｆ：れぞれのハイウェ
イ（４ａ）〜Ｉｇ）のシリアルのデジタル情報信号ケチ
ャネル年荀でパラレルに変換して出力するものである。 この実施９＋１ではデジタル情報が８ビツトで構成され
、に＝３２チャネルの多重化が８ビット単位で行われ、
第５図（Ａｌに示すようにチャネル１からチャネル３２
迄で１フレームとなるように配列されて伝送される。従
って、シリアル／パラレル変換回路（８ａ）〜（８ｇ）
からは、第１チャネルから第３２チャネルまでの信号が
クロック周波数ｆ１の制御のもとにパラレルに変換され
て順次に出力される。 シリアル／パラレル変換回路（８ａ）〜（８ａＪの出力
にそれぞれ接続された第１〜第７の入力側ラッチ回路（
９ａ）（９ｂＨ９ｃＨ９ｄ月９ｅＪ（９ｆ）（９ａＪは
、シリアル／パラレル変換回路（８ａ）〜【８ｇ）の出
力をチャネル単位でラッチするものである。 入力ラッチ回路＋９ａ】〜１９ｇ）にそれぞれ接続され
て−する第１〜第７の情報メモリ１１（ｌａ用ｏｂ）口
ｏｃ）１１ｏｄＨ１ｏｅＪ（１０ｆＪ口ｏｇ月Ｘ、に＝
３２チャネルに対応して第１から第３２までのアドレス
をそれぞれ有する。なお、このメモリ口（）ａ）〜口（
Ｉｇ）は晋通の牛専体メモリであり、書き込みと読み出
しとを同時に行うことが出来な−・ものである。このメ
モリ（１（＋１）〜１０ｇ）に３２チャネルの情報信号
がシーケンシャルＫｉｉ！Ｆさ込まれる。メモリ（１０
ａ、）〜ｌＨＩｇＪに情報信号ン書き込むために、 Ｔ
／ｎ＋１の時間が割り当てられて（・る。この実施例で
は入力に割り当てられて（する。そして、メモリ口ｏｌ
）〜（１ａｇＪからの情報信号の読み出しは１時間Ｔの
間に入力及び出力ハイウェイ数と同じ７回なされる。 メ七り１１０ａ）〜（１１１ｇＪの読み出しのアドレス
指定はランタムである。 情報メモリＢｔ＋ａ）〜（１０ｇＪの出力ラインに接続
されて−する第１〜第７のゲート回路（ｌｌａ）口１ｂ
Ｊ（］］ＣＪ［ｌ］ｄノ［１１６）口１ｆＪ １１１ｇ
、１はメモリ（１０ＢＪ〜（１０ｇＪから読み田された
パラレル形式の情報信号を選択的に通過させるものであ
る。前段の情報メモリ（４ｏａ）〜（１０ｇ）の読み出
しのアドレス指足は共通になされるので１時間Ｔ中に読
み出される７つの情報信号の中に伝送不要なものが台筐
れているが、これはゲー１１８０１ａ） ＼１１ｇ）で
ＩＳｌ、１止される。 ゲート回路（ｌｌａ）〜（ｌ１ｇ）の出力端子を共通伝
統した共通伝送ｊｉ２ｉ１＋２１には、７つの出力ハイ
ウェイ（６ａ）〜Ｉ６ｇ）に幻応して第１〜＃ｇ７の出
力側ラッチ回路口３ａＪ１１３ｂＪ（１３ｃ月１３ｄｌ
（１３ｅハ１３ｆＪ（１３１１’）が設けられて（・る
。この出力１１１ｉ１ラツチ１１１路（１３ａ）〜［１
３ｇ）はＩ＠次にラッチ動作するように制御され。 出力ハイウェイＬ６ａ）〜（６ｇ）が要求（−て−゛る
入力ハイウェイ側の情報信号を出力する。なお、７つの
ゲート回路１１１ａ）〜（ｌ１ｇ）と７つの出力側ラッ
チ回路（１３Ｂ）〜口３ｇ）によって本発明に従う情報
信号選択伝送回路が構成されても・る。 出力側ラッチ回路（１３ａＪ〜（１３ｇ）と出力ハイウ
ェイ（６ａ）〜（６ｇ）との間に接続された第１〜第７
のパラレル／シリアル変換（ロ）路（１４ａハ１４ｂＪ
（１４ｃ）口４ｄＪ（１４ｅＪ（１４ｆＨ１４ｇＪは、
ラッチ回路（１３ａＪ 〜（１３ｇ）から得られるパラ
レルの情報信号をシリアルに変換するものである。 叫は制御（ロ）路であり、入力ハイウェイ（４ａ）〜（
４ｇ）から得られる交換制御信号に基づく・て交換ｒｒ
！回路の各Ｓを制御するものである。この制御回路（１
５１は、ｆｌで示すクロックラインでシリアル／パラレ
ル変換回ｊ１２！（８ａ）〜（８ｇ）にそれぞれ接続さ
れ、Ｔｓで示すラインで入力側ラッチ回路（９ａ）〜１
９ｇ）にそれぞれ１＆続され、ＷＥで示ｊ書き込み制御
ラインとＡＩ）で示すアドレス指定ラインとによって情
報メモリ（１１１１７〜（ｌｕｇ）に接続され、Ｄ、−
’−Ｄ、で示すラインでゲート回路口ＩＢ）〜（１１ｇ
Ｊに接続され。 ’ｌ’、 〜１’、で示すラインでラッチ巨１路（１３
ａ） 〜（１３ｇ）ニ接続され、ｆｌで示すラインでパ
ラレル／シリアル変換Ｉ０１路（１４ａＪ〜（１４ｇＪ
に接続されている。 第３図は第２図の開側１回路（１５）を詳しく示すもの
である。７．、ｃお、第３図には制＠Ｉ回路１１５１と
父換回路との関係を示すために、１ハイウ工イ分に和尚
する父換ｂ１路のみが示されている。ｆ、は基本サンプ
リングクロックであり、シリアル／パラレル変換回ｋ１
ｇ（８３３〜１８ｇ１ 及びパラレル／シリアル変換−
路（１４ａ ）〜（１４ｇ）に供給される。ｆ！は匍］
憫１用クロ本実施例では第６図に示す如＜ｆ＋＝ｆ＊で
ル〕る〇制御囲路（１５）に台筐れて−・る中央処理装
置）ＪｌｌもＣＰＵ（１６＋は、端末装置１１８月１ｂ
Ｊ等の操作に応答して７つの入力ハイウェイ目ａ）〜（
４ｇ］から選りでされた任意の入力ハイウェイを示す３
ピツトの第１の伝送制御信号（交換信号）と選択された
任意の入力ハイウェイの任意のチャネルン示ｊ５ビット
の第２の伝送制御信号とを一体化してパラレル形式で送
出し、且つ７つの出力ハイウェイ（６ａ）〜（６ｇ）か
ら選択された任意の出力ハイウェイケ示″″３−３ビッ
トの第３の伝送制御信号と−Ｊｓ択された任意の出力ハ
イウェイの任意のチャネルを示″１″５ビットの第４の
伝送制御信号とン一体化してパラレル形式で送出する。 ＣＩ）Ｕ １ｌｔｉ＋の出力段に設けられた第１のバッ
フ了メモリ０ηは第１及び第２の伝送制御信号又は第３
及び第４の伝送制御信号を制御メモＩＪ （１８１に書
き込むためのものである。ＣＰ Ｕ ｔｌｔｉＪの出力
段に設けられた第２のバッフアメそり餞は第３及び第４
の伝送ｆｒｉｌｌ梱１信号又は第１及び第２の伝送制御
信号を書き込みアドレス信号として制御メモリ（１８１
に供給するものである。なお、Ｒ／ｌ＆まバッフ了メモ
リａ７）（ロシの書き込入及び読み出しの制御ラインで
ある。 制御メモリ（１８１は、入力ハイウェイ目ａＪ〜（４ｇ
）Ｋ、おけるに＝３２チャネル即ち情報メモリ（１１＋
３Ｊ〜［Ｈ＋ｇ）の３２のアドレスに対応してアドレス
１群からアドレス３２群までの３２のアドレス群ン胸し
、この３２のアドレス群は入力及び出力ハイウェイ（４
ａ）〜（４ｇＪ、 １ｆｉａ）〜（６ｇ）のハイウェ
イ数ｎ＝＝７に対応してｎ ＝ ７のアドレスＡ、、
Ａ、、 Ａ、Ｓ〜、 Ａ、、 Ａ、、 Ａ、ケそれぞれ
含む。通信する入力ハイウェイと入力側チャネルを示す
第１及び第２の伝送制御信号は１通信する出力ハイウェ
イと出力側チャネルを示す第３及び第４の伝送制御信号
で決定されたアドレスに書き込まれる。制御メモリＱａ
ｌｌ工書き込みと読み出しとを同時に行うことが不ｌ１
ｉＴ能な普通の半導体メモリである。このため、情報メ
モリ（１０ａ）〜（ｌｕｇ）に対する情報信号の書き込
みと一定の時ｒ＆Ｉ］関係を有して第１及び第２の伝送
制御信号音制御メモリ賭に書き込み、情報メモリ（０１
ａ）の情報信号の読み出しに一定の時間的関係を有して
制御メモリ０榎の第１及び第２の伝送制御信号を読み出
す〇 上述の如き書き込み制御馨行うために、制御用クロック
信号らが情報メモリ用のＯＲゲート（４）の一方の入力
端子に与えられて（・ると共に、制御メモリ用のＯＲゲ
ート（２ｖの一万の入力端子にも与えられ、史に、共通
のデコーダ＠の端子Ｔ８がＯＲゲ−１ｉｌｌの他方の入
力端子に接続され、端子Ｔ７が０１（ケート３１）の他
方の入力端子に接続されても゛る。 ＯＲゲート（２Ｑは第６図のに示す如（情報メモリ１１
０ａ）の書き込みのタイミングを決ぬるものであり、低
レベル出力の時に書き込みケ許し、高レベル出力の時に
４Ｆぎ込みを禁止する。もう一方のＯＲゲート圓も第６
図（Ｆに示す如（制御メモリ（Ｉａｌに対して同様に働
く。 ＃４４１のカウンタ１２３＋ ＋ｓ 、情報メモリ（１
０ａＪ 〜（１０ｇ）のシーケンシャルな書き込みアド
レス回路として設けられたに−１０＋１）進カウンタで
あり、制御クロック信号らをカウントし、これをラッチ
回路（２４１をブトして情報メモリ口Ｏａ）〜（ｌｌ１
ｇ）に力える。 デコーダ囚は、出力側ラッチ回路口３ａ）〜（１３ｇ）
の制御回路として機能すると共に、情報メモリ（Ｈｌａ
） 〜口Ｏｇ）及び制御メモリ（１）１１の書キ込みｔ
ｌ＋１１御回路としても機ｋＦ＝する。ａち、このデコ
ーダＱ力は８個の出力端子ＴＩ％Ｔ２．・・・・Ｔ、、
Ｔ８ｉ翁し、カウンタ１２島の出力に応答して１チャネ
ル時間Ｔｔ８分割にしたタイミングで第６図０に示す如
＜ １１１１次に低レベル出力パルスを発生する。ＯＲ
ゲートレ（１）は端子Ｔ、に接続されて−するりで、第
６図０のＴ８で示す低レベルパルス期間のみ情報メモリ
口Ｏａ）〜（ＩＬｌｇ）に対する薔き込みケ計１−０ま
た。ＯＲゲートａυは端子Ｔ７に接続されているので、
第６図りのＴｑで示１低レベルパルス期間のみ制御メモ
リ餞の１き込みをｉｆ’ｆ丁Ｏ ｆ＃ＩＩ飾メモＩＪ （Ｉ８１からのＮ１及び第２の伝
送制御信号のＷｅみ出しはシーケンシャルに行われる。 第２０カウンタ（２５）はシーケンシャルな制御メモリ
胱入出しアドレス回路として設けられたＫ（ｎ＋１）進
カウンタであり、制御クロック信号ｆｘ’１カウント１
−で読み出しアドレス信号ケ制御メモリ賭に与える。こ
の読み出しアドレス指定は、アドレス１群のアドレスＡ
、からアドレス３２群のアドレスＡ。 まで順次になされ、且つ繰返される。 情報メモリＩＩＩＩａＪ〜［１０ｇ）の読み出しアドレ
ス−１路は制＠１メモリ（１報により構成されて−する
。このため、制？Ａ］メモリ＋１８１の出力端子はラッ
チ回路（２６Ｊ’ｉ”介して情報メモリＵＯａ）〜［１
［１ｇ）に接続されている。制御メモリ（１８１から同
時に読み出された第１及び第２の伝送制御信号はラッチ
Ｉ！、！１８剛で分限され。 第２の伝送制御信号が情報メモリ口ｏｌ）〜口１１ｇ）
にランダムの読み出しアドレス信号として供給される。 即ち、情報メモリ口１１，１）〜（ＨｌｇＪの目ツレみ
出しアドレスが入力ハイウェイから選択されたチャネル
に対応するように指定される。 デコーダ（２７）は、ゲート回路口１ａ）〜（ｌ１ｇ）
の制御回路として設けられたものであり、ラッチ回路（
へ）から得られる３ビツトから成る第１の伝送制御信号
ビデコードして７つの出力端子り、、Ｄ、・・・・Ｄ７
に送出するものである。な？、端子り、〜Ｄ？ｌま、ゲ
ート回路口１ａ）〜（ｌ１ｇ） Ｋそれぞれ接続されて
いる。第１の伝送制御信号は選択された入力ハイウェイ
を示す信号であるので１選択された入カッ〜イウエイに
対応するゲート回路のみが導通状態になる。また、端子
Ｄ１〜Ｄｑから得られるゲー） ８１制御信号のタイミ
ングは、制′＠１メモリＱａｌ及び情報メモリ（１（Ｉ
ａ ）〜１１［１ｇ）の読み出しのタイミングに同期
している。 カウンタ（２３１＠にそれぞれ接続された初期値段足回
路＠（ハ）は、入力ハイウェイ（４ａ）〜（４ｇ）と出
力ハイウェイ（６ａ）〜（６ｇ）とのチャネル位相差ケ
調整するために設けられたものであり、初期値α。 βを設定する。この実施例では第５図（ＡＩ （Ｂｌ及
び第６図（Ｂｌ山から明らかな如（、入力ハイウェイ（
４ａ）〜ｔ４ｇＪと出力ハイウェイ＋６ａ）〜
１１５＋内の選択された伝送路と第２の出力ハイウェイ
１ｆｉｌ））と分離回路１７ｂ）とから成る回路で他方
の端末装置（２ａ）に送られ、他方の端末装置（２ａ）
の出力情報信号は第２の多重化回路（３ｂ）と第２の入
力ハイウェイ目ｂＪと交換装置１５Ｊと第１の出力ハイ
ウェイ（６ａ）とｍｌの分離回路［７ａＪとから成る回
路で一万の端末装置１１１１ａ）に送られる。 第２図は第１図の交換装置ｆａｊを詳しく示すものであ
る。第２図において、７つの入力ハイウェイ目ａ）〜１
４ｇ）にそれぞれ接続されている第１〜第７のシリアル
／パラレル変換回路（８ａ） （８ｂＪ （８ｃ）（８
ａ月Ｈｅ）１８１月８ｇ）は、；ｆ：れぞれのハイウェ
イ（４ａ）〜Ｉｇ）のシリアルのデジタル情報信号ケチ
ャネル年荀でパラレルに変換して出力するものである。 この実施９＋１ではデジタル情報が８ビツトで構成され
、に＝３２チャネルの多重化が８ビット単位で行われ、
第５図（Ａｌに示すようにチャネル１からチャネル３２
迄で１フレームとなるように配列されて伝送される。従
って、シリアル／パラレル変換回路（８ａ）〜（８ｇ）
からは、第１チャネルから第３２チャネルまでの信号が
クロック周波数ｆ１の制御のもとにパラレルに変換され
て順次に出力される。 シリアル／パラレル変換回路（８ａ）〜（８ａＪの出力
にそれぞれ接続された第１〜第７の入力側ラッチ回路（
９ａ）（９ｂＨ９ｃＨ９ｄ月９ｅＪ（９ｆ）（９ａＪは
、シリアル／パラレル変換回路（８ａ）〜【８ｇ）の出
力をチャネル単位でラッチするものである。 入力ラッチ回路＋９ａ】〜１９ｇ）にそれぞれ接続され
て−する第１〜第７の情報メモリ１１（ｌａ用ｏｂ）口
ｏｃ）１１ｏｄＨ１ｏｅＪ（１０ｆＪ口ｏｇ月Ｘ、に＝
３２チャネルに対応して第１から第３２までのアドレス
をそれぞれ有する。なお、このメモリ口（）ａ）〜口（
Ｉｇ）は晋通の牛専体メモリであり、書き込みと読み出
しとを同時に行うことが出来な−・ものである。このメ
モリ（１（＋１）〜１０ｇ）に３２チャネルの情報信号
がシーケンシャルＫｉｉ！Ｆさ込まれる。メモリ（１０
ａ、）〜ｌＨＩｇＪに情報信号ン書き込むために、 Ｔ
／ｎ＋１の時間が割り当てられて（・る。この実施例で
は入力に割り当てられて（する。そして、メモリ口ｏｌ
）〜（１ａｇＪからの情報信号の読み出しは１時間Ｔの
間に入力及び出力ハイウェイ数と同じ７回なされる。 メ七り１１０ａ）〜（１１１ｇＪの読み出しのアドレス
指定はランタムである。 情報メモリＢｔ＋ａ）〜（１０ｇＪの出力ラインに接続
されて−する第１〜第７のゲート回路（ｌｌａ）口１ｂ
Ｊ（］］ＣＪ［ｌ］ｄノ［１１６）口１ｆＪ １１１ｇ
、１はメモリ（１０ＢＪ〜（１０ｇＪから読み田された
パラレル形式の情報信号を選択的に通過させるものであ
る。前段の情報メモリ（４ｏａ）〜（１０ｇ）の読み出
しのアドレス指足は共通になされるので１時間Ｔ中に読
み出される７つの情報信号の中に伝送不要なものが台筐
れているが、これはゲー１１８０１ａ） ＼１１ｇ）で
ＩＳｌ、１止される。 ゲート回路（ｌｌａ）〜（ｌ１ｇ）の出力端子を共通伝
統した共通伝送ｊｉ２ｉ１＋２１には、７つの出力ハイ
ウェイ（６ａ）〜Ｉ６ｇ）に幻応して第１〜＃ｇ７の出
力側ラッチ回路口３ａＪ１１３ｂＪ（１３ｃ月１３ｄｌ
（１３ｅハ１３ｆＪ（１３１１’）が設けられて（・る
。この出力１１１ｉ１ラツチ１１１路（１３ａ）〜［１
３ｇ）はＩ＠次にラッチ動作するように制御され。 出力ハイウェイＬ６ａ）〜（６ｇ）が要求（−て−゛る
入力ハイウェイ側の情報信号を出力する。なお、７つの
ゲート回路１１１ａ）〜（ｌ１ｇ）と７つの出力側ラッ
チ回路（１３Ｂ）〜口３ｇ）によって本発明に従う情報
信号選択伝送回路が構成されても・る。 出力側ラッチ回路（１３ａＪ〜（１３ｇ）と出力ハイウ
ェイ（６ａ）〜（６ｇ）との間に接続された第１〜第７
のパラレル／シリアル変換（ロ）路（１４ａハ１４ｂＪ
（１４ｃ）口４ｄＪ（１４ｅＪ（１４ｆＨ１４ｇＪは、
ラッチ回路（１３ａＪ 〜（１３ｇ）から得られるパラ
レルの情報信号をシリアルに変換するものである。 叫は制御（ロ）路であり、入力ハイウェイ（４ａ）〜（
４ｇ）から得られる交換制御信号に基づく・て交換ｒｒ
！回路の各Ｓを制御するものである。この制御回路（１
５１は、ｆｌで示すクロックラインでシリアル／パラレ
ル変換回ｊ１２！（８ａ）〜（８ｇ）にそれぞれ接続さ
れ、Ｔｓで示すラインで入力側ラッチ回路（９ａ）〜１
９ｇ）にそれぞれ１＆続され、ＷＥで示ｊ書き込み制御
ラインとＡＩ）で示すアドレス指定ラインとによって情
報メモリ（１１１１７〜（ｌｕｇ）に接続され、Ｄ、−
’−Ｄ、で示すラインでゲート回路口ＩＢ）〜（１１ｇ
Ｊに接続され。 ’ｌ’、 〜１’、で示すラインでラッチ巨１路（１３
ａ） 〜（１３ｇ）ニ接続され、ｆｌで示すラインでパ
ラレル／シリアル変換Ｉ０１路（１４ａＪ〜（１４ｇＪ
に接続されている。 第３図は第２図の開側１回路（１５）を詳しく示すもの
である。７．、ｃお、第３図には制＠Ｉ回路１１５１と
父換回路との関係を示すために、１ハイウ工イ分に和尚
する父換ｂ１路のみが示されている。ｆ、は基本サンプ
リングクロックであり、シリアル／パラレル変換回ｋ１
ｇ（８３３〜１８ｇ１ 及びパラレル／シリアル変換−
路（１４ａ ）〜（１４ｇ）に供給される。ｆ！は匍］
憫１用クロ本実施例では第６図に示す如＜ｆ＋＝ｆ＊で
ル〕る〇制御囲路（１５）に台筐れて−・る中央処理装
置）ＪｌｌもＣＰＵ（１６＋は、端末装置１１８月１ｂ
Ｊ等の操作に応答して７つの入力ハイウェイ目ａ）〜（
４ｇ］から選りでされた任意の入力ハイウェイを示す３
ピツトの第１の伝送制御信号（交換信号）と選択された
任意の入力ハイウェイの任意のチャネルン示ｊ５ビット
の第２の伝送制御信号とを一体化してパラレル形式で送
出し、且つ７つの出力ハイウェイ（６ａ）〜（６ｇ）か
ら選択された任意の出力ハイウェイケ示″″３−３ビッ
トの第３の伝送制御信号と−Ｊｓ択された任意の出力ハ
イウェイの任意のチャネルを示″１″５ビットの第４の
伝送制御信号とン一体化してパラレル形式で送出する。 ＣＩ）Ｕ １ｌｔｉ＋の出力段に設けられた第１のバッ
フ了メモリ０ηは第１及び第２の伝送制御信号又は第３
及び第４の伝送制御信号を制御メモＩＪ （１８１に書
き込むためのものである。ＣＰ Ｕ ｔｌｔｉＪの出力
段に設けられた第２のバッフアメそり餞は第３及び第４
の伝送ｆｒｉｌｌ梱１信号又は第１及び第２の伝送制御
信号を書き込みアドレス信号として制御メモリ（１８１
に供給するものである。なお、Ｒ／ｌ＆まバッフ了メモ
リａ７）（ロシの書き込入及び読み出しの制御ラインで
ある。 制御メモリ（１８１は、入力ハイウェイ目ａＪ〜（４ｇ
）Ｋ、おけるに＝３２チャネル即ち情報メモリ（１１＋
３Ｊ〜［Ｈ＋ｇ）の３２のアドレスに対応してアドレス
１群からアドレス３２群までの３２のアドレス群ン胸し
、この３２のアドレス群は入力及び出力ハイウェイ（４
ａ）〜（４ｇＪ、 １ｆｉａ）〜（６ｇ）のハイウェ
イ数ｎ＝＝７に対応してｎ ＝ ７のアドレスＡ、、
Ａ、、 Ａ、Ｓ〜、 Ａ、、 Ａ、、 Ａ、ケそれぞれ
含む。通信する入力ハイウェイと入力側チャネルを示す
第１及び第２の伝送制御信号は１通信する出力ハイウェ
イと出力側チャネルを示す第３及び第４の伝送制御信号
で決定されたアドレスに書き込まれる。制御メモリＱａ
ｌｌ工書き込みと読み出しとを同時に行うことが不ｌ１
ｉＴ能な普通の半導体メモリである。このため、情報メ
モリ（１０ａ）〜（ｌｕｇ）に対する情報信号の書き込
みと一定の時ｒ＆Ｉ］関係を有して第１及び第２の伝送
制御信号音制御メモリ賭に書き込み、情報メモリ（０１
ａ）の情報信号の読み出しに一定の時間的関係を有して
制御メモリ０榎の第１及び第２の伝送制御信号を読み出
す〇 上述の如き書き込み制御馨行うために、制御用クロック
信号らが情報メモリ用のＯＲゲート（４）の一方の入力
端子に与えられて（・ると共に、制御メモリ用のＯＲゲ
ート（２ｖの一万の入力端子にも与えられ、史に、共通
のデコーダ＠の端子Ｔ８がＯＲゲ−１ｉｌｌの他方の入
力端子に接続され、端子Ｔ７が０１（ケート３１）の他
方の入力端子に接続されても゛る。 ＯＲゲート（２Ｑは第６図のに示す如（情報メモリ１１
０ａ）の書き込みのタイミングを決ぬるものであり、低
レベル出力の時に書き込みケ許し、高レベル出力の時に
４Ｆぎ込みを禁止する。もう一方のＯＲゲート圓も第６
図（Ｆに示す如（制御メモリ（Ｉａｌに対して同様に働
く。 ＃４４１のカウンタ１２３＋ ＋ｓ 、情報メモリ（１
０ａＪ 〜（１０ｇ）のシーケンシャルな書き込みアド
レス回路として設けられたに−１０＋１）進カウンタで
あり、制御クロック信号らをカウントし、これをラッチ
回路（２４１をブトして情報メモリ口Ｏａ）〜（ｌｌ１
ｇ）に力える。 デコーダ囚は、出力側ラッチ回路口３ａ）〜（１３ｇ）
の制御回路として機能すると共に、情報メモリ（Ｈｌａ
） 〜口Ｏｇ）及び制御メモリ（１）１１の書キ込みｔ
ｌ＋１１御回路としても機ｋＦ＝する。ａち、このデコ
ーダＱ力は８個の出力端子ＴＩ％Ｔ２．・・・・Ｔ、、
Ｔ８ｉ翁し、カウンタ１２島の出力に応答して１チャネ
ル時間Ｔｔ８分割にしたタイミングで第６図０に示す如
＜ １１１１次に低レベル出力パルスを発生する。ＯＲ
ゲートレ（１）は端子Ｔ、に接続されて−するりで、第
６図０のＴ８で示す低レベルパルス期間のみ情報メモリ
口Ｏａ）〜（ＩＬｌｇ）に対する薔き込みケ計１−０ま
た。ＯＲゲートａυは端子Ｔ７に接続されているので、
第６図りのＴｑで示１低レベルパルス期間のみ制御メモ
リ餞の１き込みをｉｆ’ｆ丁Ｏ ｆ＃ＩＩ飾メモＩＪ （Ｉ８１からのＮ１及び第２の伝
送制御信号のＷｅみ出しはシーケンシャルに行われる。 第２０カウンタ（２５）はシーケンシャルな制御メモリ
胱入出しアドレス回路として設けられたＫ（ｎ＋１）進
カウンタであり、制御クロック信号ｆｘ’１カウント１
−で読み出しアドレス信号ケ制御メモリ賭に与える。こ
の読み出しアドレス指定は、アドレス１群のアドレスＡ
、からアドレス３２群のアドレスＡ。 まで順次になされ、且つ繰返される。 情報メモリＩＩＩＩａＪ〜［１０ｇ）の読み出しアドレ
ス−１路は制＠１メモリ（１報により構成されて−する
。このため、制？Ａ］メモリ＋１８１の出力端子はラッ
チ回路（２６Ｊ’ｉ”介して情報メモリＵＯａ）〜［１
［１ｇ）に接続されている。制御メモリ（１８１から同
時に読み出された第１及び第２の伝送制御信号はラッチ
Ｉ！、！１８剛で分限され。 第２の伝送制御信号が情報メモリ口ｏｌ）〜口１１ｇ）
にランダムの読み出しアドレス信号として供給される。 即ち、情報メモリ口１１，１）〜（ＨｌｇＪの目ツレみ
出しアドレスが入力ハイウェイから選択されたチャネル
に対応するように指定される。 デコーダ（２７）は、ゲート回路口１ａ）〜（ｌ１ｇ）
の制御回路として設けられたものであり、ラッチ回路（
へ）から得られる３ビツトから成る第１の伝送制御信号
ビデコードして７つの出力端子り、、Ｄ、・・・・Ｄ７
に送出するものである。な？、端子り、〜Ｄ？ｌま、ゲ
ート回路口１ａ）〜（ｌ１ｇ） Ｋそれぞれ接続されて
いる。第１の伝送制御信号は選択された入力ハイウェイ
を示す信号であるので１選択された入カッ〜イウエイに
対応するゲート回路のみが導通状態になる。また、端子
Ｄ１〜Ｄｑから得られるゲー） ８１制御信号のタイミ
ングは、制′＠１メモリＱａｌ及び情報メモリ（１（Ｉ
ａ ）〜１１［１ｇ）の読み出しのタイミングに同期
している。 カウンタ（２３１＠にそれぞれ接続された初期値段足回
路＠（ハ）は、入力ハイウェイ（４ａ）〜（４ｇ）と出
力ハイウェイ（６ａ）〜（６ｇ）とのチャネル位相差ケ
調整するために設けられたものであり、初期値α。 βを設定する。この実施例では第５図（ＡＩ （Ｂｌ及
び第６図（Ｂｌ山から明らかな如（、入力ハイウェイ（
４ａ）〜ｔ４ｇＪと出力ハイウェイ＋６ａ）〜
【６ｇ】
とは同相駆動されるので、第１のカウンタ（ハ）と第２
０カウン〕のカウント値の差は、シリアル／パラレル変
換１ｒ！１路１８ａＪ 〜（）Ｉｇ） ＫおけるＴの遅
れ、及びパラレル／シリアル変換回路（１４ａ）〜（１
４ｇＪにおけるＴの遅れ、及びＭ３図のラッチ回路＆６
Ｊにおける−の遅れのために必要になる。 なｇ、初期値設足回１２１１ＣＪＩは檀々の初期値α。 βを設定することが出来るように構成されているので、
入力ハイウェイ（４ａ）〜ｔ４ｇ）と出力ハイウェイ（
６ａ）〜（６ｇ）との間に任意のチャネル位相差ケ＆極
的に生じさゼるたぬにも利用することが出来る。即ち、
チャネル位相差をχと丁れば。 ン満是するようにβとαとを決定すれば、入出力のチャ
ネル位相差が生じる。不笑施例ではχ＝０あるが１例え
ば１チャネルの位相差ヶ生じさせたい場合には とすればよい。このようなチャネル位相差は１例えは、
パラレル／シリアル変換−路（１４ａＪ〜４４ｇ）の出
力段に、更に多重化する回路を付加する場合等に要求さ
れる。この種の多重化回路で連れが生じても、初期値設
定ｌ１ｇ１路（至）（ハ）の操作で容易に補正すること
が出来る。 次に、この装置の動作を説明する。 入力ハイウェイｔ４ａＪ〜（４ｇ）の情報信号は、第５
図（Ｎ及び第６図（Ｂｌに示す如く、チャネル単位に時
分割多重化されて伝送され、出力ハイウェイ（６ａ）
〜Ｃ６ｇ）の情報信号も、第５図（８１及び第６図（Ｉ
）に示す如（チャネル単位に時分側条ｌ化されて伝送さ
れる。シリアル／パラレル変換回路（８ａ］〜［８ｇハ
エ、第６図（Ｏに示す如（、シリアルの情報信刀の全部
が入力した後にパラレルの情報信号を出力する。ν１１
ち、１チャネル時間Ｔだけ遅れてパラレルの信号が得ら
れ、ラッチ回Ｎ［９ａＪ〜（９ｇＪ ”’Ｃ：それぞれ
ラッチされる。 ラッチ回路＋９ａ）〜（９ｇＪにラッチされた情報信号
は情報メモり （１ｏａＪに直ちに書き込まれず、ゲー
ト回路（２１１１の出力が低レベルとなる期間に書き込
まれる。この誓さ込みのタイミングは、第５図り及び第
６図（口に示す如（１チャネル時間Ｔの終りの部分に得
られる。各チャネルの情報信号は、情報メモリ（１ｏａ
）〜（ｌｌ１ｇ）に第４白に示す如くチャネルに対応し
て設けられたアドレスにシーケンシャルに一１ｆぎ込ず
れる。要するに、チャネル１の信号はアドレス１に、チ
ャネル２０４ｍ号はアドレス２にのようにしてチャネル
３２の信号筒でＩＩｍＫ誉き込まれ、−巡したら再び同
様な書き込みがなされる。情報メモリ（１０ａ）〜（１
０ｇＪの書き込みアドレス指定は第３図のカウンタ［有
］の出力に基づいてなされる。この際、第６図（Ｂｌと
Ｃ）との比軟から明らかな如（、入力ハイウェイ（４ａ
Ｊ〜［４ｇＪのチャネル３１が伝送されている時に、チ
ャネル３０の信号が情報メモリ（１（ｌ ａ ）〜（１
ａｇ）に書き込まれる。 従って、カウンタ（２３１は入力ハイウェイ＋４ａ）〜
１４ｇ】のチャネル位相と異なる位相でアドレス指定し
なければならない。この位相差は初期値設足沖１路剛で
与える。 シーケンシャルに書さ込まれた情報信号は、制御メモリ
Ｑ８のアドレス指定に基づいてランダムに読み出される
。今、第１の入力ハイウェイ（４ａ）の第１チャネルの
情報信号を第２の出力ハイウェイ１６ｂＪの第３２チャ
ネルに伝送し、同時に第２の入力ハイウェイ（４ｂ）の
第３２チャネルの情報信号を１４１０） ｔｔ１カハイ
ウェイ（６ａＪの第１チャネルに伝送する場合を例にと
って各部の動作を説明する。第４図は上ｉｄ動作を説明
するために、２つの情報メモリ（ｌｌｌａハ１１１ｂＪ
と制御メモリ（Ｉ５）との関係及びゲー） ｌｉｉ路［
１１ａ）１．１１ｂ）、ラッチ回路（１４ａ）（１４ｂ
）を示す。 今、第１の入力ハイウェイ目ａ）の第１チャネルに刈地
する端本装置が発呼側となって発呼信号が発生すると１
発呼信号に応答して第３図のＣＰＵｔ１６１がｔｌｊ制
御信号を発生する。即ち、嬉１の入力ハイウェイ（４ａ
）の第１チャネルの信号を第２の出力ハイウニ（（６ｂ
Ｊの第３２チャネルに伝送することを示す制御信号とし
て、第１の入力ハイウェイ【４ａ）を示ス例えば（００
０）から成る３ビツトの第１の伝送制御信号と、第１の
入力ハイウェイ（４ａ）の第１チャネルを示す例えば［
０００００）から成る５ビツトの第２の伝送制御信号と
、第２の出力ハイウェイ（６ｂ）を示す例えば［００１
］から成る３ビツトの第３の伝送制御１信号と、第２の
出力ハイウェイ（６ｂ）の第３２チャネルを示す例えは
〔１１１１１〕から成る５ビツトの第４の伝送制御１１
−Ｑとが発生する。そして、第１及び第２の伝送制御信
号は、第３及び第４の伝送制御４ｇ号で決ボされた制御
メモリ賭のアドレスに書き込筐れる。即ち。 第４図に示す如く、制御メモリ（１８１のアドレス３２
群のアドレスＮ、に亀１及び第２の伝送制御信号〔ｏｏ
ｏｏｏｏｏｏ）が書き込筐れる。今、一方向のみの通信
であるとすれば、制御メモリＱ８１に対して第１及び第
２の伝送制御信号を書き込むのみで十分である。しかし
、電話回線のように相互に通話したい場合には、第２の
入力ハイウェイ（４ｂ１の第３２チャネルの情報信号を
第１の出力ハイウェイ（６ａ）の第１チャネルに送らな
ければならない。 そこで、この例では、前述のＭ３及び第４の伝送制御信
号［００１１１１１１］が前述の第１及び第２の伝送制
御信号（００００００００）によるアドレス指定に基づ
いて、情報メモリａ片のアドレス１群のアドレスＡ１に
曹さ込まれる。この書き込みの場合には、前述と逆に、
第２の入力ハイウェイ（４ｂ〕を示す（００１）が第１
の伝送制御信号となり、第３２チャネルを示す［１１１
１１３が第２の伝送制御信号となり、これ等が制御メモ
リ（１Ｓに４き込まれ、第１の出力ハイウェイ（６ａ］
を示す（０００）が第３の伝送制御信号となり、第１チ
ャネルを示す［０００００）が第４の伝送制御信号とな
って、制御メモリ（躊の書き込みアドレスを指定する。 制御メモリ餞からの信号の読み出しは、カウンタ（ハ）
でシーケンシャルに行われる。このアドレス指定は第５
因（０及びｍ６図（Ｏから明らかな如く。 入出力ハイウェイ（４ａ〕〜（４ｇ） （６ａ）〜（６
ｇ）のチャネルの位相よりも１チャネル進んでなされる
。 これは、パラレル／シリアル変換ｌｌ１ｌ！１Ｍ （１
４ａＪ〜（１４ｇＪで１チャネルの運れが出る１こめで
ある。制御メモリ崗からは、第６図（Ｏに示すアドレス
指定で制御信号が読み出される。そして、第５図及び第
６図のｔ、。〜ｔｌｌの期間でアドレス３２群の中の第
２アドレスＡ、が指定されると、ここから第４図に示す
如＜（００００００００）が読み出され。 この中の［０００００）の５ビツトによって情報メモリ
Ｂｏｌ）のアドレス１が指定され、アドレス１の信号が
読み出される。この時、残りの情報メモリ目ｏｂ）〜（
１１３ｇＪも同様にアドレス指定されるが、ゲート回Ｎ
１ｌｌｔ）３〜（１１ｇＪが非導通に保たれるので、
メモリ出力がここで阻止される。制御メモリ（１８１の
アドレス３２群のアドレスＮ、から読み出さｊた第１の
伝送制御信号である［０００］は。 第３図のデコーダ（５）でデコードされ、端子り、に制
卸出力を発生し、第１の入力ハイウェイに対応するゲー
ト回路（ｌｌａ）を伝送状態に制御する。アドレス３２
群のアドレスＡ、のアドレス指定に同期して第１のゲー
ト１梱路１１１ａＪが信号伝送状態（導通状態）になる
と、情報メモリ（１０ａ）のアドレス１の情報信号がゲ
ート回路目１ａＪを通って共通伝送路ａ２に現われる。 デコーダ１２７）の出力で制御される第２の出力側ラッ
チ１路（１３ｂ）は、第６図００Ｔ。 で示す低レベルパルスの後縁で動作し、且つ第６図（Ｇ
ｌに示すアドレスＡ、の絖み出しに同期しているので、
第４図に示すアドレス３２群のアドレスＡ。 の絖み出しに基づいて情報メモリ（１０ａＪのアドレス
１から読み出された情報信号が、第２の出力（ｆｌｌ１
１ラッチ回路１１３ｂｌでラッチされ、第２のパラレル
／シリアル変換回路１１４ｂＪに送られる。 情報メモリ（１１）３）のアドレス１からＭｌチャネル
の情報信号を読み出すタイミングは、第５図（■及び第
６図印に示す出力）〜イウエイの第３１チャネルの伝送
時間に台筐れているが、第２のパラレル／シリアル変換
回路口４ｂ）でシリアル伯号九変換するために１チャネ
ル時間Ｔの遅れが生じるたメ、情報メモリＩ］１ｌａＪ
のアドレス１から得られる第１の入カッ・イウエイ（４
ａ）の第１チャネルの情報信号は第２の出力ハイウェイ
（６ｂＪのチャネル３２０勘間（ｔ、１〜ｔ０〕に伝送
される。この結果、第４図で点線（刻で示す通信路が形
成されたのと等価な動作状態が得られる。 一方、制御メモリ（喝のアドレス１群のアドレスＡ＋が
第６図（Ｏのｂｌ〜ｔａｇ区間内でアドレス指定される
と、匍］＃信号［００１１１１１１）が読み出され、こ
の内の５ビツトの〔１１１１１〕が第２の↑Ｈ報メモリ
１ＩＵｂ）のアドレス３２を指定し、この内の３ビツト
の［００１］がデコーダｆ２７１でデコードされて第２
のゲート旧回路（１１ｂ）を導通させる。 この結果、ｔ１１〜ｔａｘ区間中で第２の情報メモリ（
１０ｂＪのアドレス３２から読み出された情報毎号が第
６図■のｔｉｌｌ〜ｔ□区間内のＴ１の低レベルパルス
に同期して第２の出力側ラッチ回路（１３ｂ）でラッチ
サれ、パラレル／シリアル変換回路（１４ｂＪでシリア
ルに変換されて１チャネル遅れのｔｏ以後の区間即ちＭ
ｌの出力ハイウェイ（６ａ）の第１チ丁ネル区間に伝送
される。この結果、第４図で鎖線＋３１１で示す通信路
が形成されたと等価になり、第２の入力ハイウェイ（４
ｂ）の第３２チャネルの情報信号が、第１の出力ハイウ
ェイ（６ａ）のＭ１チャネルに伝送される。 第１の入力ハイウェイ（４ａ）の第１チャネルと第１の
出力ハイウェイ（６ａ）の第１チャネルとの端末装置が
、第１図に示す如く共通であり１第２０入力ハイウェイ
（４ｂ）の第３２チャネルと第２の出力ハイウェイ（６
ｂ）の第３２チャネルとの端末装置カ共通であると１れ
は、相互に通信することが出来る。 仲、２つの入力ハイウェイ（４ａＪ（４ｂ）の２つのチ
ャネルと２つの出力ハイウェイ（６ａ月６ｂ）の２つの
チャネルの接続について述べたが、残りのハイウェイの
残りのチャネルも同様に動作する。 本発明は上述の実施例に限定されるものでなく。 変形用Ｎヒなものである。例えば、相互通信ぜずに。 −万の端末装置から他方の端末装置に一方向のみの通信
を行う場合にも勿論適用可能である。また。 中継用ハイウェイと申粘用ノ１イウエイとの間の中継交
換装置にも適用可能である。また、制御メモリ（１８，
１を、選択されたハイウェイを記憶するメモリと１選択
されたチャネルを記憶するメモリとに分けることも可能
である。また、端末装置（ｌａ月ｌｂ３等がデジタル化
された信号を送出するものである場合にも勿論１本発明
を適用することが出来る。 また、出力ハイウェイの数が入力ハイウェイよりも少な
い場合にも適用′１ｌｌｉｌＪ能である。 〔発明の効果〕 上述から明らかな如く１本願の第１査目の発明ではｓ
１チャネル時間Ｔの間に入力ハイウェイの数ｎに相当す
る回数の絖み出しを行うので、情報メモリのオリ用率が
向丘する。この結果、少ない情報メモリで多（のハイウ
ェイの多（のチャネルの情報の選択的伝送及び交換を行
うことが出来る。 本願の第２査目の発明では、情報メモリの全アドレスに
対応したアドレスを有する制御メモリを設け、この制御
メモリに情報メモリのアドレス信号を誓き込むと共に、
１＊報メモリの出力段のゲート回路を制御するための制
御信号を豊さ込むようにしたので、情報メモリからの必
要な情報の読み出しに同期してゲート回路を容易に制＠
＋ｖることが出来る０即シ１選択された入カッ・イウエ
イの選択されたチャネルの情報信号を選択された出力〕
・イウエイの選がされにチャネルに比較的簡単な回路で
容易に伝送することが出来る。
とは同相駆動されるので、第１のカウンタ（ハ）と第２
０カウン〕のカウント値の差は、シリアル／パラレル変
換１ｒ！１路１８ａＪ 〜（）Ｉｇ） ＫおけるＴの遅
れ、及びパラレル／シリアル変換回路（１４ａ）〜（１
４ｇＪにおけるＴの遅れ、及びＭ３図のラッチ回路＆６
Ｊにおける−の遅れのために必要になる。 なｇ、初期値設足回１２１１ＣＪＩは檀々の初期値α。 βを設定することが出来るように構成されているので、
入力ハイウェイ（４ａ）〜ｔ４ｇ）と出力ハイウェイ（
６ａ）〜（６ｇ）との間に任意のチャネル位相差ケ＆極
的に生じさゼるたぬにも利用することが出来る。即ち、
チャネル位相差をχと丁れば。 ン満是するようにβとαとを決定すれば、入出力のチャ
ネル位相差が生じる。不笑施例ではχ＝０あるが１例え
ば１チャネルの位相差ヶ生じさせたい場合には とすればよい。このようなチャネル位相差は１例えは、
パラレル／シリアル変換−路（１４ａＪ〜４４ｇ）の出
力段に、更に多重化する回路を付加する場合等に要求さ
れる。この種の多重化回路で連れが生じても、初期値設
定ｌ１ｇ１路（至）（ハ）の操作で容易に補正すること
が出来る。 次に、この装置の動作を説明する。 入力ハイウェイｔ４ａＪ〜（４ｇ）の情報信号は、第５
図（Ｎ及び第６図（Ｂｌに示す如く、チャネル単位に時
分割多重化されて伝送され、出力ハイウェイ（６ａ）
〜Ｃ６ｇ）の情報信号も、第５図（８１及び第６図（Ｉ
）に示す如（チャネル単位に時分側条ｌ化されて伝送さ
れる。シリアル／パラレル変換回路（８ａ］〜［８ｇハ
エ、第６図（Ｏに示す如（、シリアルの情報信刀の全部
が入力した後にパラレルの情報信号を出力する。ν１１
ち、１チャネル時間Ｔだけ遅れてパラレルの信号が得ら
れ、ラッチ回Ｎ［９ａＪ〜（９ｇＪ ”’Ｃ：それぞれ
ラッチされる。 ラッチ回路＋９ａ）〜（９ｇＪにラッチされた情報信号
は情報メモり （１ｏａＪに直ちに書き込まれず、ゲー
ト回路（２１１１の出力が低レベルとなる期間に書き込
まれる。この誓さ込みのタイミングは、第５図り及び第
６図（口に示す如（１チャネル時間Ｔの終りの部分に得
られる。各チャネルの情報信号は、情報メモリ（１ｏａ
）〜（ｌｌ１ｇ）に第４白に示す如くチャネルに対応し
て設けられたアドレスにシーケンシャルに一１ｆぎ込ず
れる。要するに、チャネル１の信号はアドレス１に、チ
ャネル２０４ｍ号はアドレス２にのようにしてチャネル
３２の信号筒でＩＩｍＫ誉き込まれ、−巡したら再び同
様な書き込みがなされる。情報メモリ（１０ａ）〜（１
０ｇＪの書き込みアドレス指定は第３図のカウンタ［有
］の出力に基づいてなされる。この際、第６図（Ｂｌと
Ｃ）との比軟から明らかな如（、入力ハイウェイ（４ａ
Ｊ〜［４ｇＪのチャネル３１が伝送されている時に、チ
ャネル３０の信号が情報メモリ（１（ｌ ａ ）〜（１
ａｇ）に書き込まれる。 従って、カウンタ（２３１は入力ハイウェイ＋４ａ）〜
１４ｇ】のチャネル位相と異なる位相でアドレス指定し
なければならない。この位相差は初期値設足沖１路剛で
与える。 シーケンシャルに書さ込まれた情報信号は、制御メモリ
Ｑ８のアドレス指定に基づいてランダムに読み出される
。今、第１の入力ハイウェイ（４ａ）の第１チャネルの
情報信号を第２の出力ハイウェイ１６ｂＪの第３２チャ
ネルに伝送し、同時に第２の入力ハイウェイ（４ｂ）の
第３２チャネルの情報信号を１４１０） ｔｔ１カハイ
ウェイ（６ａＪの第１チャネルに伝送する場合を例にと
って各部の動作を説明する。第４図は上ｉｄ動作を説明
するために、２つの情報メモリ（ｌｌｌａハ１１１ｂＪ
と制御メモリ（Ｉ５）との関係及びゲー） ｌｉｉ路［
１１ａ）１．１１ｂ）、ラッチ回路（１４ａ）（１４ｂ
）を示す。 今、第１の入力ハイウェイ目ａ）の第１チャネルに刈地
する端本装置が発呼側となって発呼信号が発生すると１
発呼信号に応答して第３図のＣＰＵｔ１６１がｔｌｊ制
御信号を発生する。即ち、嬉１の入力ハイウェイ（４ａ
）の第１チャネルの信号を第２の出力ハイウニ（（６ｂ
Ｊの第３２チャネルに伝送することを示す制御信号とし
て、第１の入力ハイウェイ【４ａ）を示ス例えば（００
０）から成る３ビツトの第１の伝送制御信号と、第１の
入力ハイウェイ（４ａ）の第１チャネルを示す例えば［
０００００）から成る５ビツトの第２の伝送制御信号と
、第２の出力ハイウェイ（６ｂ）を示す例えば［００１
］から成る３ビツトの第３の伝送制御１信号と、第２の
出力ハイウェイ（６ｂ）の第３２チャネルを示す例えは
〔１１１１１〕から成る５ビツトの第４の伝送制御１１
−Ｑとが発生する。そして、第１及び第２の伝送制御信
号は、第３及び第４の伝送制御４ｇ号で決ボされた制御
メモリ賭のアドレスに書き込筐れる。即ち。 第４図に示す如く、制御メモリ（１８１のアドレス３２
群のアドレスＮ、に亀１及び第２の伝送制御信号〔ｏｏ
ｏｏｏｏｏｏ）が書き込筐れる。今、一方向のみの通信
であるとすれば、制御メモリＱ８１に対して第１及び第
２の伝送制御信号を書き込むのみで十分である。しかし
、電話回線のように相互に通話したい場合には、第２の
入力ハイウェイ（４ｂ１の第３２チャネルの情報信号を
第１の出力ハイウェイ（６ａ）の第１チャネルに送らな
ければならない。 そこで、この例では、前述のＭ３及び第４の伝送制御信
号［００１１１１１１］が前述の第１及び第２の伝送制
御信号（００００００００）によるアドレス指定に基づ
いて、情報メモリａ片のアドレス１群のアドレスＡ１に
曹さ込まれる。この書き込みの場合には、前述と逆に、
第２の入力ハイウェイ（４ｂ〕を示す（００１）が第１
の伝送制御信号となり、第３２チャネルを示す［１１１
１１３が第２の伝送制御信号となり、これ等が制御メモ
リ（１Ｓに４き込まれ、第１の出力ハイウェイ（６ａ］
を示す（０００）が第３の伝送制御信号となり、第１チ
ャネルを示す［０００００）が第４の伝送制御信号とな
って、制御メモリ（躊の書き込みアドレスを指定する。 制御メモリ餞からの信号の読み出しは、カウンタ（ハ）
でシーケンシャルに行われる。このアドレス指定は第５
因（０及びｍ６図（Ｏから明らかな如く。 入出力ハイウェイ（４ａ〕〜（４ｇ） （６ａ）〜（６
ｇ）のチャネルの位相よりも１チャネル進んでなされる
。 これは、パラレル／シリアル変換ｌｌ１ｌ！１Ｍ （１
４ａＪ〜（１４ｇＪで１チャネルの運れが出る１こめで
ある。制御メモリ崗からは、第６図（Ｏに示すアドレス
指定で制御信号が読み出される。そして、第５図及び第
６図のｔ、。〜ｔｌｌの期間でアドレス３２群の中の第
２アドレスＡ、が指定されると、ここから第４図に示す
如＜（００００００００）が読み出され。 この中の［０００００）の５ビツトによって情報メモリ
Ｂｏｌ）のアドレス１が指定され、アドレス１の信号が
読み出される。この時、残りの情報メモリ目ｏｂ）〜（
１１３ｇＪも同様にアドレス指定されるが、ゲート回Ｎ
１ｌｌｔ）３〜（１１ｇＪが非導通に保たれるので、
メモリ出力がここで阻止される。制御メモリ（１８１の
アドレス３２群のアドレスＮ、から読み出さｊた第１の
伝送制御信号である［０００］は。 第３図のデコーダ（５）でデコードされ、端子り、に制
卸出力を発生し、第１の入力ハイウェイに対応するゲー
ト回路（ｌｌａ）を伝送状態に制御する。アドレス３２
群のアドレスＡ、のアドレス指定に同期して第１のゲー
ト１梱路１１１ａＪが信号伝送状態（導通状態）になる
と、情報メモリ（１０ａ）のアドレス１の情報信号がゲ
ート回路目１ａＪを通って共通伝送路ａ２に現われる。 デコーダ１２７）の出力で制御される第２の出力側ラッ
チ１路（１３ｂ）は、第６図００Ｔ。 で示す低レベルパルスの後縁で動作し、且つ第６図（Ｇ
ｌに示すアドレスＡ、の絖み出しに同期しているので、
第４図に示すアドレス３２群のアドレスＡ。 の絖み出しに基づいて情報メモリ（１０ａＪのアドレス
１から読み出された情報信号が、第２の出力（ｆｌｌ１
１ラッチ回路１１３ｂｌでラッチされ、第２のパラレル
／シリアル変換回路１１４ｂＪに送られる。 情報メモリ（１１）３）のアドレス１からＭｌチャネル
の情報信号を読み出すタイミングは、第５図（■及び第
６図印に示す出力）〜イウエイの第３１チャネルの伝送
時間に台筐れているが、第２のパラレル／シリアル変換
回路口４ｂ）でシリアル伯号九変換するために１チャネ
ル時間Ｔの遅れが生じるたメ、情報メモリＩ］１ｌａＪ
のアドレス１から得られる第１の入カッ・イウエイ（４
ａ）の第１チャネルの情報信号は第２の出力ハイウェイ
（６ｂＪのチャネル３２０勘間（ｔ、１〜ｔ０〕に伝送
される。この結果、第４図で点線（刻で示す通信路が形
成されたのと等価な動作状態が得られる。 一方、制御メモリ（喝のアドレス１群のアドレスＡ＋が
第６図（Ｏのｂｌ〜ｔａｇ区間内でアドレス指定される
と、匍］＃信号［００１１１１１１）が読み出され、こ
の内の５ビツトの〔１１１１１〕が第２の↑Ｈ報メモリ
１ＩＵｂ）のアドレス３２を指定し、この内の３ビツト
の［００１］がデコーダｆ２７１でデコードされて第２
のゲート旧回路（１１ｂ）を導通させる。 この結果、ｔ１１〜ｔａｘ区間中で第２の情報メモリ（
１０ｂＪのアドレス３２から読み出された情報毎号が第
６図■のｔｉｌｌ〜ｔ□区間内のＴ１の低レベルパルス
に同期して第２の出力側ラッチ回路（１３ｂ）でラッチ
サれ、パラレル／シリアル変換回路（１４ｂＪでシリア
ルに変換されて１チャネル遅れのｔｏ以後の区間即ちＭ
ｌの出力ハイウェイ（６ａ）の第１チ丁ネル区間に伝送
される。この結果、第４図で鎖線＋３１１で示す通信路
が形成されたと等価になり、第２の入力ハイウェイ（４
ｂ）の第３２チャネルの情報信号が、第１の出力ハイウ
ェイ（６ａ）のＭ１チャネルに伝送される。 第１の入力ハイウェイ（４ａ）の第１チャネルと第１の
出力ハイウェイ（６ａ）の第１チャネルとの端末装置が
、第１図に示す如く共通であり１第２０入力ハイウェイ
（４ｂ）の第３２チャネルと第２の出力ハイウェイ（６
ｂ）の第３２チャネルとの端末装置カ共通であると１れ
は、相互に通信することが出来る。 仲、２つの入力ハイウェイ（４ａＪ（４ｂ）の２つのチ
ャネルと２つの出力ハイウェイ（６ａ月６ｂ）の２つの
チャネルの接続について述べたが、残りのハイウェイの
残りのチャネルも同様に動作する。 本発明は上述の実施例に限定されるものでなく。 変形用Ｎヒなものである。例えば、相互通信ぜずに。 −万の端末装置から他方の端末装置に一方向のみの通信
を行う場合にも勿論適用可能である。また。 中継用ハイウェイと申粘用ノ１イウエイとの間の中継交
換装置にも適用可能である。また、制御メモリ（１８，
１を、選択されたハイウェイを記憶するメモリと１選択
されたチャネルを記憶するメモリとに分けることも可能
である。また、端末装置（ｌａ月ｌｂ３等がデジタル化
された信号を送出するものである場合にも勿論１本発明
を適用することが出来る。 また、出力ハイウェイの数が入力ハイウェイよりも少な
い場合にも適用′１ｌｌｉｌＪ能である。 〔発明の効果〕 上述から明らかな如く１本願の第１査目の発明ではｓ
１チャネル時間Ｔの間に入力ハイウェイの数ｎに相当す
る回数の絖み出しを行うので、情報メモリのオリ用率が
向丘する。この結果、少ない情報メモリで多（のハイウ
ェイの多（のチャネルの情報の選択的伝送及び交換を行
うことが出来る。 本願の第２査目の発明では、情報メモリの全アドレスに
対応したアドレスを有する制御メモリを設け、この制御
メモリに情報メモリのアドレス信号を誓き込むと共に、
１＊報メモリの出力段のゲート回路を制御するための制
御信号を豊さ込むようにしたので、情報メモリからの必
要な情報の読み出しに同期してゲート回路を容易に制＠
＋ｖることが出来る０即シ１選択された入カッ・イウエ
イの選択されたチャネルの情報信号を選択された出力〕
・イウエイの選がされにチャネルに比較的簡単な回路で
容易に伝送することが出来る。
第１図は本発明の実施例に係わる電砧通４Ｍ網を示すブ
ロック図。 第２図は第１図の交換装置を示すブロック図。 第３図は第２図の制御回路を吐しくポし且つ交換回路の
一部のみを示すブロック図。 第４図は第２図及び第３図の装置による情報信号の交換
を原理的に示すブロック図。 第５図は第２図及び第３図の装置における各部の時間関
係を原理的に示す図。 第６図は第２図及び第′３図の各部の時間関係を示す波
形図である。 （１８月１ ｂ） （２ａ Ｉ（２ｂＪ−・・端末装置
、 ＋３ａ月３ｂＪ−・・多重化回路、 （４ａＪ〜
（４ａＪ・・・入力ハイウェイ、（５１・・・交換装置
、 １ｆｉａ）〜１６ｇ）・・・出力ハイウェイ、１
８ａ）〜（８ｇ）・・・シリアル／パラレル変換回路、
＋９ａ）〜１９ｇ）・・・入力１ｉｌｕラッチ回路１
口Ｏａ）〜（１（ｌ ｇ ）・・・情報メモリ、 （
ｌｌａ） 〜ｔｌ１ｇ） ・・・ゲート回路、（１３３
１〜口３ｇＪ・・・出力側ラッチ回路、ζ１４ａ）〜Ｂ
４ｇ）・・・パラレル／シリアル変換１ｇ回路、 ｔ＋
５＋・・・制御回路、ｔｌｌｉｌ・・・（：’ Ｉ）
ＴＪ 。 Ｑａｌ・・・制御メモリ、郭３！Ｉ・・・初期値設定回
路。
ロック図。 第２図は第１図の交換装置を示すブロック図。 第３図は第２図の制御回路を吐しくポし且つ交換回路の
一部のみを示すブロック図。 第４図は第２図及び第３図の装置による情報信号の交換
を原理的に示すブロック図。 第５図は第２図及び第３図の装置における各部の時間関
係を原理的に示す図。 第６図は第２図及び第′３図の各部の時間関係を示す波
形図である。 （１８月１ ｂ） （２ａ Ｉ（２ｂＪ−・・端末装置
、 ＋３ａ月３ｂＪ−・・多重化回路、 （４ａＪ〜
（４ａＪ・・・入力ハイウェイ、（５１・・・交換装置
、 １ｆｉａ）〜１６ｇ）・・・出力ハイウェイ、１
８ａ）〜（８ｇ）・・・シリアル／パラレル変換回路、
＋９ａ）〜１９ｇ）・・・入力１ｉｌｕラッチ回路１
口Ｏａ）〜（１（ｌ ｇ ）・・・情報メモリ、 （
ｌｌａ） 〜ｔｌ１ｇ） ・・・ゲート回路、（１３３
１〜口３ｇＪ・・・出力側ラッチ回路、ζ１４ａ）〜Ｂ
４ｇ）・・・パラレル／シリアル変換１ｇ回路、 ｔ＋
５＋・・・制御回路、ｔｌｌｉｌ・・・（：’ Ｉ）
ＴＪ 。 Ｑａｌ・・・制御メモリ、郭３！Ｉ・・・初期値設定回
路。
Claims (3)
- （１）Ｋチャネル（但しＫは２以上の整数）の情報信号
が時分割多重化されて伝送されるｎ個（但しｎは２以上
の整数）の入力ハイウェイから選択された任意のハイウ
ェイ、任意のチャネルの情報信号を、Ｋチャネルの情報
信号が時分割多重化されて伝送されるｍ個（但しｍはｎ
≧ｍを満足する整数）の出力ハイウェイから選択された
任意のハイウェイ、任意のチャネルに伝送する装置であ
り、前記ｎ個の入力ハイウェイに対応してそれぞれ設け
られ、それぞれが前記Ｋチャネルの情報信号を記憶する
ためにに個のアドレスを有しているｎ個の情報メモリと
、 前記選択された任意の入力ハイウェイに対応する前記情
報メモリにおける前記選択された任意の入力側チャネル
に対応するアドレスから読み出した情報信号を前記選択
された任意の出力ハイウェイ、任意のチャネルに選択的
に伝送するための情報信号選択伝送回路と、 前記ｎ個の情報メモリに前記ｎ個の入力ハイウェイの情
報信号をシーケンシャルに書き込むように前記ｎ個の情
報メモリの書き込みアドレスを指定し、前記入力ハイウ
ェイ及び出力ハイウェイでの１チャネルの情報信号伝送
時間Ｔ中に前記ｎ個の情報メモリから前記情報信号をそ
れぞれｎ回読み出すように前記ｎ個の情報メモリの読み
出しを制御し、前記選択された任意の入力ハイウェイを
示す第１の伝送制御信号と前記選択された任意の入力ハ
イウェイの任意のチャネルを示す第２の伝送制御信号と
前記選択された任意の出力ハイウェイを示す第３の伝送
制御信号と前記選択された任意の出力ハイウェイの任意
のチャネルを示す第４の伝送制御信号とに基づいて、前
記選択された任意の入力側チャネルに対応した前記情報
メモリのアドレスから前記情報信号を読み出すように前
記ｎ個の情報メモリの読み出しアドレスをそれぞれ指定
し、且つ前記選択された任意の出力ハイウェイの選択さ
れた任意のチャネルに、前記選択された任意の入力ハイ
ウェイの選択された任意のチャネルに対応する前記情報
メモリのアドレスの情報信号を与えるように前記ｎ個の
情報メモリ及び前記情報信号選択伝送回路を制御する制
御回路とを具備していることを特徴とする時分割情報伝
送装置。 - （２）Ｋチャネル（但しＫは２以上の整数）のシリアル
な情報信号が時分割多重化されて伝送されるｎ個（但し
ｎは２以上の整数）の入力ハイウェイから選択された任
意のハイウェイ、任意のチャネルの情報信号を、Ｋチャ
ネルのシリアルな情報信号が時分割多重化されて伝送さ
れるｍ個（但しｍはｎ≧ｍを満足する整数）の出力ハイ
ウェイから選択された任意のハイウェイ、任意のチャネ
ルに伝送する装置であり、 前記ｎ個の入力ハイウェイにそれぞれ接続されたｎ個の
シリアル／パラレル変換回路と、 前記ｎ個のシリアル／パラレル変換回路から得られるｎ
個のパラレル形式の情報信号をそれぞれラッチするため
のｎ個の入力側ラッチ回路と、前記ｎ個の入力側ラッチ
回路に対応してそれぞれ設けられ、それぞれが前記Ｋチ
ャネルの情報信号を記憶するためにＫ個のアドレスを有
しているｎ個の情報メモリと、 前記ｎ個の情報メモリから得られるｎ個のパラレル形式
の情報信号の伝送を選択的に制御するために前記ｎ個の
情報メモリにそれぞれ接続され且つそれぞれの出力端子
が共通接続されているｎ個のゲート回路と、 前記ｎ個の出力ハイウェイに対応するように前記ｎ個の
ゲート回路にそれぞれ接続されたｍ個の出力側ラッチ回
路と、 前記ｍ個の出力側ラッチ回路と前記ｍ個の出力ハイウェ
イとの間にそれぞれ設けられたｍ個のパラレル／シリア
ル変換回路と、 前記ｎ個の情報メモリに前記パラレル形式の情報信号を
シーケンシャルに書き込むためのアドレス指定を行うた
めの書き込みアドレス指定回路と、前記ｎ個の情報メモ
リの読み出しアドレス指定を行うために、前記Ｋ個のア
ドレスに対応してＫ個のアドレス群を有し、このＫ個の
アドレス群が前記入力ハイウェイの数に対応したｎ個の
アドレスをそれぞれ含む制御メモリと、 前記選択された任意の入力ハイウェイを示すパラレル形
式の第１の伝送制御信号と前記選択された任意の入力ハ
イウェイの任意のチャネルを示すパラレル形式の第２の
伝送制御信号とを、前記選択された任意の出力ハイウェ
イを示すパラレル形式の第３の伝送制御信号と前記選択
された任意の出力ハイウェイの任意のチャネルを示すパ
ラレル形式の第４の伝送制御信号とに基づく書き込みア
ドレス指定によつて前記制御メモリの前記選択された任
意の出力側チャネルに対応する前記アドレス群の中の前
記選択された任意の出力ハイウェイに対応するアドレス
に書き込むための伝送制御信号書き込み制御回路と、 前記入力及び出力ハイウェイのＫチャネルの情報信号の
伝送と前記制御メモリのＫ個のアドレス群の読み出しア
ドレス指定との間に一定の時間関係を有して前記制御メ
モリをシーケンシャルにアドレス指定する制御メモリ読
み出しアドレス指定回路と、 前記制御メモリから読み出された前記第２の伝送制御信
号に基づいて前記選択された任意の入力側チャネルに対
応した前記情報メモリのアドレスを指定する読み出しア
ドレス指定回路と、 前記制御メモリから読み出された前記第１の伝送制御信
号に基づいて前記選択された任意の入力ハイウェイに対
応する前記ゲート回路を信号伝送状態にするためのゲー
ト制御回路と、 前記選択された任意の出力ハイウェイ及び任意の出力側
チャネルに対応する前記制御メモリのアドレスの読み出
しアドレス指定に同期して前記出力側ラッチ回路をラッ
チ動作させる出力側ラッチ制御回路と を具備していることを特徴とする時分割情報伝送装置。 - （３）前記情報メモリの前記書き込みアドレス指定回路
は、クロック信号をカウントし、その出力に基づいて前
記情報メモリの書き込みアドレスをシーケンシャルに指
定する第１のカウンタと、この第１のカウンタの初期値
を変化させる第１の初期値設定回路とを含むものであり
、 前記制御メモリ読み出しアドレス指定回路は、前記クロ
ック信号をカウントし、その出力に基づいて前記制御メ
モリの読み出しアドレスをシーケンシャルに指定する第
２のカウンタと、この第２のカウンタの初期値を変化さ
せる第２の初期値設定回路とを含むものである特許請求
の範囲第２項記載の時分割情報伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229599A JPS61108286A (ja) | 1984-10-31 | 1984-10-31 | 時分割情報伝送装置 |
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Applications Claiming Priority (1)
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| JP59229599A JPS61108286A (ja) | 1984-10-31 | 1984-10-31 | 時分割情報伝送装置 |
Publications (2)
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Family
ID=16894702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229599A Granted JPS61108286A (ja) | 1984-10-31 | 1984-10-31 | 時分割情報伝送装置 |
Country Status (2)
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Family Cites Families (6)
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| DE3109808C2 (de) * | 1981-03-13 | 1983-09-29 | Siemens AG, 1000 Berlin und 8000 München | Zeitmultiplexkoppelfeldeinheit zur Raumvermittlung |
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-
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH024193B2 (ja) | 1990-01-26 |
| US4658397A (en) | 1987-04-14 |
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