JPH0438026A - 受信データ同期回路 - Google Patents
受信データ同期回路Info
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- JPH0438026A JPH0438026A JP2143296A JP14329690A JPH0438026A JP H0438026 A JPH0438026 A JP H0438026A JP 2143296 A JP2143296 A JP 2143296A JP 14329690 A JP14329690 A JP 14329690A JP H0438026 A JPH0438026 A JP H0438026A
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- timing
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- 238000001514 detection method Methods 0.000 claims abstract description 33
- 230000003111 delayed effect Effects 0.000 claims abstract description 22
- 230000005540 biological transmission Effects 0.000 claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路に関し、 同一の送信元から、異なるパス(伝送路)を経由して伝
送された複数のチャネルのデータの間の位相差を除去し
、一部のチャネルがデータ伝送途中で中断されたり、新
たにチャネルが追加されたときにも遅延を最小にし、デ
ータの消失が起こらないようにすることを目的とし、 同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路において、前記複数のチャネルからのデー
タのうち、最も遅延しているチャネルの各マルチフレー
ムの受信のタイミングを第1のタイミングとして検出し
、第1のタイミング信号を出力する最遅延タイミング検
出手段と、前記第1のタイミング信号を所定の回数受信
することにより、自らの内部で、該受信した第1のタイ
ミング信号に同期する第2のタイミング信号を周期的に
発生し、以後、前記第1のタイミングの出力に無関係に
該第2のタイミング信号の発生を継続する同期保護手段
と、前記第1のタイミング信号および第2のタイミング
信号の一方を選択して出力する切り換え手段と、マルチ
フレームの位相が、前記同期保護手段から出力される第
2のタイミング信号のタイミングより遅れたデータを受
信するチャネルが新たに追加されたことを検出する最遅
延チャネル追加検出手段とを有してなり、前記同期保護
手段は、前記第2のタイミング信号の発生の継続が確立
するタイミングで前記切り換え手段を制御して、該切り
換え手段が該第2のタイミング信号を出力するようにし
、前記最遅延チャネル追加検出手段は、前記、より遅れ
たデータを受信するチャネルが新たに追加されたことを
検出したときに、前記同期保護手段を制御して、一旦、
前記切り換え手段が該第2のタイミング信号を出力する
ようにし、さらに、該追加に対応して発生される第1の
タイミング信号に同期させて前記第2のタイミング信号
を新たに発生させるように構成する。
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路に関し、 同一の送信元から、異なるパス(伝送路)を経由して伝
送された複数のチャネルのデータの間の位相差を除去し
、一部のチャネルがデータ伝送途中で中断されたり、新
たにチャネルが追加されたときにも遅延を最小にし、デ
ータの消失が起こらないようにすることを目的とし、 同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路において、前記複数のチャネルからのデー
タのうち、最も遅延しているチャネルの各マルチフレー
ムの受信のタイミングを第1のタイミングとして検出し
、第1のタイミング信号を出力する最遅延タイミング検
出手段と、前記第1のタイミング信号を所定の回数受信
することにより、自らの内部で、該受信した第1のタイ
ミング信号に同期する第2のタイミング信号を周期的に
発生し、以後、前記第1のタイミングの出力に無関係に
該第2のタイミング信号の発生を継続する同期保護手段
と、前記第1のタイミング信号および第2のタイミング
信号の一方を選択して出力する切り換え手段と、マルチ
フレームの位相が、前記同期保護手段から出力される第
2のタイミング信号のタイミングより遅れたデータを受
信するチャネルが新たに追加されたことを検出する最遅
延チャネル追加検出手段とを有してなり、前記同期保護
手段は、前記第2のタイミング信号の発生の継続が確立
するタイミングで前記切り換え手段を制御して、該切り
換え手段が該第2のタイミング信号を出力するようにし
、前記最遅延チャネル追加検出手段は、前記、より遅れ
たデータを受信するチャネルが新たに追加されたことを
検出したときに、前記同期保護手段を制御して、一旦、
前記切り換え手段が該第2のタイミング信号を出力する
ようにし、さらに、該追加に対応して発生される第1の
タイミング信号に同期させて前記第2のタイミング信号
を新たに発生させるように構成する。
本発明は、同一の伝送速度で同一のマルチフレーム構成
のデータを複数のチャネルから受信して、互いの同期を
とる受信データ同期回路に関する。
のデータを複数のチャネルから受信して、互いの同期を
とる受信データ同期回路に関する。
l5DN14の普及等により、あるデータ伝送のために
複数のチャふルを使用することが行われている。これら
の複数のチャネルは、同一の送信端末と受信端末との間
においても、−11Gにそれぞれ、異なるパス(伝送路
)を経由して設定されており、異なる伝送遅延時間を有
している。したがって、複数のチャネルのデータは、互
いに位相差を有しており、これらの位相差を除去する必
要がある。
複数のチャふルを使用することが行われている。これら
の複数のチャネルは、同一の送信端末と受信端末との間
においても、−11Gにそれぞれ、異なるパス(伝送路
)を経由して設定されており、異なる伝送遅延時間を有
している。したがって、複数のチャネルのデータは、互
いに位相差を有しており、これらの位相差を除去する必
要がある。
〔従来の技術および発明が解決しようとする課題]従来
、複数のチャネルのデータを受信する受信装置において
、同一の送信元から、異なるパス(伝送路)を経由して
伝送された複数のチャネルのデータの間の位相差を除去
する技術は提案されていない。
、複数のチャネルのデータを受信する受信装置において
、同一の送信元から、異なるパス(伝送路)を経由して
伝送された複数のチャネルのデータの間の位相差を除去
する技術は提案されていない。
さらに、同一の送信元から同一の受信先に複数のチャネ
ルによりデータを伝送する際、該複数のチャネルのうち
、1つまたは幾つかのチャネルがデータ伝送の途中で切
断されることもあり、逆に、データ伝送の途中で、新た
にチャネルが追加されること、もあり得る。このような
場合にも、遅延を最小にし、チャネル追加時にもデータ
の消失が起こらないようにすることが要求される。
ルによりデータを伝送する際、該複数のチャネルのうち
、1つまたは幾つかのチャネルがデータ伝送の途中で切
断されることもあり、逆に、データ伝送の途中で、新た
にチャネルが追加されること、もあり得る。このような
場合にも、遅延を最小にし、チャネル追加時にもデータ
の消失が起こらないようにすることが要求される。
本発明は、上記の課題を解決するために、なされたもの
で、同一の送信元から、異なるパス(伝送路)を経由し
て伝送された複数のチャネルのデータの間の位相差を除
去し、一部のチャネルがデータ伝送途中で中断されたり
、新たにチャネルが追加されたときにも遅延を最小にし
、データの消失が起こらないようにする受信データ同期
回路を提供することを目的とするものである。
で、同一の送信元から、異なるパス(伝送路)を経由し
て伝送された複数のチャネルのデータの間の位相差を除
去し、一部のチャネルがデータ伝送途中で中断されたり
、新たにチャネルが追加されたときにも遅延を最小にし
、データの消失が起こらないようにする受信データ同期
回路を提供することを目的とするものである。
第1図は本発明の受信データ同期回路の基本構成図であ
る。第1図において、1は最遅延タイミング検出手段、
2は切り換え手段、3は同期保護手段、そして、4は最
遅延チャネル追加検出手段である。
る。第1図において、1は最遅延タイミング検出手段、
2は切り換え手段、3は同期保護手段、そして、4は最
遅延チャネル追加検出手段である。
最遅延タイミング検出手段1は、前記複数のチャネルか
らのデータのうち、最も遅延しているチャネルの各マル
チフレームの受信のタイミングを第1のタイミングとし
て検出し、第1のタイミング信号を出力する。
らのデータのうち、最も遅延しているチャネルの各マル
チフレームの受信のタイミングを第1のタイミングとし
て検出し、第1のタイミング信号を出力する。
同期保護手段3は、前記第1のタイミング信号を所定の
回数受信することにより、自らの内部で、該受信した第
1のタイミング信号に同期する第2のタイミング信号を
周期的に発生し、以後、前記第1のタイミングの出力に
無関係に該第2のタイミング信号の発生を継続する。
回数受信することにより、自らの内部で、該受信した第
1のタイミング信号に同期する第2のタイミング信号を
周期的に発生し、以後、前記第1のタイミングの出力に
無関係に該第2のタイミング信号の発生を継続する。
切り換え手段2は、前記第1のタイミング信号および第
2のタイミング信号の一方を選択して出力する。
2のタイミング信号の一方を選択して出力する。
最遅延チャネル追加検出手段4は、マルチフレームの位
相が、前記同期保護手段3から出力される第2のタイミ
ング信号のタイミングより遅れたデータを受信するチャ
ネルが新たに追加されたことを検出する。
相が、前記同期保護手段3から出力される第2のタイミ
ング信号のタイミングより遅れたデータを受信するチャ
ネルが新たに追加されたことを検出する。
さらに、前記同期保護手段3は、前記第2のタイミング
信号の発生の継続が確立するタイミングで前記切り換え
手段2を制御して、該切り換え手段2が該第2のタイミ
ング信号を出力するようにし、 さらに、前記最遅延チャネル追加検出手段4は、前記、
より遅れたデータを受信するチャネルが新たに追加され
たことを検出したときに、前記同期保護手段3を制御し
て、一旦、前記切り換え手段2が該第2のタイミング信
号を出力するようにし、さらに、該追加に対応して発生
される第1のタイミング信号に同期させて前記第2のタ
イミング信号を新たに発生させることを特徴とする受信
データ同期回路。
信号の発生の継続が確立するタイミングで前記切り換え
手段2を制御して、該切り換え手段2が該第2のタイミ
ング信号を出力するようにし、 さらに、前記最遅延チャネル追加検出手段4は、前記、
より遅れたデータを受信するチャネルが新たに追加され
たことを検出したときに、前記同期保護手段3を制御し
て、一旦、前記切り換え手段2が該第2のタイミング信
号を出力するようにし、さらに、該追加に対応して発生
される第1のタイミング信号に同期させて前記第2のタ
イミング信号を新たに発生させることを特徴とする受信
データ同期回路。
[作用]
チャネルの切断や追加がないときは、第1のタイミング
信号により、最もマルチフレームの位相の遅れたチャネ
ルに同期させることにより、全てのチャネルのデータを
読み飛ばすことがない。
信号により、最もマルチフレームの位相の遅れたチャネ
ルに同期させることにより、全てのチャネルのデータを
読み飛ばすことがない。
しかしながら、最もマルチフレームの位相の遅れたチャ
ネルが途中で切断してしまったときには、第1のタイミ
ング信号の位相が、次にマルチフレームの位相が遅れて
いるチャネルのマルチフレームの位相に同期するように
変化するので、バッファメモリに一時格納したデータを
読み出すタイミングが途中で早くなることになって不都
合が生ずるので、同期保護手段3によって、最初の所定
の回数の第1のタイミング信号に同期するように第2の
タイミング信号を発生し、以後、前記第1のタイミング
の出力に無関係に該第2のタイミング信号の発生を継続
することにより、上記のように第1のタイミング信号の
位相が早い方向に進んでも、バッファメモリに一時格納
したデータを読み出すタイミングがこれに無関係に第2
のタイミング信号に同期するようにしている。
ネルが途中で切断してしまったときには、第1のタイミ
ング信号の位相が、次にマルチフレームの位相が遅れて
いるチャネルのマルチフレームの位相に同期するように
変化するので、バッファメモリに一時格納したデータを
読み出すタイミングが途中で早くなることになって不都
合が生ずるので、同期保護手段3によって、最初の所定
の回数の第1のタイミング信号に同期するように第2の
タイミング信号を発生し、以後、前記第1のタイミング
の出力に無関係に該第2のタイミング信号の発生を継続
することにより、上記のように第1のタイミング信号の
位相が早い方向に進んでも、バッファメモリに一時格納
したデータを読み出すタイミングがこれに無関係に第2
のタイミング信号に同期するようにしている。
途中で新たなチャネルが追加され、該チャネルのマルチ
フレームの位相が、それまでの第2のタイミング信号の
位相より遅れているときは、バッファメモリに一時格納
したデータを読み出すタイミングも、該新たなチャネル
のマルチフレームの位相に対応して遅らせないと、デー
タが消失してしまう恐れがある。第1のタイミング信号
は、この新たなチャネルのマルチフレームの位相が最遅
延タイミング検出手段1において検出されることにより
、該新たなチャネルの位相に対応してシフトするので、
上記のチャネル追加を最遅延チャネル追加検出手段4に
よって検出して、上記の同期保護手段3を再度起動させ
ることにより、第2のタイミング信号を、上記のシフト
した第1のタイミング信号に同期させる。こうして、同
期保護がかけられた第2のタイミング信号も、上記のチ
ャネル追加に対応づけられ、これにより、バッファメモ
リに一時格納したデータを読み出すタイミングが、新た
なチャネルのマルチフレームの位相に対応して遅らせら
れるので、データが消失してしまう恐れはなくなる。
フレームの位相が、それまでの第2のタイミング信号の
位相より遅れているときは、バッファメモリに一時格納
したデータを読み出すタイミングも、該新たなチャネル
のマルチフレームの位相に対応して遅らせないと、デー
タが消失してしまう恐れがある。第1のタイミング信号
は、この新たなチャネルのマルチフレームの位相が最遅
延タイミング検出手段1において検出されることにより
、該新たなチャネルの位相に対応してシフトするので、
上記のチャネル追加を最遅延チャネル追加検出手段4に
よって検出して、上記の同期保護手段3を再度起動させ
ることにより、第2のタイミング信号を、上記のシフト
した第1のタイミング信号に同期させる。こうして、同
期保護がかけられた第2のタイミング信号も、上記のチ
ャネル追加に対応づけられ、これにより、バッファメモ
リに一時格納したデータを読み出すタイミングが、新た
なチャネルのマルチフレームの位相に対応して遅らせら
れるので、データが消失してしまう恐れはなくなる。
(実施例〕
第2図は、本発明の実施例としての受信データ同期回路
の全体構成を示すものである。第2図において、11は
マルチフレーム位相検出回路、12はバッファ(FIF
O)メモリ、13はマルチフレーム位相検出回路、14
は同期保護回路、15はチャネル管理回路、そして、1
6はデータデマルチプレクサである。
の全体構成を示すものである。第2図において、11は
マルチフレーム位相検出回路、12はバッファ(FIF
O)メモリ、13はマルチフレーム位相検出回路、14
は同期保護回路、15はチャネル管理回路、そして、1
6はデータデマルチプレクサである。
CHI〜CH6の6つのチャネルからのデータは、それ
ぞれ、マルチフレーム検出回路に入力されて、それぞれ
のマルチフレームの先頭の位相が検出される(例えば、
CCITT勧告H221に準拠して)。これらのデータ
は、それぞれ、受信されたタイミングに応じて、それぞ
れに対応して設けられたバッファメモリ12(FIFO
)に書き込まれる。これらのバッファメモリ12(FI
FO)に書き込まれたデータを同時に並行して読み出す
ことにより、複数のチャネルからのデータの間の位相差
を無くすることができる。
ぞれ、マルチフレーム検出回路に入力されて、それぞれ
のマルチフレームの先頭の位相が検出される(例えば、
CCITT勧告H221に準拠して)。これらのデータ
は、それぞれ、受信されたタイミングに応じて、それぞ
れに対応して設けられたバッファメモリ12(FIFO
)に書き込まれる。これらのバッファメモリ12(FI
FO)に書き込まれたデータを同時に並行して読み出す
ことにより、複数のチャネルからのデータの間の位相差
を無くすることができる。
上記の読み出しのタイミングは、前述の第1図の構成に
対応する、マルチフレーム位相検出回路13、同期保護
回路14、および、チャネル同期回路15からなる構成
によって生成される。
対応する、マルチフレーム位相検出回路13、同期保護
回路14、および、チャネル同期回路15からなる構成
によって生成される。
第3図は、前述の第1図の最遅延タイミング検出手段1
に対応する、第2図のマルチフレーム位相検出回路13
の構成を示すものである。第3図において、21はフレ
ームカウンタ、23は比較回路、24.〜24イはフリ
ップフロップ回路、25はAND回路、そして、26お
よび27は遅延回路である。
に対応する、第2図のマルチフレーム位相検出回路13
の構成を示すものである。第3図において、21はフレ
ームカウンタ、23は比較回路、24.〜24イはフリ
ップフロップ回路、25はAND回路、そして、26お
よび27は遅延回路である。
この実施例においては、チャネル1がマスクチャネルと
して指定されており、その他のチャネルのマルチフレー
ムの先頭の位相は、チャネル1のマルチフレームの先頭
の位相を基準として検出される。カウンタ21において
は、チャネル1のマルチフレームの先頭のタイミングか
ら受信したフレーム数を計数し、比較回路23の一方の
人力に印加する。該比較回路23の他方の入力には、1
マルチフレーム中のフレーム数の半数に対応する値が設
定されており、該比較回路23は、上記の2つの入力が
一致したときにのみ「0」、その他のときは「l」を出
力する。該比較回路23の出力は、各クリップフロップ
回路24□〜24.1にデータ信号として印加される。
して指定されており、その他のチャネルのマルチフレー
ムの先頭の位相は、チャネル1のマルチフレームの先頭
の位相を基準として検出される。カウンタ21において
は、チャネル1のマルチフレームの先頭のタイミングか
ら受信したフレーム数を計数し、比較回路23の一方の
人力に印加する。該比較回路23の他方の入力には、1
マルチフレーム中のフレーム数の半数に対応する値が設
定されており、該比較回路23は、上記の2つの入力が
一致したときにのみ「0」、その他のときは「l」を出
力する。該比較回路23の出力は、各クリップフロップ
回路24□〜24.1にデータ信号として印加される。
各フリ1.ブフロツプ回路24□〜24イは、チャネル
2〜6に対応して、それぞれ、設けられたものであって
、対応するチャネルが使用中か否かを示すピッ) (C
PUからの)をそれぞれのセット端子Sに印加し、後述
する遅延回路27からのリセット信号をそれぞれのリセ
ット端子Rに印加し、前記第2図のマルチフレーム検出
回路11からの、それぞれのチャネルのマルチフレーム
の先頭の検出信号を、それぞれのエツジトリガ入力端子
に印加している。そして、各フリップフロップ回路24
2〜24イの出力は、全てAND回路25に入力されて
いる。AND回路25の出力は、前記遅延回路27に供
給されると共に、遅延回路26を介して、第2図の同期
保護回路14に供給される。
2〜6に対応して、それぞれ、設けられたものであって
、対応するチャネルが使用中か否かを示すピッ) (C
PUからの)をそれぞれのセット端子Sに印加し、後述
する遅延回路27からのリセット信号をそれぞれのリセ
ット端子Rに印加し、前記第2図のマルチフレーム検出
回路11からの、それぞれのチャネルのマルチフレーム
の先頭の検出信号を、それぞれのエツジトリガ入力端子
に印加している。そして、各フリップフロップ回路24
2〜24イの出力は、全てAND回路25に入力されて
いる。AND回路25の出力は、前記遅延回路27に供
給されると共に、遅延回路26を介して、第2図の同期
保護回路14に供給される。
上記の構成によれば、マスクチャネル1のマルチフレー
ムの先頭と先頭の中央の位相から1マルチフレームの間
に、チャネル2〜nのマルチフレームの先頭が全て検出
された時点、すなわち、チャネル2〜nのうち、マルチ
フレームの先頭の位相が最も遅れたものの該先頭が検出
された時点で、AND回路25の全ての入力が「1」と
なって、その出力「1」は、遅延回路26を介してFI
FORR3T信号として出力される。なお、上記のデー
タ信号が「0」である間のエツジトリガ入力は無視され
る。遅延回路26の遅延時間は、バッファ(FIFO)
メモリ12における書き込みと読み出しの間に保証すべ
き時間(FIFOメモリの仕様により決まる時間)であ
る。上記のAND回路25の出力は、遅延回路27にて
1クロツタ分遅延された後、フリップフロップ回路24
t〜24.にリセット信号として印加される。こうして
、上記のAND回路25の出力、したがって、遅延回路
26および27の出力は、1クロツタの後「0」に戻る
。
ムの先頭と先頭の中央の位相から1マルチフレームの間
に、チャネル2〜nのマルチフレームの先頭が全て検出
された時点、すなわち、チャネル2〜nのうち、マルチ
フレームの先頭の位相が最も遅れたものの該先頭が検出
された時点で、AND回路25の全ての入力が「1」と
なって、その出力「1」は、遅延回路26を介してFI
FORR3T信号として出力される。なお、上記のデー
タ信号が「0」である間のエツジトリガ入力は無視され
る。遅延回路26の遅延時間は、バッファ(FIFO)
メモリ12における書き込みと読み出しの間に保証すべ
き時間(FIFOメモリの仕様により決まる時間)であ
る。上記のAND回路25の出力は、遅延回路27にて
1クロツタ分遅延された後、フリップフロップ回路24
t〜24.にリセット信号として印加される。こうして
、上記のAND回路25の出力、したがって、遅延回路
26および27の出力は、1クロツタの後「0」に戻る
。
第4図は、前述の第1図の同期保護手段1に対応する、
第2回の同期保護14の構成を示すものである。第4図
において、31および39はセレクタ、32はフレーム
カウンタ、33および40はOR回路、34および35
はマルチフレームカウンタ、36は比較回路、37はシ
フトレジスタ、そして、38はAND回路である。
第2回の同期保護14の構成を示すものである。第4図
において、31および39はセレクタ、32はフレーム
カウンタ、33および40はOR回路、34および35
はマルチフレームカウンタ、36は比較回路、37はシ
フトレジスタ、そして、38はAND回路である。
初期状態においては、前記第3図のマルチフレーム位相
検出回路13から供給されるFIFORR3T信号は、
セレクタ39を介して、前記第2図のバッファメモリ1
2にそれぞれ読み出しタイミング信号として供給される
と共に、セレクタ31を介してフレーム32にも供給さ
れる。
検出回路13から供給されるFIFORR3T信号は、
セレクタ39を介して、前記第2図のバッファメモリ1
2にそれぞれ読み出しタイミング信号として供給される
と共に、セレクタ31を介してフレーム32にも供給さ
れる。
フレームカウンタ32は、上記のFIFORR3T信号
を受信したタイミングから、図示しない受信クロックを
カウンタすることにより、1マルチフレ一ム分のフレー
ムの数をカウントすると、そのリップルキャリ出力RC
を有効として、OR回路33の一方の入力に印加する。
を受信したタイミングから、図示しない受信クロックを
カウンタすることにより、1マルチフレ一ム分のフレー
ムの数をカウントすると、そのリップルキャリ出力RC
を有効として、OR回路33の一方の入力に印加する。
該リップルキャリ出力は、また、セレクタ31の他方の
入力、およびセレクタ39の他方の入力にも印加されて
いる。通常、FIFORR3T信号の位相に変化がない
限り、セレクタ31の再入力は同一である。OR回路3
3の他方の入力にもまた上記のFIFORR3T信号が
印加される。OR回路33の出力はマルチフレームカウ
ンタ34に印加される。
入力、およびセレクタ39の他方の入力にも印加されて
いる。通常、FIFORR3T信号の位相に変化がない
限り、セレクタ31の再入力は同一である。OR回路3
3の他方の入力にもまた上記のFIFORR3T信号が
印加される。OR回路33の出力はマルチフレームカウ
ンタ34に印加される。
マルチフレームカウンタ34は、上記のOR回路33の
有効な出力の数を計数して、その計数出力を比較回路3
6の一方の入力として印加する。
有効な出力の数を計数して、その計数出力を比較回路3
6の一方の入力として印加する。
他方で、マルチフレームカウンタ35はFIFORR3
T信号の有効な出力の数をカウントし、その計数出力は
比較回路36の他方の入力に印加される。比較回路36
は、自らの再入力が等しいとき、その出力を「1」とし
、自らの再入力が異なるとき、その出力を「0」とする
。比較回路36の出力はシフトレジスタ37のシリアル
入力として印加される。シフトレジスタ37は3ビツト
からなり、その3ビツトの出力をAND回路38の3つ
の入力端子に接続している。また、シフトレジスタ37
のエツジトリガ入力端子には、OR回路40の出力が印
加されており、さらに、そのリセット入力端子には、第
2図のチャネル管理回路15からのリセット信号R3T
が印加されている。
T信号の有効な出力の数をカウントし、その計数出力は
比較回路36の他方の入力に印加される。比較回路36
は、自らの再入力が等しいとき、その出力を「1」とし
、自らの再入力が異なるとき、その出力を「0」とする
。比較回路36の出力はシフトレジスタ37のシリアル
入力として印加される。シフトレジスタ37は3ビツト
からなり、その3ビツトの出力をAND回路38の3つ
の入力端子に接続している。また、シフトレジスタ37
のエツジトリガ入力端子には、OR回路40の出力が印
加されており、さらに、そのリセット入力端子には、第
2図のチャネル管理回路15からのリセット信号R3T
が印加されている。
OR回路40には、上記のAND回路38の出力、およ
び、前記FIFORR3T信号が印加されている。さら
に、上記のAND回路38の出力は、セレクタ39の制
御入力として印加されている。
び、前記FIFORR3T信号が印加されている。さら
に、上記のAND回路38の出力は、セレクタ39の制
御入力として印加されている。
上記の構成により、通常、PIFORR3T信号の位相
に変化がないかぎり、すなわち、PIFORR3T信号
がマルチフレームの1周期のタイミングで周期的に有効
となる限り、マルチフレームカウンタ34の出力とマル
チフレームカウンタ35の出力とは同一である。したが
って、比較回路36の出力は「1」であって、この出力
は、FIFORR3T信号の立ち上がりのタイミング毎
にシフトレジスタ37に1ビツトの「1」として入力さ
れる。なぜならば、シフトレジスタ37の各ビットの初
期値は「0」であり、したがって、OR回路40の一方
の入力ともなるAND回路38の出力は、初期状態で「
0」であるからである。
に変化がないかぎり、すなわち、PIFORR3T信号
がマルチフレームの1周期のタイミングで周期的に有効
となる限り、マルチフレームカウンタ34の出力とマル
チフレームカウンタ35の出力とは同一である。したが
って、比較回路36の出力は「1」であって、この出力
は、FIFORR3T信号の立ち上がりのタイミング毎
にシフトレジスタ37に1ビツトの「1」として入力さ
れる。なぜならば、シフトレジスタ37の各ビットの初
期値は「0」であり、したがって、OR回路40の一方
の入力ともなるAND回路38の出力は、初期状態で「
0」であるからである。
有効なFIFORR5T信号が3回人力されるとシフト
レジスタ37の3ビツトが全て「1」となり、AND回
路38の出力は「1」となって、この出力は、セレクタ
39がフレームカウンタ32の出力を選択するように制
御すると共に、OR回路40の出力を常時「1」として
シフトレジスタ37の入力および出力、したがって、A
ND回路3日の入力および出力を固定してしまう。こう
して、最初の3周期のPIFORR3T信号を入力する
ことにより、第4図の同期保護回路は、自らの回路で発
生するFIFORR3T’信号を前記FIFOメモリ1
2の読み出しタイミング信号として出力する。そして、
この出力は、第3図のマルチフレーム位相検出回路から
供給されるFIFORR3T信号には以後、無関係とな
る。
レジスタ37の3ビツトが全て「1」となり、AND回
路38の出力は「1」となって、この出力は、セレクタ
39がフレームカウンタ32の出力を選択するように制
御すると共に、OR回路40の出力を常時「1」として
シフトレジスタ37の入力および出力、したがって、A
ND回路3日の入力および出力を固定してしまう。こう
して、最初の3周期のPIFORR3T信号を入力する
ことにより、第4図の同期保護回路は、自らの回路で発
生するFIFORR3T’信号を前記FIFOメモリ1
2の読み出しタイミング信号として出力する。そして、
この出力は、第3図のマルチフレーム位相検出回路から
供給されるFIFORR3T信号には以後、無関係とな
る。
すなわち、同期保護が確立された。なお、このとき、セ
レクタ31もフレームカウンタ32のリツプルキャリ出
力を選択するように切り換えられる。
レクタ31もフレームカウンタ32のリツプルキャリ出
力を選択するように切り換えられる。
第5図は、前述の第2図のチャネル管理回路15の構成
を示すものである。第5図において、41はD型フリッ
プフロップ回路、42は微分回路、43はRSタイプフ
リップフロップ回路、44はインバータ、そして、45
はAND回路である。
を示すものである。第5図において、41はD型フリッ
プフロップ回路、42は微分回路、43はRSタイプフ
リップフロップ回路、44はインバータ、そして、45
はAND回路である。
第5図のD型フリップフロップ回路41のデータ人力と
しては、前記マルチフレーム位相検出回路13からのF
IFORR3T信号が印加され、エツジトリガ入力端子
には、前記同期保護回路14のフレームカウンタ32の
リップルキャリ出力RCが印加される。該り型フリップ
フロップ回路41のQ出力は微分回路42にて微分され
、該微分回路42の出力はRSタイプフリップフロップ
回路43のセット端子Sに印加される。他方で上記の前
記マルチフレーム位相検出回路13からのFIFORR
3T信号はまた、インバータ44を介してRSタイプフ
リップフロップ回路43のリセット端子Rに印加される
。該RSタイプフリップフロップ回路43のQ出力は、
CPUからの保護信号と共にAND回路45に印加され
る。AND回路45はFIFOメモリ12に対する負論
理の見出しイネーブル信号*REを出力する。
しては、前記マルチフレーム位相検出回路13からのF
IFORR3T信号が印加され、エツジトリガ入力端子
には、前記同期保護回路14のフレームカウンタ32の
リップルキャリ出力RCが印加される。該り型フリップ
フロップ回路41のQ出力は微分回路42にて微分され
、該微分回路42の出力はRSタイプフリップフロップ
回路43のセット端子Sに印加される。他方で上記の前
記マルチフレーム位相検出回路13からのFIFORR
3T信号はまた、インバータ44を介してRSタイプフ
リップフロップ回路43のリセット端子Rに印加される
。該RSタイプフリップフロップ回路43のQ出力は、
CPUからの保護信号と共にAND回路45に印加され
る。AND回路45はFIFOメモリ12に対する負論
理の見出しイネーブル信号*REを出力する。
第5図の構成において、新たにチャネルの追加があった
ときに、もし、新たに追加されたチャネルのデータの位
相が、より遅れていたときには、前記マルチフレーム位
相検出回路13からのFIFORR3,T信号の位相が
上記の新たに追加されたチャネルのデータの位相に等し
くなり、同期保護回路14の出力RCと異なる位相とな
る。したがって、フリップフロップ回路41のQ出力は
同期保護回路14の出力RCの立ち上がりで「0」とな
り、フリップフロップ回路41のQ出力の立ち下がりは
微分回路42にて検出され、フリップフロップ回路43
をセットする。したがって、この間、CPUからの保護
信号が掛からない限り、AND回路45は「1」の*R
E信号を有効にする。有効なIRE信号は、FIFOメ
モリ12側に供給されて、この間、FIFOメモリ12
からのデータの読み出しは禁止される。したがって、も
し、新たに追加されたチャネルのデータの位相が、より
遅れていたときには、第4図のシフトレジスタ37に対
して前記リセット信号R3Tを印加する。これにより、
シフトレジスタ37の出力は、「0」となってセレクタ
39は、マルチフレーム位相検出回路13からのFIF
ORR3T信号を選択して、前記FIFOメモリ12の
読み出しタイミング信号FIFORR3T’信号として
供給する。
ときに、もし、新たに追加されたチャネルのデータの位
相が、より遅れていたときには、前記マルチフレーム位
相検出回路13からのFIFORR3,T信号の位相が
上記の新たに追加されたチャネルのデータの位相に等し
くなり、同期保護回路14の出力RCと異なる位相とな
る。したがって、フリップフロップ回路41のQ出力は
同期保護回路14の出力RCの立ち上がりで「0」とな
り、フリップフロップ回路41のQ出力の立ち下がりは
微分回路42にて検出され、フリップフロップ回路43
をセットする。したがって、この間、CPUからの保護
信号が掛からない限り、AND回路45は「1」の*R
E信号を有効にする。有効なIRE信号は、FIFOメ
モリ12側に供給されて、この間、FIFOメモリ12
からのデータの読み出しは禁止される。したがって、も
し、新たに追加されたチャネルのデータの位相が、より
遅れていたときには、第4図のシフトレジスタ37に対
して前記リセット信号R3Tを印加する。これにより、
シフトレジスタ37の出力は、「0」となってセレクタ
39は、マルチフレーム位相検出回路13からのFIF
ORR3T信号を選択して、前記FIFOメモリ12の
読み出しタイミング信号FIFORR3T’信号として
供給する。
ここで、マルチフレーム位相検出回路13からのFIF
ORR3T信号の位相は、上記の、より位相の遅れたチ
ャネルのデータのマルチフレームの先頭の位相にシフト
している。したがって、マルチフレーム位相検出回路1
3からのFIFORR3T信号の位相は、フレームカウ
ンタ32のリップルキャリ出力の位相とことなることに
より、これらはOR回路33から別々の有効なパルスと
して出力され、マルチフレームカウンタ34にて、それ
ぞれカウントされるので、マルチフレームカウンタ34
の出力とマルチフレームカウンタ35の出力とは異なる
ようになり、したがって、比較回路36の出力もr□、
となる。AND回路38の出力が「0」となったことに
より、FIFORR3T信号の立ち上がりのタイミング
で比較回路36の「0」出力がシフトレジスタ37に入
力されてシフトレジスタ37がクリアされる。ここで、
例えば、CPU1#J?ilによりマルチフレーム34
および35をリセットし、セレクタ31をマルチフレー
ム位相検出回路13からのFIFORR5T信号を選択
するように切り換えると、前述の初期状態におけると同
様に、再び、フレーム32の出力FIFORRST’信
号がマルチフレーム位相検出回路13からのFIFOR
RST信号に同期するようになり、さらに、3マルチフ
レームサイクル後、シフトレジスタ37が前述の同期保
護状態となって、再び、セレクタ39は、フレームカウ
ンタ32からのFIFORRST’信号を選択して、F
IFOメモリ12の読み出しタイミング信号として出力
する。
ORR3T信号の位相は、上記の、より位相の遅れたチ
ャネルのデータのマルチフレームの先頭の位相にシフト
している。したがって、マルチフレーム位相検出回路1
3からのFIFORR3T信号の位相は、フレームカウ
ンタ32のリップルキャリ出力の位相とことなることに
より、これらはOR回路33から別々の有効なパルスと
して出力され、マルチフレームカウンタ34にて、それ
ぞれカウントされるので、マルチフレームカウンタ34
の出力とマルチフレームカウンタ35の出力とは異なる
ようになり、したがって、比較回路36の出力もr□、
となる。AND回路38の出力が「0」となったことに
より、FIFORR3T信号の立ち上がりのタイミング
で比較回路36の「0」出力がシフトレジスタ37に入
力されてシフトレジスタ37がクリアされる。ここで、
例えば、CPU1#J?ilによりマルチフレーム34
および35をリセットし、セレクタ31をマルチフレー
ム位相検出回路13からのFIFORR5T信号を選択
するように切り換えると、前述の初期状態におけると同
様に、再び、フレーム32の出力FIFORRST’信
号がマルチフレーム位相検出回路13からのFIFOR
RST信号に同期するようになり、さらに、3マルチフ
レームサイクル後、シフトレジスタ37が前述の同期保
護状態となって、再び、セレクタ39は、フレームカウ
ンタ32からのFIFORRST’信号を選択して、F
IFOメモリ12の読み出しタイミング信号として出力
する。
(発明の効果〕
本発明によれば、同一の送信元から、異なるバス(伝送
路)を経由して伝送された複数のチャネルのデータの間
の位相差を除去し、一部のチャネルがデータ伝送途中で
中断されたり、新たにチャネルが追加されたときにも遅
延を最小にし、データの消失が起こらないようにするこ
とができる。
路)を経由して伝送された複数のチャネルのデータの間
の位相差を除去し、一部のチャネルがデータ伝送途中で
中断されたり、新たにチャネルが追加されたときにも遅
延を最小にし、データの消失が起こらないようにするこ
とができる。
第1図は本発明の基本構成図、
第2図は本発明の実施例の全体構成図、第3図は、第2
図のマルチフレーム位相検出回路の構成図、そして、 第4図は、第2図の同期保護回路の構成図、そして、 第5図は、第2図のチャネル管理回路の構成図である。 検出手段、11′・・マルチフレーム位相検出回路、1
2・・−バッファ(F I FO)メモリ、13−マル
チフレーム位相検出回路、14−同期保護回路、15−
チャネル管理回路、16−ジ−タデマルチプレクサ、2
1・−フレームカウンタ、23・−比較回路、24□〜
24.−フリップフロップ回路、25−AND回路、2
6.27−・遅延回路、31.39・−セレクタ、32
−フレームカウンタ、33.40−OR回路、34.3
5−マルチフレームカウンタ、36−比較回路、37−
シフトレジスタ、38−A N D回路。 〔符号の説明〕
図のマルチフレーム位相検出回路の構成図、そして、 第4図は、第2図の同期保護回路の構成図、そして、 第5図は、第2図のチャネル管理回路の構成図である。 検出手段、11′・・マルチフレーム位相検出回路、1
2・・−バッファ(F I FO)メモリ、13−マル
チフレーム位相検出回路、14−同期保護回路、15−
チャネル管理回路、16−ジ−タデマルチプレクサ、2
1・−フレームカウンタ、23・−比較回路、24□〜
24.−フリップフロップ回路、25−AND回路、2
6.27−・遅延回路、31.39・−セレクタ、32
−フレームカウンタ、33.40−OR回路、34.3
5−マルチフレームカウンタ、36−比較回路、37−
シフトレジスタ、38−A N D回路。 〔符号の説明〕
Claims (1)
- 【特許請求の範囲】 同一の伝送速度で同一のマルチフレーム構成のデータ
を複数のチャネルから受信して、互いの同期をとる受信
データ同期回路において、 前記複数のチャネルからのデータのうち、最も遅延して
いるチャネルの各マルチフレームの受信のタイミングを
第1のタイミングとして検出し、第1のタイミング信号
を出力する最遅延タイミング検出手段(1)と、 前記第1のタイミング信号を所定の回数受信することに
より、自らの内部で、該受信した第1のタイミング信号
に同期する第2のタイミング信号を周期的に発生し、以
後、前記第1のタイミングの出力に無関係に該第2のタ
イミング信号の発生を継続する同期保護手段(3)と、 前記第1のタイミング信号および第2のタイミング信号
の一方を選択して出力する切り換え手段(2)と、 マルチフレームの位相が、前記同期保護手段(3)から
出力される第2のタイミング信号のタイミングより遅れ
たデータを受信するチャネルが新たに追加されたことを
検出する最遅延チャネル追加検出手段(4)とを有して
なり、 前記同期保護手段(3)は、前記第2のタイミング信号
の発生の継続が確立するタイミングで前記切り換え手段
(2)を制御して、該切り換え手段(2)が該第2のタ
イミング信号を出力するようにし、 前記最遅延チャネル追加検出手段(4)は、前記、より
遅れたデータを受信するチャネルが新たに追加されたこ
とを検出したときに、前記同期保護手段(3)を制御し
て、一旦、前記切り換え手段(2)が該第2のタイミン
グ信号を出力するようにし、さらに、該追加に対応して
発生される第1のタイミング信号に同期させて前記第2
のタイミング信号を新たに発生させることを特徴とする
受信データ同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2143296A JP3030783B2 (ja) | 1990-06-02 | 1990-06-02 | 受信データ同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2143296A JP3030783B2 (ja) | 1990-06-02 | 1990-06-02 | 受信データ同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0438026A true JPH0438026A (ja) | 1992-02-07 |
JP3030783B2 JP3030783B2 (ja) | 2000-04-10 |
Family
ID=15335444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2143296A Expired - Fee Related JP3030783B2 (ja) | 1990-06-02 | 1990-06-02 | 受信データ同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3030783B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007110447A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | データ多重分離装置、データ多重分離方法およびデータ多重分離プログラム |
JP6251437B1 (ja) * | 2017-05-26 | 2017-12-20 | 義尚 神山 | 分類用符号生成ソフトウェアを記録した記録媒体 |
-
1990
- 1990-06-02 JP JP2143296A patent/JP3030783B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007110447A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | データ多重分離装置、データ多重分離方法およびデータ多重分離プログラム |
JP6251437B1 (ja) * | 2017-05-26 | 2017-12-20 | 義尚 神山 | 分類用符号生成ソフトウェアを記録した記録媒体 |
Also Published As
Publication number | Publication date |
---|---|
JP3030783B2 (ja) | 2000-04-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |