JP4553428B2 - プログラム可能なずれ及び周波数を有するフェーズロックループ（ｐｌｌ）・クロック発生器 - Google Patents
プログラム可能なずれ及び周波数を有するフェーズロックループ（ｐｌｌ）・クロック発生器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的には、クロック発生器に関し、更に詳細には、プログラム可能なずれ及び周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器に関する。
【０００２】
【従来の技術】
半導体テクノロジーの進歩と共に、デジタル回路システムの動作周波数は益々高くなってきている。それ故に、クロック同期（clock synchronization）の問題は設計者にとって重要な争点となっている。クロック同期は単一クロック信号だけでなく、多重クロック信号をも含んでいる。一般にクロック信号のずれ（skew）は、クロック発生器や、開ループ構成に基づく装荷（loading）によって決定されている。クロック発生器から装荷までの線長（trace length）がより長くなり、又は装荷が増大する時、クロック信号の信号ずれの問題がより深刻となる。例えば、多くの装置がコンピュータ・マザーボード上に単一クロック発生器を共有していた。また、メモリ規模をユーザの要求次第でダイナミックに変更できる。更に、実際上の要求次第で周辺装置に接続するため多くのインタフェース・スロットがある。それ故に、メモリ規模の変更や周辺機器の量に応じて、クロック信号上の装荷変更することになる。開ループ構成が信号ずれを解決できないことも不思議ではない。他方、クロック信号の周波数を変更する必要性がある。もし全てのクロック信号が外部のクロック発生器によって与えられたならば、クロック信号の周波数が固定されるので、そのクロック周波数を随意に変更することが難しい。
【０００３】
図１は従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図であり、図中では単一クロック発生器１５０がクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫを提供している。クロック信号ＣＰＵ―ＣＬＫはＣＰＵ１１０とチップセット(chipset)１２０とに信号を提供する一方で、クロック信号ＳＹＳ―ＣＬＫはバス１３０（bus）を介してチップセット１２０と装置１４１〜１４Ｎとに信号を提供している。チップセット１２０はコンピュータ・マザーボードの動作を制御する責務があるので、クロック信号ＳＹＳ―ＣＬＫとクロック信号ＣＰＵ―ＣＬＫとの双方を参照する必要がある。装置１４１〜１４Ｎは周辺機器である。様々な数の周辺機器がコンピュータ・マザーボードに接続され得るので、それ故にクロック信号ＳＹＳ―ＣＬＫ上の装荷は接続された装置の数次第で変動する。クロック信号ＳＹＳ―ＣＬＫ上の装荷の変更はそのクロック信号のずれと、その結果として全システムの安定性とに影響している。
【０００４】
もし多重クロック信号がチップセット１２０からシステム内の装置へ提供されたなられば、設計者はシステムに対してより高い安定性と耐久性とを与えるように、クロック信号のずれをより良好に制御できる。更に、クロック信号の周波数はコンピュータ・プログラムによってダイナミックに変更され得る。
【０００５】
【発明が解決しようとする課題】
要約すれば、従来のクロック発生器は以下の不都合を有する。
１. もしクロック信号が外部のクロック発生器によって提供されたならば、クロック信号の周波数が、特にコンピュータ・プログラムによって容易に変更され得る。
２．開ループ構成に基づいて提供されたクロック信号は、クロック信号のずれを制御するのに大きな困難となる装荷の変更と、その結果としてのシステムの安定性とによって影響されている。
【０００６】
それ故に本発明の目的は、生成されたクロック周波数をダイナミックに変更した、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器を提供することである。
【０００７】
本発明の別の目的は、クロック信号のずれをダイナミックに調整した、プログラム可能なずれを有するＰＬＬクロック発生器を提供することである。
【０００８】
【課題を解決するための手段】
本発明の上述した目的に従えば、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器が提供され、その提供によれば、クロック信号が基準信号に基づいて生成されている。クロック発生器は、第１端子及び第２端子をそれぞれ有する複数の第１遅延装置と、第１多重通信用装置と、第１端子及び第２端子をそれぞれ有する複数の第２遅延装置と、第２多重通信用装置と、ＰＬＬ信号発生器とを含んでいる。
【０００９】
複数の第１遅延装置は、一つの第１遅延装置の第２端子と、その隣りの第１遅延装置の第１端子とを接続することによって、順次に縦続接続されている。複数の第１遅延装置のうち一つ第１遅延装置の第１端子は基準信号に接続されている。
【００１０】
第１多重通信用装置は、複数の入力端子と、出力端子と、第１選択入力とを備えている。第１多重通信用装置の複数の入力端子は、基準信号と複数の第１遅延装置の第２端子とにそれぞれに接続され、第１多重通信用装置への複数の入力信号のうち一つは第１選択入力により接続されて第１多重通信用装置の出力端子に結合している。
【００１１】
複数の第２遅延装置は、一つの第２遅延装置の第２端子と、その隣りの第２遅延装置の第１端子とを接続することによって、順次に縦続接続されている。複数の第２遅延装置のうち一つの第２遅延装置の第１端子はフィードバック信号に接続されている。
【００１２】
第２多重通信用装置は、複数の入力端子と、出力端子と、第２選択入力とを備えている。第２多重通信用装置の複数の入力端子はフィードバック信号と、複数の第２遅延装置の第２端子とにそれぞれに接続され、第２多重通信用装置への複数の入力信号のうち一つが、第２選択入力により選択されて第２多重通信用装置の出力端子に結合している。
【００１３】
ＰＬＬ信号発生器は、第１入力端子と、第２入力端子と、出力端子とを備えている。ＰＬＬ信号発生器の第１入力端子が第１多重通信用装置の出力端子に接続され、且つＰＬＬ信号発生器の第２入力端子が第２多重通信用装置の出力端子に接続されている。クロック信号はＰＬＬ信号発生器の出力端子から生成され、且つ、フィードバックされることにより、導電線を介してフィードバック信号として機能している。
【００１４】
本発明の好適な実施の形態に従えば、クロック信号が、フィードバック信号として機能させるために導電線の中間点でフィードバックされ、外部の装置によって要求されるクロック信号を提供している。
【００１５】
上述のＰＬＬクロック発生器におけるＰＬＬ信号発生器は、入力端子及び出力端子をそれぞれ有する複数の第１デバイダと、第３多重通信用装置と、入力端子及び出力端子をそれぞれ有する複数の第２デバイダと、第４多重通信用装置と、ＰＬＬコア回路と、入力端子及び出力端子をそれぞれ有する複数の第３デバイダと、第５多重通信用装置とを備えている。
【００１６】
複数の第１デバイダの入力端子は第１多重通信用装置の出力端子に接続されている。
【００１７】
第３多重通信用装置は、複数の入力端子と、出力端子と、第３選択入力とを備えている。第３多重通信用装置の入力端子は複数の第１デバイダの出力端子にそれぞれ接続され、第３多重通信用装置への複数の入力信号のうち一つが第３選択入力により選択されて第３多重通信用装置の出力端子に結合している。
【００１８】
複数の第２デバイダの入力端子は第２多重通信用装置の出力端子に接続されている。
【００１９】
第４多重通信用装置は、複数の入力端子と、出力端子と、第４選択入力とを備えている。第４多重通信用装置の複数の入力端子が複数の第２デバイダの出力端子にそれぞれ接続され、第４多重通信用装置への複数の入力信号のうち一つが第４選択入力により選択されて第４多重通信用装置の出力端子に結合している。
【００２０】
ＰＬＬコア回路は、基準入力端子と、フィードバック入力端子と、出力端子とを備えている。ＰＬＬコア回路は、基準入力端子とフィードバック入力端子との信号の間の位相差に基づいて出力端子で信号を生成する。基準入力端子は第３多重通信用装置の出力端子に接続され、且つフィードバック入力端子は第４多重通信用装置の出力端子に接続されている。
【００２１】
複数の第３デバイダの入力端子はＰＬＬコア回路の出力端子に接続されている。
【００２２】
第５多重通信用装置は複数の入力端子と出力端子とを備えている。第５多重通信用装置の複数の入力端子は複数の第３デバイダの出力端子にそれぞれに接続され、且つクロック信号は第５多重通信用装置の出力端子から作り出されている。
【００２３】
以上の一般的な記載と以下の詳細な記載とは典型的なものであり、特許請求の範囲で請求された発明を更に説明しようとするものである。
【００２４】
【発明の実施の形態】
添付図面は、本発明の一層の理解を提供し、本明細書に含まれて一部分を構成している。図面は、本発明の実施の形態を示し、発明の開示と共に、原理を説明するのに役立っている。
【００２５】
本発明の好適な実施の形態を詳細に説明し、その実施の形態の例を添付図面で図示する。可能な限り、同一参照符号が、同一又は略同一の部材を参照するように図面と記述とで使用されている。
【００２６】
図２は本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）信号発生器２００のブロック図である。図２に示されるように、ＰＬＬ信号発生器２００は、基準信号ＲＥＦ―ＣＬＫに基づく可変周波数を有するクロック信号ＣＬＫ２を生成する。ＰＬＬ信号発生器２００は、デバイダ（divider）２１１〜２１Ｎ、多重通信用装置２２０、デバイダ２３１〜２３Ｎ、多重通信用装置２４０、ＰＬＬコア回路２５０、デバイダ２６１〜２６Ｎ、多重通信用装置２７０、及び多重通信用装置２８０を備えている。
【００２７】
基準信号ＲＥＦ―ＣＬＫはデバイダ２１１〜２１Ｎの入力端子に接続され、デバイダ２１１〜２１Ｎは基準信号ＲＥＦ―ＣＬＫの周波数を異なる数で分割し、デバイダ２１１〜２１Ｎの出力として異なる周波数の信号を得ている。それから、デバイダ２１１〜２１Ｎからの出力信号が、選択入力ＲＥＦ―ＳＥＬによって制御された多重通信用装置２２０の入力端子に接続されている。そのため、多重通信用装置２２０への複数の入力のうち一つが出力信号ＲＥＦ―ＣＬＫ′として選択されている。基準信号ＲＥＦ―ＣＬＫと、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′との間の比は、選択入力ＲＥＦ―ＳＥＬによって決定され得る。
【００２８】
フィードバック信号ＦＢ―ＣＬＫはデバイダ２３１〜２３Ｎの入力端子に接続され、デバイダ２３１〜２３Ｎはフィードバック信号ＦＢ―ＣＬＫの周波数を異なる数で分割し、デバイダ２３１〜２３Ｎの出力として異なる周波数の信号を得ている。それから、デバイダ２３１〜２３Ｎからの出力信号は、選択入力ＦＢ―ＳＥＬによって制御された多重通信用装置２４０の入力端子に接続されている。そのため、多重通信用装置２４０への複数の入力のうち一つが出力信号ＦＢ―ＣＬＫ′として選択されている。フィードバック信号ＦＢ―ＣＬＫと、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′との間の比は、選択入力ＦＢ―ＳＥＬによって決定され得る。
【００２９】
ＰＬＬコア回路２５０はＰＬＬ信号発生器２００の主機能を果たす責務がある。ＰＬＬ信号発生器２００は、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′に接続された基準入力端子Ｒ―ＩＮと、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′とに接続されたフィードバック入力端子Ｆ―ＩＮと、出力信号ＣＬＫを作り出す出力端子ＰＯとを含んでいる。ＰＬＬコア回路２５０は、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′と、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′との間の位相差に基づいて出力信号ＣＬＫの周波数及び位相を調整できる。そのため、信号ＲＥＦ―ＣＬＫ′と信号ＲＥＦ―ＣＬＫ′との間の位相差を最小化できる。
【００３０】
ＰＬＬコア回路２５０の出力端子ＰＯからの出力信号ＣＬＫはデバイダ２６１〜２６Ｎの入力端子に接続されている。デバイダ２６１〜２６Ｎは信号ＣＬＫの周波数を異なる数で分割し、デバイダ２６１〜２６Ｎの出力として異なる周波数の信号を得ている。デバイダ２６１〜２６Ｎからの出力信号は多重通信用装置２７０と多重通信用装置２８０との入力端子に接続されている。選択入力ＳＥＬによって制御された多重通信用装置２８０への複数の入力のうち一つは、外部の回路によって要求される出力クロック信号ＣＬＫ２として選択されている。
【００３１】
多重通信用装置２７０は、フィードバック信号ＦＢ―ＣＬＫとして機能する出力信号ＣＬＫ１を生成している。それから、フィードバック信号ＦＢ―ＣＬＫは、デバイダ２３１〜２３Ｎと多重通信用装置２４０とを介してＰＬＬコア回路２５０のフィードバック入力端子Ｆ―ＩＮに進み、閉じたフェーズループを形成している。多重通信用装置２７０の使用はフィードバック信号ＦＢ―ＣＬＫに対する周波数を選択するためのものではない。その代わりに、多重通信用装置２７０は信号ＣＬＫ１と信号ＣＬＫ２との間のタイムディレイ（time delay）をもっと密着し、クロック信号のずれをもっと制御するために使用されている。
【００３２】
上述したＰＬＬ信号発生器２００に基づいて理解されることは、所望周波数のクロック信号ＣＬＫ２が、基準信号ＲＥＦ―ＣＬＫに基づく選択入力ＲＥＦ―ＳＥＬ、ＦＢ―ＳＥＬ、及びＳＥＬを選択することによって生成されることである。基準信号ＲＥＦ―ＣＬＫが周波数ｆr を有していると仮定すると、基準信号ＲＥＦ―ＣＬＫと信号ＲＥＦ―ＣＬＫ′との間の比は選択入力ＲＥＦ―ＳＥＬによって決定されるＮであり、フィードバック信号ＦＢ―ＣＬＫと信号ＦＢ―ＣＬＫ′との間の比は選択入力ＦＢ―ＳＥＬによって決定されるＤであり、信号ＣＬＫとＣＬＫ１との間の比は１に固定されている。それ故に、ＰＬＬ信号発生器２００によって生成される信号ＣＬＫは、ｆr *Ｎ／Ｄの周波数を有する。多重通信用装置２８０は所望周波数のクロック信号ＣＬＫ２を選択するために使用されている。多くの多重通信用装置を使用することにより、異なる種類の回路によって要求された様々な周波数を備えたクロック信号を提供できる。
【００３３】
上述のＰＬＬ信号発生器２００に基づくと、以下に詳細に記載されるクロック信号のずれをより良好に制御できる。
【００３４】
図３は、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器３００のブロック図である。ＰＬＬクロック発生器３００は、基準信号ＲＥＦ―ＣＬＫ０に基づいて外部の回路によって要求されたクロック信号ＣＬＫ１を生成する。図３に示されるように、ＰＬＬクロック発生器３００は、遅延装置３１１〜３１Ｎ、多重通信用装置３２０、遅延装置３３１〜３３Ｎ、多重通信用装置３４０、及びＰＬＬ信号発生器２００を備えている。遅延装置３１１〜３１Ｎは、順次に縦続接続（cascaded）されている。基準信号ＲＥＦ―ＣＬＫ０は第１遅延装置３１１の入力端子に接続されている。多重通信用装置３２０は、複数の入力端子と、出力端子と、選択入力とを備えている。多重通信用装置３２０の入力端子は、基準信号ＲＥＦ―ＣＬＫ０と遅延装置３１１〜３１Ｎの出力とにそれぞれ接続されている。多重通信用装置３２０の複数の入力のうち一つが出力信号ＲＥＦ―ＣＬＫとして選択されるような方法で、多重通信用装置３２０が選択入力Ｓ１によって制御されている。その時、出力信号ＲＥＦ―ＣＬＫがＰＬＬ信号発生器２００に接続されている。
【００３５】
同様にして、遅延装置３３１〜３３Ｎは、順次に縦続接続されている。フィードバック信号ＦＢ―ＣＬＫ０は第１遅延装置３３１の入力端子に接続されている。多重通信用装置３４０は、複数の入力端子、出力端子、及び選択入力を備えている。多重通信用装置３４０の複数の入力端子は、フィードバック信号ＦＢ―ＣＬＫ０と遅延装置３３１〜３３Ｎの出力とにそれぞれ接続されている。多重通信用装置３４０の複数の入力端子のうち一つが出力信号ＦＢ―ＣＬＫとして選択されるような方法で、多重通信用装置３４０が選択入力Ｓ２によって制御されている。その時、出力信号ＦＢ―ＣＬＫはＰＬＬ信号発生器２００に接続されている。
【００３６】
図３におけるＰＬＬ信号発生器２００は図２に示されており、基準入力端子と、フィードバック入力端子と、出力端子とを含んでいる。ＰＬＬ信号発生器２００の基準入力端子は多重通信用装置３２０の出力端子からの信号ＲＥＦ―ＣＬＫに接続され、一方、ＰＬＬ信号発生器２００のフィードバック入力端子は多重通信用装置３４０の出力端子からの信号ＦＢ―ＣＬＫに接続されている。クロック信号ＣＬＫ１がＰＬＬ信号発生器２００によって生成され、導電線（conductive line）３５０を介してフィードバック信号ＦＢ―ＣＬＫ０として機能している。図２に示されるように、ＰＬＬ信号発生器２００内におけるＰＬＬコア回路２５０は出力信号ＣＬＫの周波数及び位相を調整し、信号ＲＥＦ―ＣＬＫ′と信号ＦＢ―ＣＬＫ′との間の位相差を最小化している。出力信号ＣＬＫは信号ＲＥＦ―ＣＬＫ′と信号ＦＢ―ＣＬＫ′との間の位相差に基づいている。ＰＬＬ信号発生器２００は基準信号ＲＥＦ―ＣＬＫとフィードバック信号ＦＢ―ＣＬＫとの間の関係に基づくクロック信号ＣＬＫ１を生成できる。
【００３７】
線長に起因する信号遅延（signal delay）を考慮し、信号ずれをより良好に制御するために、クロック信号ＣＬＫ１がフィードバックされ、導電線３５０を介してフィードバック信号ＦＢ―ＣＬＫ０として機能している。
【００３８】
従って、ＰＬＬクロック発生器３００は、選択入力Ｓ１及びＳ２によって制御され、基準信号ＲＥＦ―ＣＬＫ０と信号ＲＥＦ―ＣＬＫとの間の遅延装置３１１〜３１Ｎのみならず、フィードバック信号ＦＢ―ＣＬＫ０と信号ＦＢ―ＣＬＫとの間の遅延装置３３１〜３３Ｎによっても調整される。そのため、クロック信号ＣＬＫ１のずれを制御可能に最小化できる。
【００３９】
図４は、フェーズロックループ（ＰＬＬ）・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。図４に示されるように、チップセット４２０はＰＬＬクロック発生器４２１及び４２２を備えている。ＰＬＬクロック発生器４２１はＣＰＵ４１０に対してクロック信号ＣＰＵ―ＣＬＫを生成し、ＰＬＬクロック発生器４２２は、バス４３０を介して装置４４１〜４４Ｎへのクロック信号ＳＹＳ―ＣＬＫを生成する。バス４３０は基準信号発生器４５０からの基準ＳＲＥＦに基づいている。図３に示されるような構造を有するＰＬＬクロック発生器４２１及び４２２は、基準信号発生器４５０からの基準信号ＳＲＥＦに基づくクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫを作り出す。ＰＬＬクロック発生器４２１及び４２２から生成されたクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫの周波数とずれとは別個に調整されている。そのため、所望周波数のクロック信号が得られ、クロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫとの間のずれが最小化される。装置上の装荷を示すため、フィードバック信号はＰＬＬクロック発生器の出力から装置までの線長の中間点で取られている。そのため、フィードバック信号と、装置へのクロック信号との間のずれを同じように維持できる。例えば、クロック信号ＣＰＵ―ＣＬＫは導電線４６１を介してＣＰＵ４１０へ提供されている。フィードバック信号は導電線４６１の中間点で取られ、導電線４６２を介してＰＬＬクロック発生器４２１に接続されている。同様に、クロック信号ＳＹＳ―ＣＬＫは導電線４７１を介してバス４３０に接続されている。フィードバック信号はバス４３０上の適当な位置で取られ、導電線４７２を介してＰＬＬクロック発生器４２２に接続されている。
【００４０】
上述したコンピュータ・マザーボードに基づいて、ＣＰＵ４１０へ送信されたクロック信号ＣＰＵ―ＣＬＫと、装置４４１〜４４Ｎへ送信されたクロック信号ＳＹＳ―ＣＬＫとの周波数が、ＣＰＵ４１０と装置４４１〜４４Ｎとの動作速度に基づいて調整され得る。クロック信号ＣＰＵ―ＣＬＫのずれが、ＣＰＵ４１０とチップセット４２０との間で実際の距離に依存して調整され得る。更に、クロック信号ＳＹＳ―ＣＬＫのずれも、バス４３０上で実際の装荷と、バス４３０に接続された装置数とに依存して調整され得る。それ故に、ＣＰＵ４１０と装置４４１〜４４Ｎとへ送信されたクロック信号のずれを最小化できる。
【００４１】
また、本発明の好適な実施の形態に従った、コンピュータ・マザーボード上のチップセット内のＰＬＬクロック発生器は、システムによって要求されたクロック信号を提供できる。更に、クロック信号のずれは、ＰＬＬクロック発生器の閉ループ構成を介してより良好に制御され得る。クロック信号のずれも実際の要件に基づくコンピュータ・プログラムによって調整され得る。例えば、もし、多くのメモリやインタフェースカード（interface card）が組み付けられ、その結果として実際の装荷とクロック信号のずれとが増大されるならば、基準入力からの信号の遅延時間が、クロック信号のずれを補うように増大されている。マザーボード上のジャンパ（jumper）の設定を変更するために、ユーザ（user）によるマニュアル操作は必要とされない。逆に、クロック信号に課せられた装荷は基本入出力システム（ＢＩＯＳ）・プログラムによって自動的に検出される。そのため、ずれの設定も自動的に調整できる。
【００４２】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するＰＬＬクロック発生器は以下の利点を有している。
１．ＰＬＬクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
２．ＰＬＬクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれがより良好に制御され得る。
【００４３】
当業者には明らかなように、本発明の範囲及び精神から逸脱することなく、様々な変更及び変形を本発明の構造に対して行うことができる。上述を考慮して意図されていることは、もしこの発明の変更及び変形がクレーム及びそれらと同等な物の範囲内であれば、本発明がこの発明の変更及び変形を含んでいることである。
【００４４】
【発明の効果】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するＰＬＬクロック発生器は以下の利点を有している。
１．ＰＬＬクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
２．ＰＬＬクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれみがより良好に制御され得る。
【図面の簡単な説明】
【図１】図１は、従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
【図２】図２は、本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）信号発生器のブロック図である。
【図３】図３は、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器のブロック図である。
【図４】図４は、フェーズロックループ（ＰＬＬ）・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
【発明の属する技術分野】
本発明は、一般的には、クロック発生器に関し、更に詳細には、プログラム可能なずれ及び周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器に関する。
【０００２】
【従来の技術】
半導体テクノロジーの進歩と共に、デジタル回路システムの動作周波数は益々高くなってきている。それ故に、クロック同期（clock synchronization）の問題は設計者にとって重要な争点となっている。クロック同期は単一クロック信号だけでなく、多重クロック信号をも含んでいる。一般にクロック信号のずれ（skew）は、クロック発生器や、開ループ構成に基づく装荷（loading）によって決定されている。クロック発生器から装荷までの線長（trace length）がより長くなり、又は装荷が増大する時、クロック信号の信号ずれの問題がより深刻となる。例えば、多くの装置がコンピュータ・マザーボード上に単一クロック発生器を共有していた。また、メモリ規模をユーザの要求次第でダイナミックに変更できる。更に、実際上の要求次第で周辺装置に接続するため多くのインタフェース・スロットがある。それ故に、メモリ規模の変更や周辺機器の量に応じて、クロック信号上の装荷変更することになる。開ループ構成が信号ずれを解決できないことも不思議ではない。他方、クロック信号の周波数を変更する必要性がある。もし全てのクロック信号が外部のクロック発生器によって与えられたならば、クロック信号の周波数が固定されるので、そのクロック周波数を随意に変更することが難しい。
【０００３】
図１は従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図であり、図中では単一クロック発生器１５０がクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫを提供している。クロック信号ＣＰＵ―ＣＬＫはＣＰＵ１１０とチップセット(chipset)１２０とに信号を提供する一方で、クロック信号ＳＹＳ―ＣＬＫはバス１３０（bus）を介してチップセット１２０と装置１４１〜１４Ｎとに信号を提供している。チップセット１２０はコンピュータ・マザーボードの動作を制御する責務があるので、クロック信号ＳＹＳ―ＣＬＫとクロック信号ＣＰＵ―ＣＬＫとの双方を参照する必要がある。装置１４１〜１４Ｎは周辺機器である。様々な数の周辺機器がコンピュータ・マザーボードに接続され得るので、それ故にクロック信号ＳＹＳ―ＣＬＫ上の装荷は接続された装置の数次第で変動する。クロック信号ＳＹＳ―ＣＬＫ上の装荷の変更はそのクロック信号のずれと、その結果として全システムの安定性とに影響している。
【０００４】
もし多重クロック信号がチップセット１２０からシステム内の装置へ提供されたなられば、設計者はシステムに対してより高い安定性と耐久性とを与えるように、クロック信号のずれをより良好に制御できる。更に、クロック信号の周波数はコンピュータ・プログラムによってダイナミックに変更され得る。
【０００５】
【発明が解決しようとする課題】
要約すれば、従来のクロック発生器は以下の不都合を有する。
１. もしクロック信号が外部のクロック発生器によって提供されたならば、クロック信号の周波数が、特にコンピュータ・プログラムによって容易に変更され得る。
２．開ループ構成に基づいて提供されたクロック信号は、クロック信号のずれを制御するのに大きな困難となる装荷の変更と、その結果としてのシステムの安定性とによって影響されている。
【０００６】
それ故に本発明の目的は、生成されたクロック周波数をダイナミックに変更した、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器を提供することである。
【０００７】
本発明の別の目的は、クロック信号のずれをダイナミックに調整した、プログラム可能なずれを有するＰＬＬクロック発生器を提供することである。
【０００８】
【課題を解決するための手段】
本発明の上述した目的に従えば、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器が提供され、その提供によれば、クロック信号が基準信号に基づいて生成されている。クロック発生器は、第１端子及び第２端子をそれぞれ有する複数の第１遅延装置と、第１多重通信用装置と、第１端子及び第２端子をそれぞれ有する複数の第２遅延装置と、第２多重通信用装置と、ＰＬＬ信号発生器とを含んでいる。
【０００９】
複数の第１遅延装置は、一つの第１遅延装置の第２端子と、その隣りの第１遅延装置の第１端子とを接続することによって、順次に縦続接続されている。複数の第１遅延装置のうち一つ第１遅延装置の第１端子は基準信号に接続されている。
【００１０】
第１多重通信用装置は、複数の入力端子と、出力端子と、第１選択入力とを備えている。第１多重通信用装置の複数の入力端子は、基準信号と複数の第１遅延装置の第２端子とにそれぞれに接続され、第１多重通信用装置への複数の入力信号のうち一つは第１選択入力により接続されて第１多重通信用装置の出力端子に結合している。
【００１１】
複数の第２遅延装置は、一つの第２遅延装置の第２端子と、その隣りの第２遅延装置の第１端子とを接続することによって、順次に縦続接続されている。複数の第２遅延装置のうち一つの第２遅延装置の第１端子はフィードバック信号に接続されている。
【００１２】
第２多重通信用装置は、複数の入力端子と、出力端子と、第２選択入力とを備えている。第２多重通信用装置の複数の入力端子はフィードバック信号と、複数の第２遅延装置の第２端子とにそれぞれに接続され、第２多重通信用装置への複数の入力信号のうち一つが、第２選択入力により選択されて第２多重通信用装置の出力端子に結合している。
【００１３】
ＰＬＬ信号発生器は、第１入力端子と、第２入力端子と、出力端子とを備えている。ＰＬＬ信号発生器の第１入力端子が第１多重通信用装置の出力端子に接続され、且つＰＬＬ信号発生器の第２入力端子が第２多重通信用装置の出力端子に接続されている。クロック信号はＰＬＬ信号発生器の出力端子から生成され、且つ、フィードバックされることにより、導電線を介してフィードバック信号として機能している。
【００１４】
本発明の好適な実施の形態に従えば、クロック信号が、フィードバック信号として機能させるために導電線の中間点でフィードバックされ、外部の装置によって要求されるクロック信号を提供している。
【００１５】
上述のＰＬＬクロック発生器におけるＰＬＬ信号発生器は、入力端子及び出力端子をそれぞれ有する複数の第１デバイダと、第３多重通信用装置と、入力端子及び出力端子をそれぞれ有する複数の第２デバイダと、第４多重通信用装置と、ＰＬＬコア回路と、入力端子及び出力端子をそれぞれ有する複数の第３デバイダと、第５多重通信用装置とを備えている。
【００１６】
複数の第１デバイダの入力端子は第１多重通信用装置の出力端子に接続されている。
【００１７】
第３多重通信用装置は、複数の入力端子と、出力端子と、第３選択入力とを備えている。第３多重通信用装置の入力端子は複数の第１デバイダの出力端子にそれぞれ接続され、第３多重通信用装置への複数の入力信号のうち一つが第３選択入力により選択されて第３多重通信用装置の出力端子に結合している。
【００１８】
複数の第２デバイダの入力端子は第２多重通信用装置の出力端子に接続されている。
【００１９】
第４多重通信用装置は、複数の入力端子と、出力端子と、第４選択入力とを備えている。第４多重通信用装置の複数の入力端子が複数の第２デバイダの出力端子にそれぞれ接続され、第４多重通信用装置への複数の入力信号のうち一つが第４選択入力により選択されて第４多重通信用装置の出力端子に結合している。
【００２０】
ＰＬＬコア回路は、基準入力端子と、フィードバック入力端子と、出力端子とを備えている。ＰＬＬコア回路は、基準入力端子とフィードバック入力端子との信号の間の位相差に基づいて出力端子で信号を生成する。基準入力端子は第３多重通信用装置の出力端子に接続され、且つフィードバック入力端子は第４多重通信用装置の出力端子に接続されている。
【００２１】
複数の第３デバイダの入力端子はＰＬＬコア回路の出力端子に接続されている。
【００２２】
第５多重通信用装置は複数の入力端子と出力端子とを備えている。第５多重通信用装置の複数の入力端子は複数の第３デバイダの出力端子にそれぞれに接続され、且つクロック信号は第５多重通信用装置の出力端子から作り出されている。
【００２３】
以上の一般的な記載と以下の詳細な記載とは典型的なものであり、特許請求の範囲で請求された発明を更に説明しようとするものである。
【００２４】
【発明の実施の形態】
添付図面は、本発明の一層の理解を提供し、本明細書に含まれて一部分を構成している。図面は、本発明の実施の形態を示し、発明の開示と共に、原理を説明するのに役立っている。
【００２５】
本発明の好適な実施の形態を詳細に説明し、その実施の形態の例を添付図面で図示する。可能な限り、同一参照符号が、同一又は略同一の部材を参照するように図面と記述とで使用されている。
【００２６】
図２は本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）信号発生器２００のブロック図である。図２に示されるように、ＰＬＬ信号発生器２００は、基準信号ＲＥＦ―ＣＬＫに基づく可変周波数を有するクロック信号ＣＬＫ２を生成する。ＰＬＬ信号発生器２００は、デバイダ（divider）２１１〜２１Ｎ、多重通信用装置２２０、デバイダ２３１〜２３Ｎ、多重通信用装置２４０、ＰＬＬコア回路２５０、デバイダ２６１〜２６Ｎ、多重通信用装置２７０、及び多重通信用装置２８０を備えている。
【００２７】
基準信号ＲＥＦ―ＣＬＫはデバイダ２１１〜２１Ｎの入力端子に接続され、デバイダ２１１〜２１Ｎは基準信号ＲＥＦ―ＣＬＫの周波数を異なる数で分割し、デバイダ２１１〜２１Ｎの出力として異なる周波数の信号を得ている。それから、デバイダ２１１〜２１Ｎからの出力信号が、選択入力ＲＥＦ―ＳＥＬによって制御された多重通信用装置２２０の入力端子に接続されている。そのため、多重通信用装置２２０への複数の入力のうち一つが出力信号ＲＥＦ―ＣＬＫ′として選択されている。基準信号ＲＥＦ―ＣＬＫと、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′との間の比は、選択入力ＲＥＦ―ＳＥＬによって決定され得る。
【００２８】
フィードバック信号ＦＢ―ＣＬＫはデバイダ２３１〜２３Ｎの入力端子に接続され、デバイダ２３１〜２３Ｎはフィードバック信号ＦＢ―ＣＬＫの周波数を異なる数で分割し、デバイダ２３１〜２３Ｎの出力として異なる周波数の信号を得ている。それから、デバイダ２３１〜２３Ｎからの出力信号は、選択入力ＦＢ―ＳＥＬによって制御された多重通信用装置２４０の入力端子に接続されている。そのため、多重通信用装置２４０への複数の入力のうち一つが出力信号ＦＢ―ＣＬＫ′として選択されている。フィードバック信号ＦＢ―ＣＬＫと、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′との間の比は、選択入力ＦＢ―ＳＥＬによって決定され得る。
【００２９】
ＰＬＬコア回路２５０はＰＬＬ信号発生器２００の主機能を果たす責務がある。ＰＬＬ信号発生器２００は、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′に接続された基準入力端子Ｒ―ＩＮと、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′とに接続されたフィードバック入力端子Ｆ―ＩＮと、出力信号ＣＬＫを作り出す出力端子ＰＯとを含んでいる。ＰＬＬコア回路２５０は、多重通信用装置２２０からの出力信号ＲＥＦ―ＣＬＫ′と、多重通信用装置２４０からの出力信号ＦＢ―ＣＬＫ′との間の位相差に基づいて出力信号ＣＬＫの周波数及び位相を調整できる。そのため、信号ＲＥＦ―ＣＬＫ′と信号ＲＥＦ―ＣＬＫ′との間の位相差を最小化できる。
【００３０】
ＰＬＬコア回路２５０の出力端子ＰＯからの出力信号ＣＬＫはデバイダ２６１〜２６Ｎの入力端子に接続されている。デバイダ２６１〜２６Ｎは信号ＣＬＫの周波数を異なる数で分割し、デバイダ２６１〜２６Ｎの出力として異なる周波数の信号を得ている。デバイダ２６１〜２６Ｎからの出力信号は多重通信用装置２７０と多重通信用装置２８０との入力端子に接続されている。選択入力ＳＥＬによって制御された多重通信用装置２８０への複数の入力のうち一つは、外部の回路によって要求される出力クロック信号ＣＬＫ２として選択されている。
【００３１】
多重通信用装置２７０は、フィードバック信号ＦＢ―ＣＬＫとして機能する出力信号ＣＬＫ１を生成している。それから、フィードバック信号ＦＢ―ＣＬＫは、デバイダ２３１〜２３Ｎと多重通信用装置２４０とを介してＰＬＬコア回路２５０のフィードバック入力端子Ｆ―ＩＮに進み、閉じたフェーズループを形成している。多重通信用装置２７０の使用はフィードバック信号ＦＢ―ＣＬＫに対する周波数を選択するためのものではない。その代わりに、多重通信用装置２７０は信号ＣＬＫ１と信号ＣＬＫ２との間のタイムディレイ（time delay）をもっと密着し、クロック信号のずれをもっと制御するために使用されている。
【００３２】
上述したＰＬＬ信号発生器２００に基づいて理解されることは、所望周波数のクロック信号ＣＬＫ２が、基準信号ＲＥＦ―ＣＬＫに基づく選択入力ＲＥＦ―ＳＥＬ、ＦＢ―ＳＥＬ、及びＳＥＬを選択することによって生成されることである。基準信号ＲＥＦ―ＣＬＫが周波数ｆr を有していると仮定すると、基準信号ＲＥＦ―ＣＬＫと信号ＲＥＦ―ＣＬＫ′との間の比は選択入力ＲＥＦ―ＳＥＬによって決定されるＮであり、フィードバック信号ＦＢ―ＣＬＫと信号ＦＢ―ＣＬＫ′との間の比は選択入力ＦＢ―ＳＥＬによって決定されるＤであり、信号ＣＬＫとＣＬＫ１との間の比は１に固定されている。それ故に、ＰＬＬ信号発生器２００によって生成される信号ＣＬＫは、ｆr *Ｎ／Ｄの周波数を有する。多重通信用装置２８０は所望周波数のクロック信号ＣＬＫ２を選択するために使用されている。多くの多重通信用装置を使用することにより、異なる種類の回路によって要求された様々な周波数を備えたクロック信号を提供できる。
【００３３】
上述のＰＬＬ信号発生器２００に基づくと、以下に詳細に記載されるクロック信号のずれをより良好に制御できる。
【００３４】
図３は、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器３００のブロック図である。ＰＬＬクロック発生器３００は、基準信号ＲＥＦ―ＣＬＫ０に基づいて外部の回路によって要求されたクロック信号ＣＬＫ１を生成する。図３に示されるように、ＰＬＬクロック発生器３００は、遅延装置３１１〜３１Ｎ、多重通信用装置３２０、遅延装置３３１〜３３Ｎ、多重通信用装置３４０、及びＰＬＬ信号発生器２００を備えている。遅延装置３１１〜３１Ｎは、順次に縦続接続（cascaded）されている。基準信号ＲＥＦ―ＣＬＫ０は第１遅延装置３１１の入力端子に接続されている。多重通信用装置３２０は、複数の入力端子と、出力端子と、選択入力とを備えている。多重通信用装置３２０の入力端子は、基準信号ＲＥＦ―ＣＬＫ０と遅延装置３１１〜３１Ｎの出力とにそれぞれ接続されている。多重通信用装置３２０の複数の入力のうち一つが出力信号ＲＥＦ―ＣＬＫとして選択されるような方法で、多重通信用装置３２０が選択入力Ｓ１によって制御されている。その時、出力信号ＲＥＦ―ＣＬＫがＰＬＬ信号発生器２００に接続されている。
【００３５】
同様にして、遅延装置３３１〜３３Ｎは、順次に縦続接続されている。フィードバック信号ＦＢ―ＣＬＫ０は第１遅延装置３３１の入力端子に接続されている。多重通信用装置３４０は、複数の入力端子、出力端子、及び選択入力を備えている。多重通信用装置３４０の複数の入力端子は、フィードバック信号ＦＢ―ＣＬＫ０と遅延装置３３１〜３３Ｎの出力とにそれぞれ接続されている。多重通信用装置３４０の複数の入力端子のうち一つが出力信号ＦＢ―ＣＬＫとして選択されるような方法で、多重通信用装置３４０が選択入力Ｓ２によって制御されている。その時、出力信号ＦＢ―ＣＬＫはＰＬＬ信号発生器２００に接続されている。
【００３６】
図３におけるＰＬＬ信号発生器２００は図２に示されており、基準入力端子と、フィードバック入力端子と、出力端子とを含んでいる。ＰＬＬ信号発生器２００の基準入力端子は多重通信用装置３２０の出力端子からの信号ＲＥＦ―ＣＬＫに接続され、一方、ＰＬＬ信号発生器２００のフィードバック入力端子は多重通信用装置３４０の出力端子からの信号ＦＢ―ＣＬＫに接続されている。クロック信号ＣＬＫ１がＰＬＬ信号発生器２００によって生成され、導電線（conductive line）３５０を介してフィードバック信号ＦＢ―ＣＬＫ０として機能している。図２に示されるように、ＰＬＬ信号発生器２００内におけるＰＬＬコア回路２５０は出力信号ＣＬＫの周波数及び位相を調整し、信号ＲＥＦ―ＣＬＫ′と信号ＦＢ―ＣＬＫ′との間の位相差を最小化している。出力信号ＣＬＫは信号ＲＥＦ―ＣＬＫ′と信号ＦＢ―ＣＬＫ′との間の位相差に基づいている。ＰＬＬ信号発生器２００は基準信号ＲＥＦ―ＣＬＫとフィードバック信号ＦＢ―ＣＬＫとの間の関係に基づくクロック信号ＣＬＫ１を生成できる。
【００３７】
線長に起因する信号遅延（signal delay）を考慮し、信号ずれをより良好に制御するために、クロック信号ＣＬＫ１がフィードバックされ、導電線３５０を介してフィードバック信号ＦＢ―ＣＬＫ０として機能している。
【００３８】
従って、ＰＬＬクロック発生器３００は、選択入力Ｓ１及びＳ２によって制御され、基準信号ＲＥＦ―ＣＬＫ０と信号ＲＥＦ―ＣＬＫとの間の遅延装置３１１〜３１Ｎのみならず、フィードバック信号ＦＢ―ＣＬＫ０と信号ＦＢ―ＣＬＫとの間の遅延装置３３１〜３３Ｎによっても調整される。そのため、クロック信号ＣＬＫ１のずれを制御可能に最小化できる。
【００３９】
図４は、フェーズロックループ（ＰＬＬ）・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。図４に示されるように、チップセット４２０はＰＬＬクロック発生器４２１及び４２２を備えている。ＰＬＬクロック発生器４２１はＣＰＵ４１０に対してクロック信号ＣＰＵ―ＣＬＫを生成し、ＰＬＬクロック発生器４２２は、バス４３０を介して装置４４１〜４４Ｎへのクロック信号ＳＹＳ―ＣＬＫを生成する。バス４３０は基準信号発生器４５０からの基準ＳＲＥＦに基づいている。図３に示されるような構造を有するＰＬＬクロック発生器４２１及び４２２は、基準信号発生器４５０からの基準信号ＳＲＥＦに基づくクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫを作り出す。ＰＬＬクロック発生器４２１及び４２２から生成されたクロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫの周波数とずれとは別個に調整されている。そのため、所望周波数のクロック信号が得られ、クロック信号ＣＰＵ―ＣＬＫ及びＳＹＳ―ＣＬＫとの間のずれが最小化される。装置上の装荷を示すため、フィードバック信号はＰＬＬクロック発生器の出力から装置までの線長の中間点で取られている。そのため、フィードバック信号と、装置へのクロック信号との間のずれを同じように維持できる。例えば、クロック信号ＣＰＵ―ＣＬＫは導電線４６１を介してＣＰＵ４１０へ提供されている。フィードバック信号は導電線４６１の中間点で取られ、導電線４６２を介してＰＬＬクロック発生器４２１に接続されている。同様に、クロック信号ＳＹＳ―ＣＬＫは導電線４７１を介してバス４３０に接続されている。フィードバック信号はバス４３０上の適当な位置で取られ、導電線４７２を介してＰＬＬクロック発生器４２２に接続されている。
【００４０】
上述したコンピュータ・マザーボードに基づいて、ＣＰＵ４１０へ送信されたクロック信号ＣＰＵ―ＣＬＫと、装置４４１〜４４Ｎへ送信されたクロック信号ＳＹＳ―ＣＬＫとの周波数が、ＣＰＵ４１０と装置４４１〜４４Ｎとの動作速度に基づいて調整され得る。クロック信号ＣＰＵ―ＣＬＫのずれが、ＣＰＵ４１０とチップセット４２０との間で実際の距離に依存して調整され得る。更に、クロック信号ＳＹＳ―ＣＬＫのずれも、バス４３０上で実際の装荷と、バス４３０に接続された装置数とに依存して調整され得る。それ故に、ＣＰＵ４１０と装置４４１〜４４Ｎとへ送信されたクロック信号のずれを最小化できる。
【００４１】
また、本発明の好適な実施の形態に従った、コンピュータ・マザーボード上のチップセット内のＰＬＬクロック発生器は、システムによって要求されたクロック信号を提供できる。更に、クロック信号のずれは、ＰＬＬクロック発生器の閉ループ構成を介してより良好に制御され得る。クロック信号のずれも実際の要件に基づくコンピュータ・プログラムによって調整され得る。例えば、もし、多くのメモリやインタフェースカード（interface card）が組み付けられ、その結果として実際の装荷とクロック信号のずれとが増大されるならば、基準入力からの信号の遅延時間が、クロック信号のずれを補うように増大されている。マザーボード上のジャンパ（jumper）の設定を変更するために、ユーザ（user）によるマニュアル操作は必要とされない。逆に、クロック信号に課せられた装荷は基本入出力システム（ＢＩＯＳ）・プログラムによって自動的に検出される。そのため、ずれの設定も自動的に調整できる。
【００４２】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するＰＬＬクロック発生器は以下の利点を有している。
１．ＰＬＬクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
２．ＰＬＬクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれがより良好に制御され得る。
【００４３】
当業者には明らかなように、本発明の範囲及び精神から逸脱することなく、様々な変更及び変形を本発明の構造に対して行うことができる。上述を考慮して意図されていることは、もしこの発明の変更及び変形がクレーム及びそれらと同等な物の範囲内であれば、本発明がこの発明の変更及び変形を含んでいることである。
【００４４】
【発明の効果】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するＰＬＬクロック発生器は以下の利点を有している。
１．ＰＬＬクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
２．ＰＬＬクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれみがより良好に制御され得る。
【図面の簡単な説明】
【図１】図１は、従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
【図２】図２は、本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ（ＰＬＬ）信号発生器のブロック図である。
【図３】図３は、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器のブロック図である。
【図４】図４は、フェーズロックループ（ＰＬＬ）・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
Claims (3)
- 基準信号に基づくクロック信号を生成するため、プログラム可能な周波数及びずれを有するフェーズロックループ（ＰＬＬ）・クロック発生器において、
前記ＰＬＬクロック発生器が、第１端子及び第２端子をそれぞれ有する複数の第１遅延装置と、
複数の入力端子、出力端子、及び第１選択入力を有する第１多重通信用装置と、
第１端子及び第２端子をそれぞれ有する複数の第２遅延装置と、
複数の入力端子、出力端子、及び第２選択入力を有する第２多重通信用装置と、
第１入力端子、第２入力端子、及び出力端子を有するＰＬＬ信号発生器とを備え、
前記複数の第１遅延装置が、一つの第１遅延装置の第２端子と、その隣の第１遅延装置の第１端子とを接続することにより、順次に縦続接続され、前記複数の第１遅延装置のうち一つの第１遅延装置の第１端子が前記基準信号に接続され、
前記第１多重通信用装置の入力端子が前記基準信号と前記複数の第１遅延装置の第２端子とにそれぞれ接続され、前記第１多重通信用装置への複数の入力信号のうち一つが前記第１選択入力により選択されて前記第１多重通信用装置の出力端子に結合し、
前記複数の第２遅延装置が、一つの第２遅延装置の第２端子と、その隣の第２遅延装置の第１端子とを接続することにより、順次に縦続接続され、前記複数の第２遅延装置のうち一つの第２遅延装置の第１端子がフィードバック信号に接続され、
前記第２多重通信用装置の複数の入力端子が前記フィードバック信号と前記複数の第２遅延装置の第２端子とにそれぞれ接続され、前記第２多重通信用装置への複数の入力信号のうち一つが前記第２選択入力により選択されて前記第２多重通信用装置の出力端子に結合し、
前記ＰＬＬ信号発生器の第１入力端子が前記第１多重通信用装置の出力端子に接続され、且つ前記ＰＬＬ信号発生器の第２入力端子が前記第２多重通信用装置の出力端子に接続され、外部の装置によって要求された前記クロック信号が前記ＰＬＬ信号発生器の出力端子から生成され、且つ前記クロック信号が、フィードバックされることにより、導電線を介して前記フィードバック信号として機能したことを特徴とするプログラム可能な周波数及びずれを有するＰＬＬクロック発生器。 - 請求項１記載のプログラム可能な周波数及びずれを有するＰＬＬクロック発生器において、
前記クロック信号が、前記クロック信号の提供先である装置と前記ＰＬＬクロック発生器とを接続する前記導電線の中間点でフィードバックされることにより、フィードバック信号として機能したことを特徴とするプログラム可能な周波数及びずれを有するＰＬＬクロック発生器。 - 請求項１記載のプログラム可能な周波数及びずれを有するＰＬＬクロック発生器において、
前記ＰＬＬ信号発生器が、入力端子及び出力端子をそれぞれ有する複数の第１デバイダと、
複数の入力端子、出力端子、及び第３選択入力を有する第３多重通信用装置と、
入力端子及び出力端子をそれぞれ有する複数の第２デバイダと、
複数の入力端子、出力端子、及び第４選択入力を有する第４多重通信用装置と、
基準入力端子、フィードバック入力端子、及び出力端子を有するＰＬＬコア回路と、
入力端子及び出力端子をそれぞれ有する複数の第３デバイダと、
複数の入力端子及び出力端子を有する第５多重通信用装置とを備え、
前記複数の第１デバイダの入力端子が前記第１多重通信用装置の出力端子に接続され、
前記第３多重通信用装置の入力端子が前記複数の第１デバイダの出力端子にそれぞれ接続され、前記第３多重通信用装置への複数の入力信号のうち一つが、前記第３選択入力により選択されて前記第３多重通信用装置の出力端子に結合し、
前記複数の第２デバイダの入力端子が、前記第２多重通信用装置の出力端子に接続され、
前記第４多重通信用装置の入力端子が前記複数の第２デバイダの出力端子にそれぞれ接続され、前記第４多重通信用装置への複数の入力信号のうち一つが前記第４選択入力により選択されて前記第４多重通信用装置の出力端子に結合し、
前記基準入力端子が前記第３多重通信用装置の出力端子に接続され、且つ前記フィードバック入力端子が前記第４多重通信用装置の出力端子に接続され、前記ＰＬＬコア回路が、前記基準入力端子と前記フィードバック入力端子との信号の間の位相差に基づいて前記出力端子から信号を生成し、
前記複数の第３デバイダの入力端子が前記ＰＬＬコア回路の出力端子に接続され、
前記第５多重通信用装置の入力端子が前記複数の第３デバイダの出力端子にそれぞれ接続され、前記クロック信号が前記第５多重通信用装置の出力端子から生成されたことを特徴とするプログラム可能な周波数及びずれを有するＰＬＬクロック発生器。
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