JP4553428B2 - プログラム可能なずれ及び周波数を有するフェーズロックループ(pll)・クロック発生器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般的には、クロック発生器に関し、更に詳細には、プログラム可能なずれ及び周波数を有するフェーズロックループ(PLL)・クロック発生器に関する。
【0002】
【従来の技術】
半導体テクノロジーの進歩と共に、デジタル回路システムの動作周波数は益々高くなってきている。それ故に、クロック同期(clock synchronization)の問題は設計者にとって重要な争点となっている。クロック同期は単一クロック信号だけでなく、多重クロック信号をも含んでいる。一般にクロック信号のずれ(skew)は、クロック発生器や、開ループ構成に基づく装荷(loading)によって決定されている。クロック発生器から装荷までの線長(trace length)がより長くなり、又は装荷が増大する時、クロック信号の信号ずれの問題がより深刻となる。例えば、多くの装置がコンピュータ・マザーボード上に単一クロック発生器を共有していた。また、メモリ規模をユーザの要求次第でダイナミックに変更できる。更に、実際上の要求次第で周辺装置に接続するため多くのインタフェース・スロットがある。それ故に、メモリ規模の変更や周辺機器の量に応じて、クロック信号上の装荷変更することになる。開ループ構成が信号ずれを解決できないことも不思議ではない。他方、クロック信号の周波数を変更する必要性がある。もし全てのクロック信号が外部のクロック発生器によって与えられたならば、クロック信号の周波数が固定されるので、そのクロック周波数を随意に変更することが難しい。
【0003】
図1は従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図であり、図中では単一クロック発生器150がクロック信号CPU―CLK及びSYS―CLKを提供している。クロック信号CPU―CLKはCPU110とチップセット(chipset)120とに信号を提供する一方で、クロック信号SYS―CLKはバス130(bus)を介してチップセット120と装置141〜14Nとに信号を提供している。チップセット120はコンピュータ・マザーボードの動作を制御する責務があるので、クロック信号SYS―CLKとクロック信号CPU―CLKとの双方を参照する必要がある。装置141〜14Nは周辺機器である。様々な数の周辺機器がコンピュータ・マザーボードに接続され得るので、それ故にクロック信号SYS―CLK上の装荷は接続された装置の数次第で変動する。クロック信号SYS―CLK上の装荷の変更はそのクロック信号のずれと、その結果として全システムの安定性とに影響している。
【0004】
もし多重クロック信号がチップセット120からシステム内の装置へ提供されたなられば、設計者はシステムに対してより高い安定性と耐久性とを与えるように、クロック信号のずれをより良好に制御できる。更に、クロック信号の周波数はコンピュータ・プログラムによってダイナミックに変更され得る。
【0005】
【発明が解決しようとする課題】
要約すれば、従来のクロック発生器は以下の不都合を有する。
1. もしクロック信号が外部のクロック発生器によって提供されたならば、クロック信号の周波数が、特にコンピュータ・プログラムによって容易に変更され得る。
2.開ループ構成に基づいて提供されたクロック信号は、クロック信号のずれを制御するのに大きな困難となる装荷の変更と、その結果としてのシステムの安定性とによって影響されている。
【0006】
それ故に本発明の目的は、生成されたクロック周波数をダイナミックに変更した、プログラム可能な周波数を有するフェーズロックループ(PLL)・クロック発生器を提供することである。
【0007】
本発明の別の目的は、クロック信号のずれをダイナミックに調整した、プログラム可能なずれを有するPLLクロック発生器を提供することである。
【0008】
【課題を解決するための手段】
本発明の上述した目的に従えば、プログラム可能な周波数及びずれを有するフェーズロックループ(PLL)・クロック発生器が提供され、その提供によれば、クロック信号が基準信号に基づいて生成されている。クロック発生器は、第1端子及び第2端子をそれぞれ有する複数の第1遅延装置と、第1多重通信用装置と、第1端子及び第2端子をそれぞれ有する複数の第2遅延装置と、第2多重通信用装置と、PLL信号発生器とを含んでいる。
【0009】
複数の第1遅延装置は、一つの第1遅延装置の第2端子と、その隣りの第1遅延装置の第1端子とを接続することによって、順次に縦続接続されている。複数の第1遅延装置のうち一つ第1遅延装置の第1端子は基準信号に接続されている。
【0010】
第1多重通信用装置は、複数の入力端子と、出力端子と、第1選択入力とを備えている。第1多重通信用装置の複数の入力端子は、基準信号と複数の第1遅延装置の第2端子とにそれぞれに接続され、第1多重通信用装置への複数の入力信号のうち一つは第1選択入力により接続されて第1多重通信用装置の出力端子に結合している。
【0011】
複数の第2遅延装置は、一つの第2遅延装置の第2端子と、その隣りの第2遅延装置の第1端子とを接続することによって、順次に縦続接続されている。複数の第2遅延装置のうち一つの第2遅延装置の第1端子はフィードバック信号に接続されている。
【0012】
第2多重通信用装置は、複数の入力端子と、出力端子と、第2選択入力とを備えている。第2多重通信用装置の複数の入力端子はフィードバック信号と、複数の第2遅延装置の第2端子とにそれぞれに接続され、第2多重通信用装置への複数の入力信号のうち一つが、第2選択入力により選択されて第2多重通信用装置の出力端子に結合している。
【0013】
PLL信号発生器は、第1入力端子と、第2入力端子と、出力端子とを備えている。PLL信号発生器の第1入力端子が第1多重通信用装置の出力端子に接続され、且つPLL信号発生器の第2入力端子が第2多重通信用装置の出力端子に接続されている。クロック信号はPLL信号発生器の出力端子から生成され、且つ、フィードバックされることにより、導電線を介してフィードバック信号として機能している。
【0014】
本発明の好適な実施の形態に従えば、クロック信号が、フィードバック信号として機能させるために導電線の中間点でフィードバックされ、外部の装置によって要求されるクロック信号を提供している。
【0015】
上述のPLLクロック発生器におけるPLL信号発生器は、入力端子及び出力端子をそれぞれ有する複数の第1デバイダと、第3多重通信用装置と、入力端子及び出力端子をそれぞれ有する複数の第2デバイダと、第4多重通信用装置と、PLLコア回路と、入力端子及び出力端子をそれぞれ有する複数の第3デバイダと、第5多重通信用装置とを備えている。
【0016】
複数の第1デバイダの入力端子は第1多重通信用装置の出力端子に接続されている。
【0017】
第3多重通信用装置は、複数の入力端子と、出力端子と、第3選択入力とを備えている。第3多重通信用装置の入力端子は複数の第1デバイダの出力端子にそれぞれ接続され、第3多重通信用装置への複数の入力信号のうち一つが第3選択入力により選択されて第3多重通信用装置の出力端子に結合している。
【0018】
複数の第2デバイダの入力端子は第2多重通信用装置の出力端子に接続されている。
【0019】
第4多重通信用装置は、複数の入力端子と、出力端子と、第4選択入力とを備えている。第4多重通信用装置の複数の入力端子が複数の第2デバイダの出力端子にそれぞれ接続され、第4多重通信用装置への複数の入力信号のうち一つが第4選択入力により選択されて第4多重通信用装置の出力端子に結合している。
【0020】
PLLコア回路は、基準入力端子と、フィードバック入力端子と、出力端子とを備えている。PLLコア回路は、基準入力端子とフィードバック入力端子との信号の間の位相差に基づいて出力端子で信号を生成する。基準入力端子は第3多重通信用装置の出力端子に接続され、且つフィードバック入力端子は第4多重通信用装置の出力端子に接続されている。
【0021】
複数の第3デバイダの入力端子はPLLコア回路の出力端子に接続されている。
【0022】
第5多重通信用装置は複数の入力端子と出力端子とを備えている。第5多重通信用装置の複数の入力端子は複数の第3デバイダの出力端子にそれぞれに接続され、且つクロック信号は第5多重通信用装置の出力端子から作り出されている。
【0023】
以上の一般的な記載と以下の詳細な記載とは典型的なものであり、特許請求の範囲で請求された発明を更に説明しようとするものである。
【0024】
【発明の実施の形態】
添付図面は、本発明の一層の理解を提供し、本明細書に含まれて一部分を構成している。図面は、本発明の実施の形態を示し、発明の開示と共に、原理を説明するのに役立っている。
【0025】
本発明の好適な実施の形態を詳細に説明し、その実施の形態の例を添付図面で図示する。可能な限り、同一参照符号が、同一又は略同一の部材を参照するように図面と記述とで使用されている。
【0026】
図2は本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ(PLL)信号発生器200のブロック図である。図2に示されるように、PLL信号発生器200は、基準信号REF―CLKに基づく可変周波数を有するクロック信号CLK2を生成する。PLL信号発生器200は、デバイダ(divider)211〜21N、多重通信用装置220、デバイダ231〜23N、多重通信用装置240、PLLコア回路250、デバイダ261〜26N、多重通信用装置270、及び多重通信用装置280を備えている。
【0027】
基準信号REF―CLKはデバイダ211〜21Nの入力端子に接続され、デバイダ211〜21Nは基準信号REF―CLKの周波数を異なる数で分割し、デバイダ211〜21Nの出力として異なる周波数の信号を得ている。それから、デバイダ211〜21Nからの出力信号が、選択入力REF―SELによって制御された多重通信用装置220の入力端子に接続されている。そのため、多重通信用装置220への複数の入力のうち一つが出力信号REF―CLK′として選択されている。基準信号REF―CLKと、多重通信用装置220からの出力信号REF―CLK′との間の比は、選択入力REF―SELによって決定され得る。
【0028】
フィードバック信号FB―CLKはデバイダ231〜23Nの入力端子に接続され、デバイダ231〜23Nはフィードバック信号FB―CLKの周波数を異なる数で分割し、デバイダ231〜23Nの出力として異なる周波数の信号を得ている。それから、デバイダ231〜23Nからの出力信号は、選択入力FB―SELによって制御された多重通信用装置240の入力端子に接続されている。そのため、多重通信用装置240への複数の入力のうち一つが出力信号FB―CLK′として選択されている。フィードバック信号FB―CLKと、多重通信用装置240からの出力信号FB―CLK′との間の比は、選択入力FB―SELによって決定され得る。
【0029】
PLLコア回路250はPLL信号発生器200の主機能を果たす責務がある。PLL信号発生器200は、多重通信用装置220からの出力信号REF―CLK′に接続された基準入力端子R―INと、多重通信用装置240からの出力信号FB―CLK′とに接続されたフィードバック入力端子F―INと、出力信号CLKを作り出す出力端子POとを含んでいる。PLLコア回路250は、多重通信用装置220からの出力信号REF―CLK′と、多重通信用装置240からの出力信号FB―CLK′との間の位相差に基づいて出力信号CLKの周波数及び位相を調整できる。そのため、信号REF―CLK′と信号REF―CLK′との間の位相差を最小化できる。
【0030】
PLLコア回路250の出力端子POからの出力信号CLKはデバイダ261〜26Nの入力端子に接続されている。デバイダ261〜26Nは信号CLKの周波数を異なる数で分割し、デバイダ261〜26Nの出力として異なる周波数の信号を得ている。デバイダ261〜26Nからの出力信号は多重通信用装置270と多重通信用装置280との入力端子に接続されている。選択入力SELによって制御された多重通信用装置280への複数の入力のうち一つは、外部の回路によって要求される出力クロック信号CLK2として選択されている。
【0031】
多重通信用装置270は、フィードバック信号FB―CLKとして機能する出力信号CLK1を生成している。それから、フィードバック信号FB―CLKは、デバイダ231〜23Nと多重通信用装置240とを介してPLLコア回路250のフィードバック入力端子F―INに進み、閉じたフェーズループを形成している。多重通信用装置270の使用はフィードバック信号FB―CLKに対する周波数を選択するためのものではない。その代わりに、多重通信用装置270は信号CLK1と信号CLK2との間のタイムディレイ(time delay)をもっと密着し、クロック信号のずれをもっと制御するために使用されている。
【0032】
上述したPLL信号発生器200に基づいて理解されることは、所望周波数のクロック信号CLK2が、基準信号REF―CLKに基づく選択入力REF―SEL、FB―SEL、及びSELを選択することによって生成されることである。基準信号REF―CLKが周波数fr を有していると仮定すると、基準信号REF―CLKと信号REF―CLK′との間の比は選択入力REF―SELによって決定されるNであり、フィードバック信号FB―CLKと信号FB―CLK′との間の比は選択入力FB―SELによって決定されるDであり、信号CLKとCLK1との間の比は1に固定されている。それ故に、PLL信号発生器200によって生成される信号CLKは、fr *N/Dの周波数を有する。多重通信用装置280は所望周波数のクロック信号CLK2を選択するために使用されている。多くの多重通信用装置を使用することにより、異なる種類の回路によって要求された様々な周波数を備えたクロック信号を提供できる。
【0033】
上述のPLL信号発生器200に基づくと、以下に詳細に記載されるクロック信号のずれをより良好に制御できる。
【0034】
図3は、プログラム可能な周波数及びずれを有するフェーズロックループ(PLL)・クロック発生器300のブロック図である。PLLクロック発生器300は、基準信号REF―CLK0に基づいて外部の回路によって要求されたクロック信号CLK1を生成する。図3に示されるように、PLLクロック発生器300は、遅延装置311〜31N、多重通信用装置320、遅延装置331〜33N、多重通信用装置340、及びPLL信号発生器200を備えている。遅延装置311〜31Nは、順次に縦続接続(cascaded)されている。基準信号REF―CLK0は第1遅延装置311の入力端子に接続されている。多重通信用装置320は、複数の入力端子と、出力端子と、選択入力とを備えている。多重通信用装置320の入力端子は、基準信号REF―CLK0と遅延装置311〜31Nの出力とにそれぞれ接続されている。多重通信用装置320の複数の入力のうち一つが出力信号REF―CLKとして選択されるような方法で、多重通信用装置320が選択入力S1によって制御されている。その時、出力信号REF―CLKがPLL信号発生器200に接続されている。
【0035】
同様にして、遅延装置331〜33Nは、順次に縦続接続されている。フィードバック信号FB―CLK0は第1遅延装置331の入力端子に接続されている。多重通信用装置340は、複数の入力端子、出力端子、及び選択入力を備えている。多重通信用装置340の複数の入力端子は、フィードバック信号FB―CLK0と遅延装置331〜33Nの出力とにそれぞれ接続されている。多重通信用装置340の複数の入力端子のうち一つが出力信号FB―CLKとして選択されるような方法で、多重通信用装置340が選択入力S2によって制御されている。その時、出力信号FB―CLKはPLL信号発生器200に接続されている。
【0036】
図3におけるPLL信号発生器200は図2に示されており、基準入力端子と、フィードバック入力端子と、出力端子とを含んでいる。PLL信号発生器200の基準入力端子は多重通信用装置320の出力端子からの信号REF―CLKに接続され、一方、PLL信号発生器200のフィードバック入力端子は多重通信用装置340の出力端子からの信号FB―CLKに接続されている。クロック信号CLK1がPLL信号発生器200によって生成され、導電線(conductive line)350を介してフィードバック信号FB―CLK0として機能している。図2に示されるように、PLL信号発生器200内におけるPLLコア回路250は出力信号CLKの周波数及び位相を調整し、信号REF―CLK′と信号FB―CLK′との間の位相差を最小化している。出力信号CLKは信号REF―CLK′と信号FB―CLK′との間の位相差に基づいている。PLL信号発生器200は基準信号REF―CLKとフィードバック信号FB―CLKとの間の関係に基づくクロック信号CLK1を生成できる。
【0037】
線長に起因する信号遅延(signal delay)を考慮し、信号ずれをより良好に制御するために、クロック信号CLK1がフィードバックされ、導電線350を介してフィードバック信号FB―CLK0として機能している。
【0038】
従って、PLLクロック発生器300は、選択入力S1及びS2によって制御され、基準信号REF―CLK0と信号REF―CLKとの間の遅延装置311〜31Nのみならず、フィードバック信号FB―CLK0と信号FB―CLKとの間の遅延装置331〜33Nによっても調整される。そのため、クロック信号CLK1のずれを制御可能に最小化できる。
【0039】
図4は、フェーズロックループ(PLL)・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。図4に示されるように、チップセット420はPLLクロック発生器421及び422を備えている。PLLクロック発生器421はCPU410に対してクロック信号CPU―CLKを生成し、PLLクロック発生器422は、バス430を介して装置441〜44Nへのクロック信号SYS―CLKを生成する。バス430は基準信号発生器450からの基準SREFに基づいている。図3に示されるような構造を有するPLLクロック発生器421及び422は、基準信号発生器450からの基準信号SREFに基づくクロック信号CPU―CLK及びSYS―CLKを作り出す。PLLクロック発生器421及び422から生成されたクロック信号CPU―CLK及びSYS―CLKの周波数とずれとは別個に調整されている。そのため、所望周波数のクロック信号が得られ、クロック信号CPU―CLK及びSYS―CLKとの間のずれが最小化される。装置上の装荷を示すため、フィードバック信号はPLLクロック発生器の出力から装置までの線長の中間点で取られている。そのため、フィードバック信号と、装置へのクロック信号との間のずれを同じように維持できる。例えば、クロック信号CPU―CLKは導電線461を介してCPU410へ提供されている。フィードバック信号は導電線461の中間点で取られ、導電線462を介してPLLクロック発生器421に接続されている。同様に、クロック信号SYS―CLKは導電線471を介してバス430に接続されている。フィードバック信号はバス430上の適当な位置で取られ、導電線472を介してPLLクロック発生器422に接続されている。
【0040】
上述したコンピュータ・マザーボードに基づいて、CPU410へ送信されたクロック信号CPU―CLKと、装置441〜44Nへ送信されたクロック信号SYS―CLKとの周波数が、CPU410と装置441〜44Nとの動作速度に基づいて調整され得る。クロック信号CPU―CLKのずれが、CPU410とチップセット420との間で実際の距離に依存して調整され得る。更に、クロック信号SYS―CLKのずれも、バス430上で実際の装荷と、バス430に接続された装置数とに依存して調整され得る。それ故に、CPU410と装置441〜44Nとへ送信されたクロック信号のずれを最小化できる。
【0041】
また、本発明の好適な実施の形態に従った、コンピュータ・マザーボード上のチップセット内のPLLクロック発生器は、システムによって要求されたクロック信号を提供できる。更に、クロック信号のずれは、PLLクロック発生器の閉ループ構成を介してより良好に制御され得る。クロック信号のずれも実際の要件に基づくコンピュータ・プログラムによって調整され得る。例えば、もし、多くのメモリやインタフェースカード(interface card)が組み付けられ、その結果として実際の装荷とクロック信号のずれとが増大されるならば、基準入力からの信号の遅延時間が、クロック信号のずれを補うように増大されている。マザーボード上のジャンパ(jumper)の設定を変更するために、ユーザ(user)によるマニュアル操作は必要とされない。逆に、クロック信号に課せられた装荷は基本入出力システム(BIOS)・プログラムによって自動的に検出される。そのため、ずれの設定も自動的に調整できる。
【0042】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するPLLクロック発生器は以下の利点を有している。
1.PLLクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
2.PLLクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれがより良好に制御され得る。
【0043】
当業者には明らかなように、本発明の範囲及び精神から逸脱することなく、様々な変更及び変形を本発明の構造に対して行うことができる。上述を考慮して意図されていることは、もしこの発明の変更及び変形がクレーム及びそれらと同等な物の範囲内であれば、本発明がこの発明の変更及び変形を含んでいることである。
【0044】
【発明の効果】
要約として、本発明の好適な実施の形態に従った、プログラム可能な周波数及びずれを有するPLLクロック発生器は以下の利点を有している。
1.PLLクロック発生器によって生成されたクロック信号の周波数がコンピュータ・プログラムによってダイナミックに変更され得る。
2.PLLクロック発生器によって生成されたクロック信号のずが、コンピュータ・プログラムによってダイナミックに調整され得るので、クロック信号のずれみがより良好に制御され得る。
【図面の簡単な説明】
【図1】図1は、従来のクロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
【図2】図2は、本発明の好適な実施の形態に従った、プログラム可能な周波数を有するフェーズロックループ(PLL)信号発生器のブロック図である。
【図3】図3は、プログラム可能な周波数及びずれを有するフェーズロックループ(PLL)・クロック発生器のブロック図である。
【図4】図4は、フェーズロックループ(PLL)・クロック発生器を用いたコンピュータ・マザーボードの概略的なブロック図である。
Claims (3)
- 基準信号に基づくクロック信号を生成するため、プログラム可能な周波数及びずれを有するフェーズロックループ(PLL)・クロック発生器において、
前記PLLクロック発生器が、第1端子及び第2端子をそれぞれ有する複数の第1遅延装置と、
複数の入力端子、出力端子、及び第1選択入力を有する第1多重通信用装置と、
第1端子及び第2端子をそれぞれ有する複数の第2遅延装置と、
複数の入力端子、出力端子、及び第2選択入力を有する第2多重通信用装置と、
第1入力端子、第2入力端子、及び出力端子を有するPLL信号発生器とを備え、
前記複数の第1遅延装置が、一つの第1遅延装置の第2端子と、その隣の第1遅延装置の第1端子とを接続することにより、順次に縦続接続され、前記複数の第1遅延装置のうち一つの第1遅延装置の第1端子が前記基準信号に接続され、
前記第1多重通信用装置の入力端子が前記基準信号と前記複数の第1遅延装置の第2端子とにそれぞれ接続され、前記第1多重通信用装置への複数の入力信号のうち一つが前記第1選択入力により選択されて前記第1多重通信用装置の出力端子に結合し、
前記複数の第2遅延装置が、一つの第2遅延装置の第2端子と、その隣の第2遅延装置の第1端子とを接続することにより、順次に縦続接続され、前記複数の第2遅延装置のうち一つの第2遅延装置の第1端子がフィードバック信号に接続され、
前記第2多重通信用装置の複数の入力端子が前記フィードバック信号と前記複数の第2遅延装置の第2端子とにそれぞれ接続され、前記第2多重通信用装置への複数の入力信号のうち一つが前記第2選択入力により選択されて前記第2多重通信用装置の出力端子に結合し、
前記PLL信号発生器の第1入力端子が前記第1多重通信用装置の出力端子に接続され、且つ前記PLL信号発生器の第2入力端子が前記第2多重通信用装置の出力端子に接続され、外部の装置によって要求された前記クロック信号が前記PLL信号発生器の出力端子から生成され、且つ前記クロック信号が、フィードバックされることにより、導電線を介して前記フィードバック信号として機能したことを特徴とするプログラム可能な周波数及びずれを有するPLLクロック発生器。 - 請求項1記載のプログラム可能な周波数及びずれを有するPLLクロック発生器において、
前記クロック信号が、前記クロック信号の提供先である装置と前記PLLクロック発生器とを接続する前記導電線の中間点でフィードバックされることにより、フィードバック信号として機能したことを特徴とするプログラム可能な周波数及びずれを有するPLLクロック発生器。 - 請求項1記載のプログラム可能な周波数及びずれを有するPLLクロック発生器において、
前記PLL信号発生器が、入力端子及び出力端子をそれぞれ有する複数の第1デバイダと、
複数の入力端子、出力端子、及び第3選択入力を有する第3多重通信用装置と、
入力端子及び出力端子をそれぞれ有する複数の第2デバイダと、
複数の入力端子、出力端子、及び第4選択入力を有する第4多重通信用装置と、
基準入力端子、フィードバック入力端子、及び出力端子を有するPLLコア回路と、
入力端子及び出力端子をそれぞれ有する複数の第3デバイダと、
複数の入力端子及び出力端子を有する第5多重通信用装置とを備え、
前記複数の第1デバイダの入力端子が前記第1多重通信用装置の出力端子に接続され、
前記第3多重通信用装置の入力端子が前記複数の第1デバイダの出力端子にそれぞれ接続され、前記第3多重通信用装置への複数の入力信号のうち一つが、前記第3選択入力により選択されて前記第3多重通信用装置の出力端子に結合し、
前記複数の第2デバイダの入力端子が、前記第2多重通信用装置の出力端子に接続され、
前記第4多重通信用装置の入力端子が前記複数の第2デバイダの出力端子にそれぞれ接続され、前記第4多重通信用装置への複数の入力信号のうち一つが前記第4選択入力により選択されて前記第4多重通信用装置の出力端子に結合し、
前記基準入力端子が前記第3多重通信用装置の出力端子に接続され、且つ前記フィードバック入力端子が前記第4多重通信用装置の出力端子に接続され、前記PLLコア回路が、前記基準入力端子と前記フィードバック入力端子との信号の間の位相差に基づいて前記出力端子から信号を生成し、
前記複数の第3デバイダの入力端子が前記PLLコア回路の出力端子に接続され、
前記第5多重通信用装置の入力端子が前記複数の第3デバイダの出力端子にそれぞれ接続され、前記クロック信号が前記第5多重通信用装置の出力端子から生成されたことを特徴とするプログラム可能な周波数及びずれを有するPLLクロック発生器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33318299A JP4553428B2 (ja) | 1999-10-20 | 1999-10-20 | プログラム可能なずれ及び周波数を有するフェーズロックループ(pll)・クロック発生器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33318299A JP4553428B2 (ja) | 1999-10-20 | 1999-10-20 | プログラム可能なずれ及び周波数を有するフェーズロックループ(pll)・クロック発生器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001117667A JP2001117667A (ja) | 2001-04-27 |
JP4553428B2 true JP4553428B2 (ja) | 2010-09-29 |
Family
ID=18263229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33318299A Expired - Lifetime JP4553428B2 (ja) | 1999-10-20 | 1999-10-20 | プログラム可能なずれ及び周波数を有するフェーズロックループ(pll)・クロック発生器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4553428B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100791626B1 (ko) | 2006-05-17 | 2008-01-04 | 고려대학교 산학협력단 | 프로그래머블 클럭 발생기 및 프로그래머블 클럭 발생기를이용하는 파이프라인 변환기 |
-
1999
- 1999-10-20 JP JP33318299A patent/JP4553428B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001117667A (ja) | 2001-04-27 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070130 |
|
A02 | Decision of refusal |
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A521 | Written amendment |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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