JP2011519106A - 分周器ユニットの同期化のための方法及び装置 - Google Patents
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Abstract
【選択図】図1
Description
Claims (40)
- 一つまたはそれ以上の分周器ユニットの位相を同期させる方法であって、
参照信号を供給するためにマスター分周器ユニットをパワーオン(powering on)することと、
前記マスター分周器ユニットからの前記参照信号に、スレーブ分周器ユニットの位相を同期させることと
を備える方法。 - 前記同期させることは、前記スレーブ分周器ユニットにパワーオンパルスを供給することと、
デジタル制御発振器を用いて、前記参照信号に前記スレーブ分周器ユニットの前記位相を同期させることと、
前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記スレーブ分周器ユニットをパワーオンすることと
を備える請求項1の方法。 - 複数のスレーブ分周器ユニットが設けられ、
前記同期させることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項1の方法。 - 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項2の方法。
- 前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、前記パワーオンパルスをオフさせること、
を更に備える請求項2の方法。 - 複数のスレーブ分周器ユニットが設けられ、
前記パワーオンパルスを供給すること、前記位相を同期させること、及び前記スレーブ分周器をパワーオンすることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項2の方法。 - 前記同期させることの後、前記マスター分周器ユニットを低電力状態に切り替えること、
を更に備える請求項1の方法。 - 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項3の方法。
- 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項1の方法。
- 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項1の方法。
- 一つまたはそれ以上の分周器ユニットの位相を同期させる装置であって、
参照信号を供給するマスター分周器ユニットと、
前記マスター分周器ユニットからの前記参照信号に、その位相を同期させるスレーブ分周器ユニットと
を備える装置。 - 前記スレーブ分周器ユニットにパワーオンパルスを供給する電源と、
前記参照信号に前記分周器ユニットの前記位相を同期させるデジタル制御発振器と、
前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記分周器ユニットをパワーオンする電源と
を更に備える請求項11の装置。 - 複数のスレーブ分周器ユニットが設けられ、
前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上は、その位相を、前記マスター分周器ユニットからの前記参照信号に同期させる、請求項11の装置。 - 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項12の装置。
- 前記パワーオンパルスは、前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、オフされる、請求項12の装置。
- 複数のスレーブ分周器ユニットが設けられ、
前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上は、その位相を、前記マスター分周器ユニットからの前記参照信号に同期させる、請求項12の装置。 - 前記同期の後、前記マスター分周器ユニットを低電力状態に切り替える電源を更に備える、請求項11の装置。
- 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項13の装置。
- 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項11の装置。
- 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項11の装置。
- 一つまたはそれ以上の分周器ユニットの位相を同期させる装置であって、
参照信号を供給するためにマスター分周器ユニットをパワーオン(powering on)する手段と、
前記マスター分周器ユニットからの前記参照信号に、スレーブ分周器ユニットの位相を同期させる手段と
を備える装置。 - 前記同期させる手段は、前記スレーブ分周器ユニットにパワーオンパルスを供給する手段と、
デジタル制御発振器を用いて、前記参照信号に前記スレーブ分周器ユニットの前記位相を同期させる手段と、
前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記スレーブ分周器ユニットをパワーオンする手段と
を備える請求項21の装置。 - 複数のスレーブ分周器ユニットが設けられ、
前記同期させる手段は、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実装される、請求項21の装置。 - 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項22の装置。
- 前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、前記パワーオンパルスをオフさせる手段、を更に備える請求項22の装置。
- 複数のスレーブ分周器ユニットが設けられ、
前記パワーオンパルスを供給する手段、前記位相を同期させる手段、及び前記スレーブ分周器をパワーオンする手段は、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実装される、請求項22の装置。 - 前記同期の後、前記マスター分周器ユニットを低電力状態に切り替える手段、を更に備える請求項21の装置。
- 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項23の装置。
- 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項21の装置。
- 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項21の装置。
- 一つまたはそれ以上の分周器ユニットの位相を同期させる方法を実行するための命令をそこに保持するコンピュータ読み取り可能な媒体であって、
参照信号を供給するためにマスター分周器ユニットをパワーオン(powering on)することと、
前記マスター分周器ユニットからの前記参照信号に、スレーブ分周器ユニットの位相を同期させることと
を備えるコンピュータ読み取り可能な媒体。 - 前記同期させることは、前記スレーブ分周器ユニットにパワーオンパルスを供給することと、
デジタル制御発振器を用いて、前記参照信号に前記スレーブ分周器ユニットの前記位相を同期させることと、
前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記スレーブ分周器ユニットをパワーオンすることと
を備える請求項31のコンピュータ読み取り可能な媒体。 - 複数のスレーブ分周器ユニットが設けられ、
前記同期させることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項31のコンピュータ読み取り可能な媒体。 - 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項32のコンピュータ読み取り可能な媒体。
- 前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、前記パワーオンパルスをオフさせること、
を更に備える請求項32のコンピュータ読み取り可能な媒体。 - 複数のスレーブ分周器ユニットが設けられ、
前記パワーオンパルスを供給すること、前記位相を同期させること、及び前記スレーブ分周器をパワーオンすることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項32のコンピュータ読み取り可能な媒体。 - 前記同期させることの後、前記マスター分周器ユニットを低電力状態に切り替えること、
を更に備える請求項31のコンピュータ読み取り可能な媒体。 - 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項33の方法。
- 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項31のコンピュータ読み取り可能な媒体。
- 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項31のコンピュータ読み取り可能な媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/111,561 | 2008-04-29 | ||
US12/111,561 US7965111B2 (en) | 2008-04-29 | 2008-04-29 | Method and apparatus for divider unit synchronization |
PCT/US2009/042109 WO2009134884A1 (en) | 2008-04-29 | 2009-04-29 | Method and apparatus for divider unit synchronization |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011519106A true JP2011519106A (ja) | 2011-06-30 |
JP5571068B2 JP5571068B2 (ja) | 2014-08-13 |
Family
ID=40957806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011507613A Active JP5571068B2 (ja) | 2008-04-29 | 2009-04-29 | 分周器ユニットの同期化のための方法及び装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7965111B2 (ja) |
EP (1) | EP2283406B1 (ja) |
JP (1) | JP5571068B2 (ja) |
KR (1) | KR101247045B1 (ja) |
CN (1) | CN102016750B (ja) |
TW (1) | TW201001917A (ja) |
WO (1) | WO2009134884A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8615205B2 (en) * | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
US8970272B2 (en) * | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US8712357B2 (en) * | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
US8718574B2 (en) * | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
US8847638B2 (en) * | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8791740B2 (en) * | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
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KR101797695B1 (ko) | 2010-07-29 | 2017-11-14 | 마벨 월드 트레이드 리미티드 | 모듈식 주파수 분할기 및 혼합기 구성 |
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US9503105B2 (en) | 2014-10-20 | 2016-11-22 | Texas Instruments Incorporated | Phase frequency detector (PFD) circuit with improved lock time |
CN111869109B (zh) * | 2018-03-12 | 2024-05-17 | 华为国际有限公司 | 分配器同步设备及其操作方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7042263B1 (en) | 2003-12-18 | 2006-05-09 | Nvidia Corporation | Memory clock slowdown synthesis circuit |
US7242230B2 (en) | 2004-02-25 | 2007-07-10 | Analog Devices, Inc. | Microprocessor with power saving clock |
-
2008
- 2008-04-29 US US12/111,561 patent/US7965111B2/en active Active
-
2009
- 2009-04-29 EP EP09739686.5A patent/EP2283406B1/en active Active
- 2009-04-29 KR KR1020107026655A patent/KR101247045B1/ko active IP Right Grant
- 2009-04-29 TW TW098114265A patent/TW201001917A/zh unknown
- 2009-04-29 JP JP2011507613A patent/JP5571068B2/ja active Active
- 2009-04-29 CN CN200980115010.7A patent/CN102016750B/zh active Active
- 2009-04-29 WO PCT/US2009/042109 patent/WO2009134884A1/en active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007536831A (ja) * | 2004-05-05 | 2007-12-13 | マイクロン テクノロジー,インコーポレイテッド | クロック同期回路におけるクロック捕捉 |
Also Published As
Publication number | Publication date |
---|---|
TW201001917A (en) | 2010-01-01 |
KR20100135959A (ko) | 2010-12-27 |
CN102016750B (zh) | 2014-04-30 |
JP5571068B2 (ja) | 2014-08-13 |
WO2009134884A1 (en) | 2009-11-05 |
US20090267657A1 (en) | 2009-10-29 |
US7965111B2 (en) | 2011-06-21 |
EP2283406A1 (en) | 2011-02-16 |
KR101247045B1 (ko) | 2013-03-25 |
CN102016750A (zh) | 2011-04-13 |
EP2283406B1 (en) | 2018-01-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120828 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20121128 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20121205 |
|
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|
A131 | Notification of reasons for refusal |
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|
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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