JP2011519106A - 分周器ユニットの同期化のための方法及び装置 - Google Patents

分周器ユニットの同期化のための方法及び装置 Download PDF

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Abstract

【解決手段】一つまたはそれ以上の分周器ユニットの位相を同期させる方法装置は、参照信号を供給するためにマスター分周器ユニットをパワーオンすることを備える。スレーブ分周器ユニットの位相は、スレーブ分周器ユニットにパワーオンパルスを供給することと、デジタル制御発振器を用いて、参照信号にスレーブ分周器ユニットの位相を同期させることと、及びパワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、スレーブ分周器ユニットをパワーオンすることにより、マスター分周器ユニットからの参照信号に同期される。スレーブ分周器ユニットをマスター分周器ユニットからの参照信号に同期させることで、任意の数のスレーブ分周器ユニットがパワーオンされ、互いに同相とされ得る。
【選択図】図1

Description

本開示は概してクロック同期化に関し、より具体的には、分周器ユニットの位相の低電力同期化に関する。
デジタル回路は、種々の理由でクロッキング信号(clocking signal)を用いる。たとえば同期システムは、グローバルクロック信号を用いて、基板またはICデバイス全体で、種々の回路を同期させる。
ほとんどのシステムは、第1クロック信号を生成する1つのクロック生成回路と、第1クロック信号から他のクロック信号を得るための専用回路とを使用する。例えば、入力クロック信号から低クロック周波数の1つまたはそれ以上のクロック信号を生成するために、クロック分周器が使用される。
例えば、温度計タイプのユニットベース設計(thermometer type unit-based design)の送信機アップコンバータ局部発振器(LO:Local Oscillator)分周器が使用され得る。このユニットベース分周器は、低出力電力のための優れたLO電力消費だけでなく、優れたLOリーク及び利得制御ステップを提供する。そのような優れたLO電力消費を有する分周器が、特に種々の変調システムにおいてより一般的となってきているpolar送信機において、ますます望まれている。しかしながら、その分周器ユニットの位相は同期されず、アップコンバータ出力電力は、電源投入(power up)の度に一定ではない。
例えば2つの分周器を有するアップコンバータ分周器では、同相電力(すなわちアップコンバータ出力からの大きさ)は6dB高いだろう。3つの分周器ユニットは、9.5dB高い大きさを提供するだろう。しかしながら、分周器ユニットの位相がずれるにつれて、これらの増大された電力の大きさは減少する。事実、もし2つの分周器ユニットが180°位相がずれた場合、それらの出力電力は完全に相殺されるだろう。
従来の符号分割多重アクセス(CDMA)システムによれば、携帯電話閉ループの送信電力は、基地局によって制御される。もし、携帯電話で必要な送信電力が予測不可能であれば、基地局からの電力決定は不正確でありまたは役に立たないであろう。
これより開示される実施形態は、添付図面と共に考慮する際に以下の詳細な説明への言及により容易に明らかになる更なる特長を提供することとともに、上記述べられた従来技術に存在する問題のひとつまたはそれ以上を解決することに向けられている。
本開示の一側面は、一つまたはそれ以上の分周器ユニットの位相を同期させる方法に向けられる。この方法は、参照信号を供給するために、マスター分周器ユニットをパワーオン(powering on)すること;及び、マスター分周器ユニットからの参照信号に、スレーブ分周器ユニットの位相を同期させること、を備える。
本開示の別の側面は、一つまたはそれ以上の分周器ユニットの位相を同期させる装置に向けられる。この装置は、参照信号を供給するマスター分周器ユニット;及び、マスター分周器ユニットからの参照信号に、その位相を同期させるスレーブ分周器ユニット、を備える。
本開示の更に別の側面は、一つまたはそれ以上の分周器ユニットの位相を同期させる装置に向けられる。この装置は、マスター分周器ユニットから参照信号を供給する手段;及び、マスター分周器ユニットからの参照信号に、スレーブ分周器ユニットの位相を同期させる手段、を備える。
本開示の更に別の側面は、一つまたはそれ以上の分周器ユニットの位相を同期させる方法を実行するための命令をそこに保持するコンピュータ読み取り可能な媒体に向けられる。この方法は、参照信号を供給するためにマスター分周器ユニットをパワーオンすること;及び、マスター分周器ユニットからの参照信号に、スレーブ分周器ユニットの位相を同期させること、を備える。
ある側面によれば、同期させることは、スレーブ分周器ユニットにパワーオンパルスを供給すること;デジタル制御発振器を用いて、参照信号にスレーブ分周器ユニットの位相を同期させること;及び、パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、スレーブ分周器ユニットをパワーオンすること、により実行される。
スレーブ分周器ユニットをマスター分周器ユニットからの参照信号に同期させることで、任意の数のスレーブ分周器ユニットがパワーオンされ、互いに同相とされ得る。
上記の概要及び以下の詳細な説明の両方は典型例であり、特許請求の範囲における構成要件の更なる説明を提供することを意図されていることが理解される。
本開示の特徴、本質、及び利点は、全体を通して同じ参照番号が対応するものを特定する図面と共に考慮される際に、以下で説明される詳細な説明から、より明らかになるだろう。
図1は、本開示のある側面に従った、マスター分周器ユニットと複数のスレーブ分周器ユニットとを用いた分周器ユニット同期化スキームの概略図である。 図2は、本開示のある側面に従った、1つまたはそれ以上の分周器ユニットの位相を同期させる方法を示すフローチャートである。 図3は、本開示のある側面に従った、スレーブ分周器ユニットの位相を参照信号に同期させる方法を示すフローチャートである。 図4は、本開示のある側面に従った、出力電力、パワーオンパルス、及びスレーブ分周器の遅延されたパワーオンの例図である。 図5は、本開示のある側面に従った、スレーブ分周器ユニット及びマスター分周器ユニットの概略図である。 図6は、本開示のある側面に従った、スレーブ分周器ユニットの参照信号への位相同期化の例図である。 図7は、本開示のある側面に従った、2つのスレーブ分周器の過渡応答シミュレーション図である。
下記の詳細な説明では、多くの具体的な詳細が、主題とする技術の完全な理解を与えるために説明される。しかしながら、これらの具体的な詳細のいくつか無しにこの主題となる技術を実施し得ることは、当業者には自明であろう。別の例では、既知の構造及び技術は、主題となる技術をあいまいにすることのないよう、詳細には示されていない。
用語“典型的(exemplary)”は、“例または例証である”ことを意味するために本明細書において使用される。“典型的”として本明細書で述べられた側面またはデザインは、他の側面またはデザインに対して好ましいまたは有利であるとは必ずしも解釈されない。
これより、添付図面で例が例示される主題となる技術の側面への詳細な言及がなされるだろう。ここで、全体を通して同じ参照番号は同じ要素を参照する。
本明細書に開示されたプロセスにおけるステップの具体的な順序または階層(hierarchy)は、典型的なアプローチの例であることが理解されるべきである。デザインの選択に基づき、プロセスの具体的な順序または階層は、本開示の範囲内に留まりつつ、再配置されても良いことが理解される。添付の方法の請求項は、サンプルとなる順序での種々のステップの要素を与え、そして与えられた具体的な順序または階層に限定されると意味されるものではない。
図1は、本開示のある側面に従った、マスター分周器ユニットと複数のスレーブ分周器ユニットを用いた、分周器ユニット同期化スキームの概念図である。この典型的な概略図では、スレーブ分周器ユニット20(0)〜20(7)が示されているが、本開示は特定の数のスレーブ分周器ユニットに限定されるものではない。ある側面によれば、マスター分周器10は、各スレーブ分周器ユニット20(0)〜20(7)にそれぞれ参照信号(図示せず)を出力する。マスター分周器10は、優れた位相ノイズを有する高性能分周器である必要はない。マスター分周器10は例えば、マスタークロック位相を供給しつつ電力をセーブする従来の低電力分周器であってよい。更に当業者は、スレーブ分周器ユニット20(0)〜20(7)のひとつがマスター分周器10として機能してよく、そして各スレーブ分周器ユニット20(0)〜20(7)に送信するための参照信号を生成してもよいことを理解するだろう。
スレーブ分周器ユニット20(0)〜20(7)の各電力制御(power controls)30(0)〜30(7)は、スレーブ分周器ユニット20(0)〜20(7)の位相がマスター分周器10から出力される参照信号に同期されるまでスレーブ分周器ユニット20(0)〜20(7)を動作させるよう、パワーオン(powered on)される。図5及び6を参照してさらなる詳細が議論されるように、デジタル(または電圧)制御発振器(DCO)50からの発振信号は、各スレーブ分周器ユニット20(0)〜20(7)に入力され、そしてスレーブ分周器ユニット20(0)〜20(7)により、それらの各位相を参照信号に同期させるために使用される。
各スレーブ分周器ユニット20(0)〜20(7)がマスター分周器10からの参照信号に同期された後、各スレーブ分周器ユニット20(0)〜20(7)は、その各電力制御30(0)〜30(7)を用いて遅れてパワーオンされる。その後マスター分周器10は、電力をセーブするために低電力状態に変化し得る。そして同期されたスレーブ分周器ユニット20(0)〜20(7)は、例えば生成されたクロックを各ミキサユニット40(0)〜40(7)に出力し得る。もちろん、生成されたクロック信号は種々のアプリケーションで使用されることが出来、本開示は特定の使用に限定されるものではない。
各パワーオンされたスレーブ分周器ユニット20(0)〜20(7)は、マスター分周器10によって生成された一定の参照信号と同期されている(すなわち同相)ので、各スレーブ分周器ユニット20(0)〜20(7)は同様に互いに同相ということになるだろう。
図2は、本開示のある側面に従った、一つまたはそれ以上の分周器ユニットの位相を同期させる方法を示すタイミングチャートである。動作200において、マスター分周器10がパワーオン(powered on)され、これによりスレーブ分周器ユニット20(0)〜20(7)の1つまたはそれ以上に参照信号を供給する。動作200から、処理は動作210へ変わる。動作210において、少なくとも1つの分周器ユニット20(0)〜20(7)の位相が、マスター分周器10で生成された参照信号に同期される。
ある側面によれば、動作210から処理は動作220へ変わり、1つまたはそれ以上のスレーブ分周器20(0)〜20(7)が参照信号に同期されそしてセルフフィードバック法(self-feedback fashion)によりそれら自身を動作するようにパワーオンされた後に、マスター分周器10は低電力状態に変化する。
図3は、本開示のある側面に従った、図2の動作210で実行される、スレーブ分周器ユニットの位相を参照信号に同期させる方法を示すフローチャートである。図3は図4とともに以下で議論され、図4は、本開示のある側面に従った出力電力、パワーオンパルス、及びスレーブ分周器ユニット20(0)〜20(7)の遅延されたパワーオンの例図である。
動作300では、パワーオンパルス410(図4参照)がスレーブ分周器ユニット20(0)〜20(7)に与えられる。パワーオンパルス410は、特定のスレーブ分周器ユニット20(0)〜20(7)の動作が要求された際に、ユーザ(図示せず)による一般的な方法を用いてイニシエイトされ得る。
動作300から処理は動作310に変わり、動作310では、スレーブ分周器ユニット20(0)〜20(7)の位相が、DCO50を用いて参照信号に同期される。DCO50を用いた同期化は、図5及び6を参照して以下で更に詳細に説明される。
動作310から処理は動作320に変わり、動作320では、第1の所定の遅延期間δT1の後(図4参照)、遅延されたパワーオン信号420(図4参照)が、スレーブ分周器ユニット20(0)〜20(7)で発生する。ある側面によればδT1は、スレーブ分周器ユニット20(0)〜20(7)のすべての要素に電源を入れる(power up)するのに十分な時間であって、そしてスレーブ分周器ユニット20(0)〜20(7)の位相が参照信号に同期されるのに十分な時間を割り当てつつ、可能な限り短くされ得る。一例として、δT1は2または3個(またはそれ以上)のDCO50周期に必要な時間であって良い。もちろん、本開示の範囲から逸脱しない範囲で、十分なδT1が使用されてよい。
動作320から処理は動作330に変わり、動作330では、例えば第2の所定の遅延期間δT2の後(図4参照)、パワーオンパルス410はゲートオフ(gated off)される。δT2は、パワーオンパルス410が遅延されたパワーオン420とオーバーラップするバッファ期間である。このオーバーラップにより、スレーブ分周器ユニット20(0)〜20(7)がその各電力制御30(0)〜30(7)によって完全に起動され、マスター分周器10からの参照信号と同相で動作していることを確実にできる。この時点で、スレーブ分周器ユニット20(0)〜20(7)が、そのセルフフィードバック機能を用いて、参照信号に同期されたその位相を維持するであろうから、マスター分周器10は、電力をセーブするための低電力状態に変化し得る。δT2は、マスター信号をスレーブ分周器の周囲をループ(loop around)させるため十分なオーバーラップが与えられることを確実にするよう、わずかなDCO50周期であってよい。例えば、2分周器(divide-by-2 divider)の具体的なケースでは、同期のために最低限、ちょうど2つのDCO50周期で十分であり得る。これは、スピードが重視されるデータアプリケーションにおいて重要な、非常に高速の同期方法を提供する。もちろん、本開示から逸脱しない範囲で、十分なδT2が使用されてもよい。
図5は、本開示のある側面に従った、典型的なスレーブ分周器20(0)及びマスター分周器10の概略図である。図5は、2分周のユニット分周器の例を示しているが、当業者は、本開示の範囲を逸脱することなく、あらゆる比率(例えば、2、3、4、5、6など)でDCO50信号を分周できるユニット分周器が同様にして設計され実装され得ることを理解するだろう。図5は、本開示のある側面に従った、スレーブ分周器ユニット20(0)の位相同期化の例図である図6と共に議論される。図5及び6(図7と同様に)に示される例が、2分周器を例示することに留意する。しかしながら当業者は、同様の技術が例えば4分周器(またはその他のあらゆる分周比)を同期させるために実装され得ることを理解するだろう。
領域1においてマスター分周器10がパワーオンされ(高電力状態に変わる)、そして参照信号DCOr50が入力されると、点A”における信号はDCOrによりlowとなる。インバータを通った後、点B”において信号はhighとなる。発振参照信号DCOr50は、点C”においてこの信号をオフセットする。インバータを通った後、この信号は点D”においてlowである。DCOrは、点E”においてこの信号にオフセットさせ、そしてインバータは、点F”(点A”と同じになる)で信号を反転させる。この点A”(F”)の信号が、マスター分周器10から出力された参照信号となる。
図5は、領域2におけるゲーティング(gating)特性500を含み、これはパワーオンパルス410によって動作されてスレーブ分周器ユニット20(0)との接続をクローズし、これにより参照信号Gをスレーブ分周器ユニット20(0)に送信させる。本開示のある側面によれば、DCO50は、パワーオンパルス410の後でゲートオフ(gated off)され得る。領域2では、マスター分周器10の出力は、DCO50と同期され得る。よって、領域1の参照信号DCOr50の位相は、領域2及び3のDCO50と同じである必要はない。マスター分周器10におけるオフセットは、領域2のDCO50に基づいて訂正される。もちろん、ゲーティング特性500は単なる一例であり、本開示の範囲を逸脱することなく、他の替わりうるゲーティング特性(またはゲーティング特性を有しなくても良い)が実装されてもよい。
領域2がパワーオンパルス410によってクローズされている際(すなわち、スレーブ分周器ユニット20(0)への接続がクローズされている際)、点A’でのマスター分周器10から入力される信号はインバータをパススルーして、点B”で反転される。発振信号DCO50は、点C”において信号をオフセットし、これは点D”で反転される。発振参照信号DCO50は、点E”で再度信号をオフセットし、これは点G”で反転される。点G”の信号は、スレーブ分周器ユニット20(0)が最終的に例えば点F(すなわち、点F及びGは、遅延されたパワーオン420が実行される前に同期される)で同期される参照信号である。
図5及び6の例に示すように、パワーオンパルス410がスレーブ分周器ユニット20(0)に与えられると、領域3において、点Gでの信号が点Aでスレーブ分周器20(a)に入力され、これは例えばlowである。この信号はインバータを通って進み、これは点Bにおいて信号をhighにさせる。発振参照信号DCO50は、点Cで信号をオフセットし、これはインバータを通って進み、これは点Dにおいて信号をlowにさせる。最後に、点Eにおいて信号はDCO50により再度オフセットされ、そしてインバータを通って進み、これにより点Fで信号はlowとなる。もちろん、上記は、マスター及びスレーブ分周器ユニットを用いたある典型的な同期システムを述べているが、特許請求の範囲に記載された発明の範囲を逸脱することなくその他の方法及びシステムが実施されても良い。
時刻t0において、点Fの信号は参照信号Gと同期され、これは第1の所定の遅延期間δT1内にあり、スレーブ分周器ユニット20(0)で遅延されたパワーオン信号420がその時間で生じる。パワーオンパルス410は、スレーブ分周器ユニット20(0)が自ら電力を供給し(self-powered)マスター分周器10からの参照信号Gと同相で動作していることを確実にするために十分なオーバーラップがあるため、δT2の後にゲートオフされ得る。スレーブ分周器ユニット20(0)は、パワーオンパルス410がゲートオフされた後、スレーブ分周器ユニット20(0)がパワーオフされるまで、その分周位相を維持する。
先の議論はスレーブ分周器ユニット20(0)の参照信号Gへの同期化に関するが、同様の動作がスレーブ分周器ユニット20(1)〜20(7)にも実施され得る。各スレーブ分周器ユニット20(0)〜20(7)が参照信号Gに同期すると、参照信号Gは全てのスレーブ分周器ユニット20(0)〜20(7)に一定であるので、各スレーブ分周器ユニット20(0)〜20(7)は互いに同様に同期される。
図7は、本開示のある側面に従った、2つのスレーブ分周器ユニット20(0)及び20(1)の過渡応答シミュレーションプロットである。プロット700(0)及び700(1)は、それぞれ2つのスレーブ分周器ユニット20(0)及び20(1)の過渡応答を示す。もちろん、本開示は特定の数のスレーブ分周器ユニットに限定されず、単なる例として2つが示されている。
パワーオンパルス710(0)は第1スレーブ分周器ユニット20(0)で与えられ、そしてパワーオンパルス710(1)は第2スレーブ分周器ユニット20(1)で与えられる。時刻t0でスレーブ分周器ユニット20(0)は、マスター分周器からの参照信号と同期される。第1の所定の遅延期間δT1は、少なくともスレーブ分周器ユニット20(0)が同期されるのに必要なだけ延びることに留意する。δT1の終わりにおいて、遅延パワーオン720(0)がスレーブ分周器ユニット20(0)につき実行される。遅延パワーオン720(0)後の第2の所定の時間δT2、パワーオンパルス710(0)はゲートオフされる。第2スレーブ分周器ユニット20(1)の同期化は、パワーオンパルス710(1)及び遅延パワーオン720(1)を用いて同様に行われる。
各遅延パワーオン720(0)及び720(1)は、ユーザが各スレーブ分周器ユニット20(0)及び20(1)が動作することを要求する限りhighである。本明細書で述べられた処理は、ユーザが各スレーブ分周器20(0)及び20(1)の動作を要求する度に繰り返される。
スレーブ分周器ユニットをマスター分周器ユニットからの参照信号に同期させることにより、任意の数のスレーブ分周器ユニットがパワーオンされ互いに同相とされ得る。更に、同期化によりパワーオフされ得る低電力マスター分周器を参照として用いることで、スレーブ分周器ユニットを同期させるのに僅かな電力のみが求められる。
当業者は、情報及び信号が任意の様々な異なる技術及び技法を使用して表されることを理解するであろう。例えば、上述の至る所で参照され得るデータ、指示、命令、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはその任意の組合せによって表され得る。
当業者は、本明細書に開示された実施形態に関連して述べられた様々な例示のモジュール、回路、及びアルゴリズムが、電子ハードウェア、コンピュータソフトウェア、または双方の組合せとして実施され得ることを認識するであろう。ハードウェア及びソフトウェアのこの互換性を明確に例証するために、様々な例示の要素部品、ブロック、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施するかもしれないが、そのような実施決定は本開示の範囲から逸脱するものと解釈されるべきでない。
本明細書に開示された実施形態に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア部品、またはその任意の組合せによって実装または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセス、コントロール、マイクロコントローラ、またはステートマシンであり得る。プロセスはまた、計算デバイスの組合せ、例えば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連係した1つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。
1つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は1つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含み得る。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROMまたは光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを搬送または保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または他の遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク(disk and disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタルバーサタイルディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイディスクを含み、ディスク(disk)は、一般的に、磁気によってデータを再生し、ディスク(disc)はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
開示された側面の上記説明は、当業者に本発明の製造及び使用を可能にするために与えられる。これらの側面の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この開示から逸脱することなく、その他の側面に適用され得る。よって、この開示は、本明細書に示された側面に限定することを意図したものではないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。

Claims (40)

  1. 一つまたはそれ以上の分周器ユニットの位相を同期させる方法であって、
    参照信号を供給するためにマスター分周器ユニットをパワーオン(powering on)することと、
    前記マスター分周器ユニットからの前記参照信号に、スレーブ分周器ユニットの位相を同期させることと
    を備える方法。
  2. 前記同期させることは、前記スレーブ分周器ユニットにパワーオンパルスを供給することと、
    デジタル制御発振器を用いて、前記参照信号に前記スレーブ分周器ユニットの前記位相を同期させることと、
    前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記スレーブ分周器ユニットをパワーオンすることと
    を備える請求項1の方法。
  3. 複数のスレーブ分周器ユニットが設けられ、
    前記同期させることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項1の方法。
  4. 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項2の方法。
  5. 前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、前記パワーオンパルスをオフさせること、
    を更に備える請求項2の方法。
  6. 複数のスレーブ分周器ユニットが設けられ、
    前記パワーオンパルスを供給すること、前記位相を同期させること、及び前記スレーブ分周器をパワーオンすることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項2の方法。
  7. 前記同期させることの後、前記マスター分周器ユニットを低電力状態に切り替えること、
    を更に備える請求項1の方法。
  8. 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項3の方法。
  9. 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項1の方法。
  10. 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項1の方法。
  11. 一つまたはそれ以上の分周器ユニットの位相を同期させる装置であって、
    参照信号を供給するマスター分周器ユニットと、
    前記マスター分周器ユニットからの前記参照信号に、その位相を同期させるスレーブ分周器ユニットと
    を備える装置。
  12. 前記スレーブ分周器ユニットにパワーオンパルスを供給する電源と、
    前記参照信号に前記分周器ユニットの前記位相を同期させるデジタル制御発振器と、
    前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記分周器ユニットをパワーオンする電源と
    を更に備える請求項11の装置。
  13. 複数のスレーブ分周器ユニットが設けられ、
    前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上は、その位相を、前記マスター分周器ユニットからの前記参照信号に同期させる、請求項11の装置。
  14. 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項12の装置。
  15. 前記パワーオンパルスは、前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、オフされる、請求項12の装置。
  16. 複数のスレーブ分周器ユニットが設けられ、
    前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上は、その位相を、前記マスター分周器ユニットからの前記参照信号に同期させる、請求項12の装置。
  17. 前記同期の後、前記マスター分周器ユニットを低電力状態に切り替える電源を更に備える、請求項11の装置。
  18. 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項13の装置。
  19. 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項11の装置。
  20. 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項11の装置。
  21. 一つまたはそれ以上の分周器ユニットの位相を同期させる装置であって、
    参照信号を供給するためにマスター分周器ユニットをパワーオン(powering on)する手段と、
    前記マスター分周器ユニットからの前記参照信号に、スレーブ分周器ユニットの位相を同期させる手段と
    を備える装置。
  22. 前記同期させる手段は、前記スレーブ分周器ユニットにパワーオンパルスを供給する手段と、
    デジタル制御発振器を用いて、前記参照信号に前記スレーブ分周器ユニットの前記位相を同期させる手段と、
    前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記スレーブ分周器ユニットをパワーオンする手段と
    を備える請求項21の装置。
  23. 複数のスレーブ分周器ユニットが設けられ、
    前記同期させる手段は、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実装される、請求項21の装置。
  24. 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項22の装置。
  25. 前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、前記パワーオンパルスをオフさせる手段、を更に備える請求項22の装置。
  26. 複数のスレーブ分周器ユニットが設けられ、
    前記パワーオンパルスを供給する手段、前記位相を同期させる手段、及び前記スレーブ分周器をパワーオンする手段は、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実装される、請求項22の装置。
  27. 前記同期の後、前記マスター分周器ユニットを低電力状態に切り替える手段、を更に備える請求項21の装置。
  28. 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項23の装置。
  29. 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項21の装置。
  30. 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項21の装置。
  31. 一つまたはそれ以上の分周器ユニットの位相を同期させる方法を実行するための命令をそこに保持するコンピュータ読み取り可能な媒体であって、
    参照信号を供給するためにマスター分周器ユニットをパワーオン(powering on)することと、
    前記マスター分周器ユニットからの前記参照信号に、スレーブ分周器ユニットの位相を同期させることと
    を備えるコンピュータ読み取り可能な媒体。
  32. 前記同期させることは、前記スレーブ分周器ユニットにパワーオンパルスを供給することと、
    デジタル制御発振器を用いて、前記参照信号に前記スレーブ分周器ユニットの前記位相を同期させることと、
    前記パワーオンパルスの立ち上がりエッジの後の第1の所定の遅延期間の後、前記スレーブ分周器ユニットをパワーオンすることと
    を備える請求項31のコンピュータ読み取り可能な媒体。
  33. 複数のスレーブ分周器ユニットが設けられ、
    前記同期させることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項31のコンピュータ読み取り可能な媒体。
  34. 前記パワーオンパルスの前記立ち上がりエッジの後の前記第1の所定の遅延期間は、前記スレーブ分周器ユニットの全ての分周器要素に電源投入(power up)し、そして前記スレーブ分周器ユニットを前記参照信号に同期させるために必要な期間である、請求項32のコンピュータ読み取り可能な媒体。
  35. 前記スレーブ分周器ユニットがパワーオンされ、そして前記参照信号に同期されることを確保するため、前記第1の所定の遅延期間の後の第2の所定の遅延期間の後、前記パワーオンパルスをオフさせること、
    を更に備える請求項32のコンピュータ読み取り可能な媒体。
  36. 複数のスレーブ分周器ユニットが設けられ、
    前記パワーオンパルスを供給すること、前記位相を同期させること、及び前記スレーブ分周器をパワーオンすることは、前記複数のスレーブ分周器ユニットの他の一つまたはそれ以上について実行される、請求項32のコンピュータ読み取り可能な媒体。
  37. 前記同期させることの後、前記マスター分周器ユニットを低電力状態に切り替えること、
    を更に備える請求項31のコンピュータ読み取り可能な媒体。
  38. 前記複数のスレーブ分周器ユニットの一つは、前記マスター分周器ユニットである、請求項33の方法。
  39. 前記スレーブ分周器ユニットは、2分周器ユニット(divide-by-2 divider)である、請求項31のコンピュータ読み取り可能な媒体。
  40. 前記スレーブ分周器ユニットは、n分周器ユニット(divide-by-n divider)であり、nは2より大きい整数である、請求項31のコンピュータ読み取り可能な媒体。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8615205B2 (en) * 2007-12-18 2013-12-24 Qualcomm Incorporated I-Q mismatch calibration and method
US8970272B2 (en) * 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
US8712357B2 (en) * 2008-11-13 2014-04-29 Qualcomm Incorporated LO generation with deskewed input oscillator signal
US8718574B2 (en) * 2008-11-25 2014-05-06 Qualcomm Incorporated Duty cycle adjustment for a local oscillator signal
US8847638B2 (en) * 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
US8791740B2 (en) * 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
US9325541B2 (en) * 2010-07-29 2016-04-26 Marvell World Trade Ltd. Modular frequency divider with switch configuration to reduce parasitic capacitance
KR101797695B1 (ko) 2010-07-29 2017-11-14 마벨 월드 트레이드 리미티드 모듈식 주파수 분할기 및 혼합기 구성
US8854098B2 (en) 2011-01-21 2014-10-07 Qualcomm Incorporated System for I-Q phase mismatch detection and correction
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider
WO2014188362A2 (en) * 2013-05-22 2014-11-27 Marvell World Trade Ltd. Modular frequency divider with switch configuration to reduce parasitic capacitance
US9118458B1 (en) 2014-04-24 2015-08-25 Telefonaktiebolaget L M Ericsson (Publ) Clock phase alignment
US9503105B2 (en) 2014-10-20 2016-11-22 Texas Instruments Incorporated Phase frequency detector (PFD) circuit with improved lock time
CN111869109B (zh) * 2018-03-12 2024-05-17 华为国际有限公司 分配器同步设备及其操作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662428A (en) * 1979-10-29 1981-05-28 Nec Corp Oscillator
JPS61123311A (ja) * 1984-11-20 1986-06-11 Toshiba Corp 半導体発振回路
JPS63182725A (ja) * 1987-01-23 1988-07-28 Fujitsu Ltd 電源シ−ケンス制御方式
JPH04140812A (ja) * 1990-10-01 1992-05-14 Hitachi Ltd 情報処理システム
JPH10322203A (ja) * 1997-05-15 1998-12-04 Nec Eng Ltd クロック信号供給装置
JP2002135237A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体装置
JP2007536831A (ja) * 2004-05-05 2007-12-13 マイクロン テクノロジー,インコーポレイテッド クロック同期回路におけるクロック捕捉

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2862471B2 (ja) * 1992-11-23 1999-03-03 モトローラ・インコーポレイテッド 電気回路
US5349255A (en) * 1993-03-08 1994-09-20 Altera Corporation Programmable tco circuit
US6118314A (en) * 1998-10-14 2000-09-12 Vlsi Technology, Inc. Circuit assembly and method of synchronizing plural circuits
US6434706B1 (en) 1999-05-24 2002-08-13 Koninklijke Philips Electronics N.V. Clock system for multiple component system including module clocks for safety margin of data transfers among processing modules
US7042263B1 (en) 2003-12-18 2006-05-09 Nvidia Corporation Memory clock slowdown synthesis circuit
US7242230B2 (en) 2004-02-25 2007-07-10 Analog Devices, Inc. Microprocessor with power saving clock

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662428A (en) * 1979-10-29 1981-05-28 Nec Corp Oscillator
JPS61123311A (ja) * 1984-11-20 1986-06-11 Toshiba Corp 半導体発振回路
JPS63182725A (ja) * 1987-01-23 1988-07-28 Fujitsu Ltd 電源シ−ケンス制御方式
JPH04140812A (ja) * 1990-10-01 1992-05-14 Hitachi Ltd 情報処理システム
JPH10322203A (ja) * 1997-05-15 1998-12-04 Nec Eng Ltd クロック信号供給装置
JP2002135237A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体装置
JP2007536831A (ja) * 2004-05-05 2007-12-13 マイクロン テクノロジー,インコーポレイテッド クロック同期回路におけるクロック捕捉

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