JPH0412563A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0412563A JPH0412563A JP2116271A JP11627190A JPH0412563A JP H0412563 A JPH0412563 A JP H0412563A JP 2116271 A JP2116271 A JP 2116271A JP 11627190 A JP11627190 A JP 11627190A JP H0412563 A JPH0412563 A JP H0412563A
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体装置およびその製造方法に関し、特
に、ダイナミック型ランダム・アクセス・メモリ（以下
、ＤＲＡＭと称する。）のメモリセル部の構造およびそ
の製造方法に関するものである。
に、ダイナミック型ランダム・アクセス・メモリ（以下
、ＤＲＡＭと称する。）のメモリセル部の構造およびそ
の製造方法に関するものである。
［従来の技術］
以下従来の、ＤＲＡＭのメモリセル部の形成工程の一部
について、第４八図ないし第４Ｄ図を参照しながら説明
する。
について、第４八図ないし第４Ｄ図を参照しながら説明
する。
まず、少なくとも活性領域がｐ型である半導体基板１の
表面に、活性領域を分離絶縁するための素子分離領域２
を、いわゆるＬＯＧＯ８（Ｌｏｃａｌ ０ｘｉｄａｔ
ｉｏｎ ｏｆ ５ｉｌｉｃ。
表面に、活性領域を分離絶縁するための素子分離領域２
を、いわゆるＬＯＧＯ８（Ｌｏｃａｌ ０ｘｉｄａｔ
ｉｏｎ ｏｆ ５ｉｌｉｃ。
ｎ）法を用いて形成する（第４Ａ図）。
次に、半導体基板１上に、ゲート絶縁膜３．不純物をド
ープした多結晶シリコン層４および酸化絶縁膜５を順次
形成し、写真製版およびエツチングによって、それらを
選択的に除去することにより、ゲート電極６ａ、６ｂ、
６ｃ、６ｄをパターニング形成する。その後ゲート電極
６ａ、 ６ｂ。
ープした多結晶シリコン層４および酸化絶縁膜５を順次
形成し、写真製版およびエツチングによって、それらを
選択的に除去することにより、ゲート電極６ａ、６ｂ、
６ｃ、６ｄをパターニング形成する。その後ゲート電極
６ａ、 ６ｂ。
６ｃ、６ｄをマスクとして、半導体基板１表面の活性領
域に、ｎ型不純物イオンを注入して、低濃度ｎ型不純物
領域７を形成する。その後半導体基板１上前面に所定厚
さの酸化絶縁膜を堆積させ、異方性エツチングを施すこ
とによって、ゲート電極６ａ、６ｂ、６ｃ、６ｄの側壁
に、絶縁層８を形成する。その後さらに、ゲート電極５
ａ、６ｂ。
域に、ｎ型不純物イオンを注入して、低濃度ｎ型不純物
領域７を形成する。その後半導体基板１上前面に所定厚
さの酸化絶縁膜を堆積させ、異方性エツチングを施すこ
とによって、ゲート電極６ａ、６ｂ、６ｃ、６ｄの側壁
に、絶縁層８を形成する。その後さらに、ゲート電極５
ａ、６ｂ。
６ｃ、６ｄおよび絶縁層８をマスクとして、ｎ型不純物
イオンを半導体基板１表面上に注入し、高濃度不純物領
域７ｂを形成し、第４Ｂ図に示す状態となる。なお、低
濃度不純物領域７ａおよび高濃度不純物領域７ｂは、Ｍ
ＯＳ（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）型電界効果トランジスタのソース／ドレイ
ン領域７を構成する。
イオンを半導体基板１表面上に注入し、高濃度不純物領
域７ｂを形成し、第４Ｂ図に示す状態となる。なお、低
濃度不純物領域７ａおよび高濃度不純物領域７ｂは、Ｍ
ＯＳ（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）型電界効果トランジスタのソース／ドレイ
ン領域７を構成する。
次に、半導体基板１上前面に、たとえば、タングステン
、モリブデン、チタンなどの高融点金属層９を形成する
（第４Ｃ図）。
、モリブデン、チタンなどの高融点金属層９を形成する
（第４Ｃ図）。
次に、高融点金属層９を所定形状にパターニングするこ
とにより、ソース／ドレイン領域９の一方に直接コンタ
クトされる導電配線層１０が形成される（第４Ｄ図）。
とにより、ソース／ドレイン領域９の一方に直接コンタ
クトされる導電配線層１０が形成される（第４Ｄ図）。
以上の工程で形成されたゲート電極６ａ、 ６ｂ。
５ｃ、５ｄは、ＤＲＡＭのメモリセル部のワード線を構
成し、導電配線層１０は、ビット線を構成する。
成し、導電配線層１０は、ビット線を構成する。
導電配線層１０を形成した後、下部電極（ストレージノ
ード）、誘電体層、上部電極（セルプレート）などの形
成工程を経て、メモリセル部が完成する。このメモリセ
ル部の平面図の概略は、第５図に示すとおりである。第
４Ｄ図に示す断面は、第５図のＡ−Ａ断面を示している
。
ード）、誘電体層、上部電極（セルプレート）などの形
成工程を経て、メモリセル部が完成する。このメモリセ
ル部の平面図の概略は、第５図に示すとおりである。第
４Ｄ図に示す断面は、第５図のＡ−Ａ断面を示している
。
［発明が解決しようとする課題］
以上の工程を経て形成されるＤＲＡＭのメモリセル部に
は、次のような問題点があった。
は、次のような問題点があった。
上記従来の製造工程で形成されたメモリセル部の、導電
配線層１０を長手方向に切断した縦断面、すなわち第５
図に示すＢ−Ｂ断面は、第６Ａ図に示すようになってい
る。この図かられかるように、素子分離領域２上におい
て、ゲート電極６ｂ、６Ｃ１６ｄの間隔が大きく開いて
いるため、高融点金属層９あるいは導電配線層１０には
、Ｍ、 Ｈの円内に示すように、窪みが生じてしまう。
配線層１０を長手方向に切断した縦断面、すなわち第５
図に示すＢ−Ｂ断面は、第６Ａ図に示すようになってい
る。この図かられかるように、素子分離領域２上におい
て、ゲート電極６ｂ、６Ｃ１６ｄの間隔が大きく開いて
いるため、高融点金属層９あるいは導電配線層１０には
、Ｍ、 Ｈの円内に示すように、窪みが生じてしまう。
高融点金属層９にこのような窪みが生じることにより、
次のような不都合が生じる。高融点金属層９から導電配
線層１０をパターニング形成するとき、第６Ｂ図に示す
ように、レジストマスク１３を塗布し、これを写真製版
およびエツチングによりパターニングした後に、高融点
金属層９を選択的にエツチング除去する。このレジスト
マスク１３の写真製版においては、レジストマスク１３
の下面近傍、すなわち高融点金属層９の表面近傍の平面
（第６Ｂ図において２点鎖線で示す８面）に焦点を合わ
せて露光される。したがって、Ｍ、Ｎの円内の窪みにお
いては、その高融点金属層９の表面での露光パターンの
焦点が合わず、露光パターンの明暗のコントラストが不
明瞭である。そのため、レジスト１３を現像したときに
、これらの窪み近傍のレジストマスク１３は余分に現像
されてしまい、この部分において細くなってしまう。そ
の結果、高融点金属層９を選択的にエツチングした後の
導電配線層１０も、これらの窪みの部分において、第６
Ｃ図のＭ、Ｎ円内に示すように、細いくびれが生じてし
まう。このくびれが生じることにより、導電配線層１０
の導電性が劣化したり、極端な場合には断線が生じてし
まうなどの不良が生じる場合がある。
次のような不都合が生じる。高融点金属層９から導電配
線層１０をパターニング形成するとき、第６Ｂ図に示す
ように、レジストマスク１３を塗布し、これを写真製版
およびエツチングによりパターニングした後に、高融点
金属層９を選択的にエツチング除去する。このレジスト
マスク１３の写真製版においては、レジストマスク１３
の下面近傍、すなわち高融点金属層９の表面近傍の平面
（第６Ｂ図において２点鎖線で示す８面）に焦点を合わ
せて露光される。したがって、Ｍ、Ｎの円内の窪みにお
いては、その高融点金属層９の表面での露光パターンの
焦点が合わず、露光パターンの明暗のコントラストが不
明瞭である。そのため、レジスト１３を現像したときに
、これらの窪み近傍のレジストマスク１３は余分に現像
されてしまい、この部分において細くなってしまう。そ
の結果、高融点金属層９を選択的にエツチングした後の
導電配線層１０も、これらの窪みの部分において、第６
Ｃ図のＭ、Ｎ円内に示すように、細いくびれが生じてし
まう。このくびれが生じることにより、導電配線層１０
の導電性が劣化したり、極端な場合には断線が生じてし
まうなどの不良が生じる場合がある。
本発明は上記従来の問題点に鑑み、素子分離領域上にお
いて、導電配線層が形成される下地に段差の生じない半
導体装置を提供することを目的とする。
いて、導電配線層が形成される下地に段差の生じない半
導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置は、第１導電型の活性領域を有する
半導体基板と、この半導体基板表面に形成され、活性領
域を分離絶縁する素子分離領域と、半導体基板の表面に
略平行に配された複数のゲート電極と、このゲート電極
を挟んで、活性領域表面近傍に形成された第２導電型の
不純物拡散領域と、ゲート電極の上面および側壁を覆う
絶縁層と、不純物拡散領域と電気的に接続されるととも
に、ゲート電極を覆う絶縁層の表面上において、ゲート
電極と略直角を成して形成された導電配線層とを備えた
半導体装置に関するものである。この半導体装置は、素
子分離領域の表面上においては、隣接するゲート電極の
対向する側壁間の間隔が、活性領域表面上におけるゲー
ト電極の側壁の絶縁層のうちの最も薄い絶縁層の厚さの
２倍よりも小さくなるように形成されたことを特徴とす
る。
半導体基板と、この半導体基板表面に形成され、活性領
域を分離絶縁する素子分離領域と、半導体基板の表面に
略平行に配された複数のゲート電極と、このゲート電極
を挟んで、活性領域表面近傍に形成された第２導電型の
不純物拡散領域と、ゲート電極の上面および側壁を覆う
絶縁層と、不純物拡散領域と電気的に接続されるととも
に、ゲート電極を覆う絶縁層の表面上において、ゲート
電極と略直角を成して形成された導電配線層とを備えた
半導体装置に関するものである。この半導体装置は、素
子分離領域の表面上においては、隣接するゲート電極の
対向する側壁間の間隔が、活性領域表面上におけるゲー
ト電極の側壁の絶縁層のうちの最も薄い絶縁層の厚さの
２倍よりも小さくなるように形成されたことを特徴とす
る。
本発明の半導体装置の製造方法は、第１導電型の活性領
域を有する半導体基板の表面上に、活性領域を分離絶縁
する素子分離領域を形成する工程と、この素子分離領域
を形成した後に、半導体基板の表面に、互いに略平行に
複数本配され、かつ上面を絶縁層で覆われたゲート電極
を形成する工程と、ゲート電極をマスクとして、半導体
基板表面に第２導電型の不純物イオンを注入し、低濃度
不純物領域を形成する工程と、ゲート電極を形成後に半
導体基板上前面に所定厚さの絶縁膜を堆積させる工程と
、堆積された絶縁膜に異方性エツチングを施して、ゲー
ト電極の活性領域上の側壁に、所定厚さの絶縁層を形成
する工程と、ゲート電極およびこの絶縁層をマスクとし
て、半導体基板表面上に第２導電型の不純物イオンを注
入し、高濃度不純物領域を形成する工程と半導体基板上
に、ゲート電極とは略直角の方向に配され、高濃度不純
物領域と電気的に接続する導電配線層をパターニング形
成する工程とを備えている。この製造方法は、ゲート電
極の形成工程において、隣接するゲート電極の互いに対
向する側壁の間隔が、素子分離領域上では、活性領域に
おけるゲート電極の側壁に形成される前記絶縁層の厚さ
の２倍よりも小さくなるように、ゲート電極をパターニ
ング形成することによって行なうことを特徴とする。
域を有する半導体基板の表面上に、活性領域を分離絶縁
する素子分離領域を形成する工程と、この素子分離領域
を形成した後に、半導体基板の表面に、互いに略平行に
複数本配され、かつ上面を絶縁層で覆われたゲート電極
を形成する工程と、ゲート電極をマスクとして、半導体
基板表面に第２導電型の不純物イオンを注入し、低濃度
不純物領域を形成する工程と、ゲート電極を形成後に半
導体基板上前面に所定厚さの絶縁膜を堆積させる工程と
、堆積された絶縁膜に異方性エツチングを施して、ゲー
ト電極の活性領域上の側壁に、所定厚さの絶縁層を形成
する工程と、ゲート電極およびこの絶縁層をマスクとし
て、半導体基板表面上に第２導電型の不純物イオンを注
入し、高濃度不純物領域を形成する工程と半導体基板上
に、ゲート電極とは略直角の方向に配され、高濃度不純
物領域と電気的に接続する導電配線層をパターニング形
成する工程とを備えている。この製造方法は、ゲート電
極の形成工程において、隣接するゲート電極の互いに対
向する側壁の間隔が、素子分離領域上では、活性領域に
おけるゲート電極の側壁に形成される前記絶縁層の厚さ
の２倍よりも小さくなるように、ゲート電極をパターニ
ング形成することによって行なうことを特徴とする。
［作用］
本発明の半導体装置およびその製造方法によれば、素子
分離領域上において、隣接するゲート電極の互いに対向
する側壁の間隔が、活性領域においてゲート電極の側壁
に形成される絶縁層の厚さの２倍によりも小さく形成さ
れているため、素子分離領域上のゲート電極間が絶縁層
で埋まり、導電配線層が形成される素子分離領域上の下
地段差が減少し、その結果、導電配線層をパターニング
形成する際のレジスト膜の過剰なエツチングによる導電
配線層の細り現象や断線などの不都合な現象が防止され
る。
分離領域上において、隣接するゲート電極の互いに対向
する側壁の間隔が、活性領域においてゲート電極の側壁
に形成される絶縁層の厚さの２倍によりも小さく形成さ
れているため、素子分離領域上のゲート電極間が絶縁層
で埋まり、導電配線層が形成される素子分離領域上の下
地段差が減少し、その結果、導電配線層をパターニング
形成する際のレジスト膜の過剰なエツチングによる導電
配線層の細り現象や断線などの不都合な現象が防止され
る。
［実施例］
以下本発明の一実施例を第１八図ないし第１Ｃ図、第２
八図ないし第２１図を参照しながら説明する。
八図ないし第２１図を参照しながら説明する。
第２Ａ図ないし第２１図は、本実施例におけるＤＲＡＭ
のメモリセル部の製造工程を順次水している。本実施例
においては、ｐ型の活性領域を有する半導体基板１の表
面に、活性領域を分離絶縁する素子分離領域２を形成す
る（第２Ａ図）。
のメモリセル部の製造工程を順次水している。本実施例
においては、ｐ型の活性領域を有する半導体基板１の表
面に、活性領域を分離絶縁する素子分離領域２を形成す
る（第２Ａ図）。
次に、半導体基板１表面全面に、ゲート絶縁膜３、不純
物をドープした多結晶シリコン層４．酸化絶縁膜５を順
次形成し、これらを写真製版およびエツチングにより選
択的に除去してゲート電極６ａ、６ｂ、６ｃ、６ｄを形
成する。（−（７）後ゲート電極６ａ、６ｂ、６ｃ、６
ｄをマスクとして、リンや砒素などのｎ型不純物イオン
を半導体基板１表面に注入し、低濃度ｎ型不純物領域７
ａを形成する。その後、半導体基板１上全面に酸化絶縁
膜を堆積させ、それに異方性エツチングを施して、ゲー
ト電極６ａ、６ｂ、６ｃ、６ｄの各側壁に、絶縁層８を
形成する。その後、ゲート電極６ａ。
物をドープした多結晶シリコン層４．酸化絶縁膜５を順
次形成し、これらを写真製版およびエツチングにより選
択的に除去してゲート電極６ａ、６ｂ、６ｃ、６ｄを形
成する。（−（７）後ゲート電極６ａ、６ｂ、６ｃ、６
ｄをマスクとして、リンや砒素などのｎ型不純物イオン
を半導体基板１表面に注入し、低濃度ｎ型不純物領域７
ａを形成する。その後、半導体基板１上全面に酸化絶縁
膜を堆積させ、それに異方性エツチングを施して、ゲー
ト電極６ａ、６ｂ、６ｃ、６ｄの各側壁に、絶縁層８を
形成する。その後、ゲート電極６ａ。
６ｂ、６ｃ、６ｄおよび各絶縁層８をマスクとして、リ
ンや砒素などのｎ型不純物イオンを半導体基板１表面に
注入し、高濃度ｎ型不純物領域７ｂを形成し、第２Ｂ図
に示す状態となる。ゲート電極６ａ、６ｂ、６ｃ、６ｄ
をパターニング形成する工程において、第２Ｂ図に示す
ゲート電極５ｃ。
ンや砒素などのｎ型不純物イオンを半導体基板１表面に
注入し、高濃度ｎ型不純物領域７ｂを形成し、第２Ｂ図
に示す状態となる。ゲート電極６ａ、６ｂ、６ｃ、６ｄ
をパターニング形成する工程において、第２Ｂ図に示す
ゲート電極５ｃ。
６ｄの間隔Ｗ、は、活性領域におけるゲート電極６ａ、
６ｂの側壁に形成された絶縁層８の厚さＷ２の２倍より
も小さ（なるように形成されている。
６ｂの側壁に形成された絶縁層８の厚さＷ２の２倍より
も小さ（なるように形成されている。
その結果、素子分離領域上におけるゲート電極６ｃ、６
ｄの間の空間１４は、はぼ絶縁膜で埋まった状態となる
。
ｄの間の空間１４は、はぼ絶縁膜で埋まった状態となる
。
次に、半導体基板１上全面に、たとえば、タングステン
、モリブデン、チタンなどの高融点金属層９を堆積させ
る（第２Ｃ図）。次に、この高融点金属層９を所定形状
にパターニングし、ソース／ドレイン領域７の一方に直
接コンタクトされる導電配線層１０を形成する（第２Ｄ
図）。
、モリブデン、チタンなどの高融点金属層９を堆積させ
る（第２Ｃ図）。次に、この高融点金属層９を所定形状
にパターニングし、ソース／ドレイン領域７の一方に直
接コンタクトされる導電配線層１０を形成する（第２Ｄ
図）。
以上の工程により形成されたゲート電極６ａ。
６ｂ、６ｃ、６ｄは、ＤＲＡＭのメモリセルのワード線
を構成し、導電配線層１０はビット線を構成する。
を構成し、導電配線層１０はビット線を構成する。
次に、導電配線層１０の周囲を絶縁層１５で覆う。絶縁
層１５のうち導電配線層１０の側端部は、異方性エツチ
ングを施すことにより形成される。
層１５のうち導電配線層１０の側端部は、異方性エツチ
ングを施すことにより形成される。
このとき、ゲート電極６ａ、６ｂ、６ｃ、６ｄの側壁に
形成された絶縁層８の露出した表面にも絶縁層１６が形
成される。この絶縁層１６の形成に伴って、ゲート電極
６ｃ、６ｄの間の空間１４における平坦化が一層進むこ
とになる。絶縁層１５゜１６を形成した後、半導体基板
１上全面にＣＶＤ法を用いて、不純物をドープした多結
晶シリコン層１７を堆積する。この多結晶シリコン層１
７には、不純物が１０２０／Ｃｍ３以上の濃度で導入さ
れている（第２Ｅ図）。
形成された絶縁層８の露出した表面にも絶縁層１６が形
成される。この絶縁層１６の形成に伴って、ゲート電極
６ｃ、６ｄの間の空間１４における平坦化が一層進むこ
とになる。絶縁層１５゜１６を形成した後、半導体基板
１上全面にＣＶＤ法を用いて、不純物をドープした多結
晶シリコン層１７を堆積する。この多結晶シリコン層１
７には、不純物が１０２０／Ｃｍ３以上の濃度で導入さ
れている（第２Ｅ図）。
次に、多結晶シリコン層１７の表面全面に、たとえばシ
リコン酸化膜からなる絶縁層１８を厚く堆積する。さら
に、第２Ｆ図に示すように絶縁層１８の表面上にレジス
トマスク１９を、リングラフィ法などを用いて所定の形
状にパターニングする。その後、絶縁層１８をたとえば
異方性エツチングを用いて選択的に除去した後、レジス
トマスク１９を除去し、半導体基板１上全面にＣＶＤ法
を用いて、不純物がドープされた多結晶シリコン層２０
が、たとえば５００Ａ程度の膜厚て薄く形成される（第
２Ｇ図）。なお、この多結晶シリコン層２０にも、濃度
が１０２０／Ｃｍ３以上の不純物が導入されている。
リコン酸化膜からなる絶縁層１８を厚く堆積する。さら
に、第２Ｆ図に示すように絶縁層１８の表面上にレジス
トマスク１９を、リングラフィ法などを用いて所定の形
状にパターニングする。その後、絶縁層１８をたとえば
異方性エツチングを用いて選択的に除去した後、レジス
トマスク１９を除去し、半導体基板１上全面にＣＶＤ法
を用いて、不純物がドープされた多結晶シリコン層２０
が、たとえば５００Ａ程度の膜厚て薄く形成される（第
２Ｇ図）。なお、この多結晶シリコン層２０にも、濃度
が１０２０／Ｃｍ３以上の不純物が導入されている。
さらに、多結晶シリコン層の表面が完全に覆われるよう
に厚いレジスト（図示せず）を塗布し、このレジストを
エッチバックして、絶縁層１８上部表面を覆う多結晶シ
リコン層２０の一部を露出させる。さらに、この露出し
た多結晶シリコン層２０をエツチングし、引続いて絶縁
層１８を自己整合的にエツチング除去する。このエツチ
ングにより絶縁層１８は除去された開口部の内部に、多
結晶シリコン層１７の表面が露出する。さらに異方性エ
ツチングを用いて多結晶シリコン１７の露ａした領域の
みを自己整合的に除去する。その後、レジストを除去し
、第２Ｈ図に示す状態となる。
に厚いレジスト（図示せず）を塗布し、このレジストを
エッチバックして、絶縁層１８上部表面を覆う多結晶シ
リコン層２０の一部を露出させる。さらに、この露出し
た多結晶シリコン層２０をエツチングし、引続いて絶縁
層１８を自己整合的にエツチング除去する。このエツチ
ングにより絶縁層１８は除去された開口部の内部に、多
結晶シリコン層１７の表面が露出する。さらに異方性エ
ツチングを用いて多結晶シリコン１７の露ａした領域の
みを自己整合的に除去する。その後、レジストを除去し
、第２Ｈ図に示す状態となる。
次に、多結晶シリコン層２０などの露出した表面全面に
、誘電体層２１として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜などの薄い絶縁層を被着させ
る。さらに誘電体層２１の全面に、導電性を有する多結
晶シリコン層などの上部電極（セルプレート）２２を形
成する。なお、セルプレートはたとえば高融点金属など
を用いてもよい。その後さらに、上部電極２２の上部を
厚い層間絶縁層２３で覆う。そして、この層間絶縁層２
３の所定領域にコンタクトホールを形成し、このコンタ
クトホールの内部にたとえば多結晶シリコンやタングス
テンなどの導電体を埋込む（図示省略）。そして、層間
絶縁層２３の表面上にアルミニウムなどからなる所定形
状の配線層２４を形成し、さらにその表面上を保護膜２
５で覆い、第２１図に示す構造が完成する。
、誘電体層２１として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜などの薄い絶縁層を被着させ
る。さらに誘電体層２１の全面に、導電性を有する多結
晶シリコン層などの上部電極（セルプレート）２２を形
成する。なお、セルプレートはたとえば高融点金属など
を用いてもよい。その後さらに、上部電極２２の上部を
厚い層間絶縁層２３で覆う。そして、この層間絶縁層２
３の所定領域にコンタクトホールを形成し、このコンタ
クトホールの内部にたとえば多結晶シリコンやタングス
テンなどの導電体を埋込む（図示省略）。そして、層間
絶縁層２３の表面上にアルミニウムなどからなる所定形
状の配線層２４を形成し、さらにその表面上を保護膜２
５で覆い、第２１図に示す構造が完成する。
以上述べた本実施例の工程において、導電配線層１０お
よびそれを覆う絶縁膜１５を形成した後の時点の断面形
状を第１Ａ図および第１Ｂ図に、平面図を第１Ｃ図に示
している。なお、第１Ａ図は第１Ｃ図のＣ−Ｃ断面を、
第１Ｂ図は第１Ｃ図のＤ−Ｄ断面を示している。なお第
１Ｃ図に示す平面図において斜線でふちどりをした内側
の領域は活性領域を示し、その外側の領域は素子分離領
域であることを示している。これらの図を参照して、本
実施例における半導体装置では、素子分離領域の表面上
におけるゲート電極６ａ、 ６ｂ、 ６ｃ、６ｄの
相互に対向する側壁間の空間の幅Ｗ１が、活性領域にお
ける導電配線層中で覆われた側の絶縁層８の幅Ｗ２の２
倍よりも小さくなるように、ゲート電極６ａ、６ｂ、６
ｃ、６ｄのパターニングが行なわれている。それにより
、絶縁層８を形成した段階で、第２Ｂ図に示したように
幅Ｗ、の空間１４の大部分が絶縁体で埋められるため、
この部分の窪みが減少し、導電配線層１０を形成する際
の素子分離領域２上の下地段差が減少する。
よびそれを覆う絶縁膜１５を形成した後の時点の断面形
状を第１Ａ図および第１Ｂ図に、平面図を第１Ｃ図に示
している。なお、第１Ａ図は第１Ｃ図のＣ−Ｃ断面を、
第１Ｂ図は第１Ｃ図のＤ−Ｄ断面を示している。なお第
１Ｃ図に示す平面図において斜線でふちどりをした内側
の領域は活性領域を示し、その外側の領域は素子分離領
域であることを示している。これらの図を参照して、本
実施例における半導体装置では、素子分離領域の表面上
におけるゲート電極６ａ、 ６ｂ、 ６ｃ、６ｄの
相互に対向する側壁間の空間の幅Ｗ１が、活性領域にお
ける導電配線層中で覆われた側の絶縁層８の幅Ｗ２の２
倍よりも小さくなるように、ゲート電極６ａ、６ｂ、６
ｃ、６ｄのパターニングが行なわれている。それにより
、絶縁層８を形成した段階で、第２Ｂ図に示したように
幅Ｗ、の空間１４の大部分が絶縁体で埋められるため、
この部分の窪みが減少し、導電配線層１０を形成する際
の素子分離領域２上の下地段差が減少する。
したがって、従来例において見られたような、導電配線
層１０のパターン形成時における、写真製版時の明暗の
コントラストが不明瞭になることに起因する、導電配線
層１０の細り現象や断線等の不都合な現象が解消する。
層１０のパターン形成時における、写真製版時の明暗の
コントラストが不明瞭になることに起因する、導電配線
層１０の細り現象や断線等の不都合な現象が解消する。
さらに、導電配線層１０の周囲を覆う絶縁層１５を形成
する工程において、空間１４の上方の平坦化がさらに促
進される。
する工程において、空間１４の上方の平坦化がさらに促
進される。
本実施例によって得られる効果として、導電配線層１０
（ビット線）の形成に関する効果以外に、次のような利
点が挙げられる。すなわち、上記実施例の工程において
、本発明を適用しない場合、すなわち、ゲート電極６ａ
、６ｂ、６ｃ、６ｄの対向する側壁間の間隔を、活性領
域１２と素子分離領域２の表面のいずれにおいても同じ
であった場合、次のような問題点が生じる。
（ビット線）の形成に関する効果以外に、次のような利
点が挙げられる。すなわち、上記実施例の工程において
、本発明を適用しない場合、すなわち、ゲート電極６ａ
、６ｂ、６ｃ、６ｄの対向する側壁間の間隔を、活性領
域１２と素子分離領域２の表面のいずれにおいても同じ
であった場合、次のような問題点が生じる。
上記実施例においては、各ゲート電極６ａ、６ｂ、６ｃ
、６ｄの対向する側壁間の間隔を、活性領域１２と素子
分離領域２表面上とで同じにした場合、その製造工程は
第３Ａ図〜第３Ｃ図に示すようになる。ここで、第３Ａ
図は上記実施例の第２Ｅ図に、第３Ｂ図は第２Ｇ図に、
第３Ｃ図は第２Ｈ図にそれぞれ対応する。第３Ａ図〜第
３０図に示す工程では、′素子分離領域２表面上におけ
るゲート電極６Ｃと６ｄの対向する側壁間の空間１４が
、絶縁層８あるいは絶縁層１５を形成した後にも埋まる
ことなく、この部分が大きな窪みとして残ってしまう。
、６ｄの対向する側壁間の間隔を、活性領域１２と素子
分離領域２表面上とで同じにした場合、その製造工程は
第３Ａ図〜第３Ｃ図に示すようになる。ここで、第３Ａ
図は上記実施例の第２Ｅ図に、第３Ｂ図は第２Ｇ図に、
第３Ｃ図は第２Ｈ図にそれぞれ対応する。第３Ａ図〜第
３０図に示す工程では、′素子分離領域２表面上におけ
るゲート電極６Ｃと６ｄの対向する側壁間の空間１４が
、絶縁層８あるいは絶縁層１５を形成した後にも埋まる
ことなく、この部分が大きな窪みとして残ってしまう。
そのため、第３ＡＩＮに示された、多結晶シリコン層１
７を形成した段階で、空間１４は多結晶シリコンによっ
て除された状態となる。
７を形成した段階で、空間１４は多結晶シリコンによっ
て除された状態となる。
その後第３Ｂ図および第３Ｃ図の工程を経て、上記実施
例の第２Ｈ図に対応する構造が形成されるが、絶縁層１
８と多結晶シリコン層１７の自己整合的なエツチング除
去工程において、多結晶シリコン層１７のエツチング除
去は、空間１４の底部、すなわち素子分離領域２の表面
まで完全に行なわれなければならない。そのため、ゲー
ト電極５ｃ。
例の第２Ｈ図に対応する構造が形成されるが、絶縁層１
８と多結晶シリコン層１７の自己整合的なエツチング除
去工程において、多結晶シリコン層１７のエツチング除
去は、空間１４の底部、すなわち素子分離領域２の表面
まで完全に行なわれなければならない。そのため、ゲー
ト電極５ｃ。
６ｄを覆う絶縁層の一部２６が過剰にエツチングされて
しまい、その後に形成される上部電極（第２１図におけ
る上部電極２２に対応）と、ゲート電極６ｃ、６ｄの多
結晶シリコン層４との絶縁性が劣化するという問題が生
じる。それに対し、第２Ａ図〜第２Ｉ図に示した本実施
例の工程では素予分離領域２上でのゲート電極６ｃ、６
ｄの対向する側壁間の空間１４が絶縁体で埋められて平
坦化されているため、多結晶シリコンの層１７の自己整
合的なエツチング除去は、その平坦化された絶縁層の表
面間で行なわれればよい。したがって、上記実施例にお
いては、絶縁層の過剰なエツチングによる問題が生ずる
ことがない。
しまい、その後に形成される上部電極（第２１図におけ
る上部電極２２に対応）と、ゲート電極６ｃ、６ｄの多
結晶シリコン層４との絶縁性が劣化するという問題が生
じる。それに対し、第２Ａ図〜第２Ｉ図に示した本実施
例の工程では素予分離領域２上でのゲート電極６ｃ、６
ｄの対向する側壁間の空間１４が絶縁体で埋められて平
坦化されているため、多結晶シリコンの層１７の自己整
合的なエツチング除去は、その平坦化された絶縁層の表
面間で行なわれればよい。したがって、上記実施例にお
いては、絶縁層の過剰なエツチングによる問題が生ずる
ことがない。
［発明の効果］
以上の述べたように本発明によれば、ゲート電極の対向
する側壁間の間隔を、活性領域 素子分離領域どで異な
らせて、それぞれ所定の幅にパターニング形成すること
により、素子分離領域上のゲート電極の対向する側壁の
間において平坦化を図ることができる。そのため、導電
配線層を形成する際の下地段差が解消され、導電配線層
の良好なパターニング形成を行なうことができる。
する側壁間の間隔を、活性領域 素子分離領域どで異な
らせて、それぞれ所定の幅にパターニング形成すること
により、素子分離領域上のゲート電極の対向する側壁の
間において平坦化を図ることができる。そのため、導電
配線層を形成する際の下地段差が解消され、導電配線層
の良好なパターニング形成を行なうことができる。
また、平坦化の促進により、窪みの底部におけるエツチ
ング残を除去するためのオーバエツチングの必要性がな
くなり、オーバエツチングの際に絶縁膜が余分にエツチ
ングされることによる不都合な現象を防止することが可
能になる。
ング残を除去するためのオーバエツチングの必要性がな
くなり、オーバエツチングの際に絶縁膜が余分にエツチ
ングされることによる不都合な現象を防止することが可
能になる。
第１Ａ図、第１Ｂ図、第１Ｃ図は、本発明の一実施例に
ついて、その作用効果を説明するための、工程の中間段
階において形成された構造の断面図および平面図を示し
ており、そのうち第１Ｃ図は平面図、第１Ａ図は第１Ｃ
図のＣ−Ｃ断面図、第１Ｂ図は第１Ｃ図のＤ−Ｄ断面図
である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図および第２１図は、本発
明の一実施例における製造工程を順次示す断面図である
。 第３Ａ図、第３Ｂ図および第３Ｃ図は、第２Ａ図〜第２
１図に示した実施例において本発明を適用しない場合の
工程の一部を示す断面図であり、そのうち第３Ａ図は第
２Ｅ図に、第３Ｂ図は第２Ｇ図に、第３Ｃ図は第２Ｈ図
に対応する。 第４Ａ図、第４Ｂ図、第４Ｃ図および第４Ｄ図は、従来
のＤＲＡＭのメモリセル部の製造工程の一部を順次示す
断面図である。 第５図は、ＤＲＡＭの平面構成の概略を示す平面図であ
る。 第６Ａ図、第６Ｂ図および第６Ｃ図は、従来のＤＲＡＭ
の製造工程における問題点を説明するための、工程の中
間段階で形成された構造の断面図および平面図を示して
おり、そのうち第６ｃ図は平面図、第６Ａ図は第６Ｃ図
のＣ−Ｃ断面図、第６Ｂ図は第６Ｃ図のＤ−Ｄ断面図で
ある。 図において、１は半導体基板、２は素子分離領域、６ａ
、６ｂ、６ｃ、６ｄはゲート電極、７はソース／ドレイ
ン領域、８は絶縁層、１ｏは導電配線層、１２は活性領
域である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。 第１Ｃ図 （はη１ｚる） ８２Ｈ図 第２１図 第２Ｆ図 第２Ｆ図 第２０図 第３Ａ図 第５図
ついて、その作用効果を説明するための、工程の中間段
階において形成された構造の断面図および平面図を示し
ており、そのうち第１Ｃ図は平面図、第１Ａ図は第１Ｃ
図のＣ−Ｃ断面図、第１Ｂ図は第１Ｃ図のＤ−Ｄ断面図
である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図および第２１図は、本発
明の一実施例における製造工程を順次示す断面図である
。 第３Ａ図、第３Ｂ図および第３Ｃ図は、第２Ａ図〜第２
１図に示した実施例において本発明を適用しない場合の
工程の一部を示す断面図であり、そのうち第３Ａ図は第
２Ｅ図に、第３Ｂ図は第２Ｇ図に、第３Ｃ図は第２Ｈ図
に対応する。 第４Ａ図、第４Ｂ図、第４Ｃ図および第４Ｄ図は、従来
のＤＲＡＭのメモリセル部の製造工程の一部を順次示す
断面図である。 第５図は、ＤＲＡＭの平面構成の概略を示す平面図であ
る。 第６Ａ図、第６Ｂ図および第６Ｃ図は、従来のＤＲＡＭ
の製造工程における問題点を説明するための、工程の中
間段階で形成された構造の断面図および平面図を示して
おり、そのうち第６ｃ図は平面図、第６Ａ図は第６Ｃ図
のＣ−Ｃ断面図、第６Ｂ図は第６Ｃ図のＤ−Ｄ断面図で
ある。 図において、１は半導体基板、２は素子分離領域、６ａ
、６ｂ、６ｃ、６ｄはゲート電極、７はソース／ドレイ
ン領域、８は絶縁層、１ｏは導電配線層、１２は活性領
域である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。 第１Ｃ図 （はη１ｚる） ８２Ｈ図 第２１図 第２Ｆ図 第２Ｆ図 第２０図 第３Ａ図 第５図
Claims (2)
- （１）第１導電型の活性領域を有する半導体基板と、 前記半導体基板表面に形成され、前記活性領域を分離絶
縁する素子分離領域と、 前記半導体基板の表面に形成され、互いに略平行に配さ
れた複数のゲート電極と、 このゲート電極を挟んで、前記活性領域表面近傍に形成
された第２導電型の不純物拡散領域と、前記ゲート電極
の上面および側壁を覆う絶縁層と、 前記不純物拡散領域と電気的に接続されるとともに、前
記ゲート電極を覆う絶縁膜の表面上において、前記ゲー
ト電極と略直角をなして形成された導電配線層とを備え
た半導体装置であって、前記素子分離領域の表面上にお
いては、隣接するゲート電極の対向する側面間の間隔が
、活性領域表面上におけるゲート電極の側壁を覆う絶縁
層のうち最も薄い絶縁膜の厚さの２倍よりも小さくなる
ように形成されたこと を特徴とする半導体装置。 - （２）第１導電型の活性領域を有する半導体基板の表面
上に、前記活性領域を分離絶縁する素子分離領域を形成
する工程と、 この素子分離領域を形成した後に、前記半導体基板の表
面に、互いに略平行に複数本配され、かつ上面を絶縁膜
で覆われたゲート電極を形成する工程と、 前記ゲート電極をマスクとして、半導体基板表面に第２
導電型の不純物イオンを注入し、低濃度不純物領域を形
成する工程と、 前記ゲート電極を形成後、前記半導体基板上全面に所定
厚さの絶縁膜を堆積させる工程と、堆積された前記絶縁
膜に異方性エッチングを施して、前記ゲート電極の活性
領域上の側壁に、所定厚さの絶縁層を形成する工程と、 前記ゲート電極および前記絶縁層をマスクとして、半導
体基板表面上に第２導電型の不純物イオンを注入し、高
濃度不純物領域を形成する工程と、前記半導体基板上に
、前記ゲート電極と略直角をなして形成され、前記高濃
度不純物領域と電気的に接続する導電配線層を形成する
工程と を備えた半導体装置の製造方法であって、 前記ゲート電極の形成工程は、素子分離領域上において
、隣接する前記ゲート電極の互いに対向する側面の間隔
が、活性領域における前記ゲート電極の側壁に形成され
る前記絶縁層の厚さの２倍よりも小さくなるように、前
記ゲート電極をパターニング形成すること を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116271A JP2524863B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置およびその製造方法 |
| KR91006551A KR950001757B1 (en) | 1990-05-02 | 1991-04-24 | Semiconductor device and manufacturing method thereof |
| US07/692,395 US5233212A (en) | 1990-05-02 | 1991-04-25 | Semiconductor device having gate electrode spacing dependent upon gate side wall insulating dimension |
| DE4113999A DE4113999C2 (de) | 1990-05-02 | 1991-04-29 | Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung |
| US08/010,691 US5338699A (en) | 1990-05-02 | 1993-01-29 | Method of making a semiconductor integrated device having gate sidewall structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116271A JP2524863B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412563A true JPH0412563A (ja) | 1992-01-17 |
| JP2524863B2 JP2524863B2 (ja) | 1996-08-14 |
Family
ID=14682947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116271A Expired - Lifetime JP2524863B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5233212A (ja) |
| JP (1) | JP2524863B2 (ja) |
| KR (1) | KR950001757B1 (ja) |
| DE (1) | DE4113999C2 (ja) |
Cited By (1)
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