DE4113999C2 - Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung - Google Patents
Halbleitereinrichtung und Herstellungsverfahren für eine HalbleitereinrichtungInfo
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Description
Die Erfindung betrifft eine Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 und ein Her
stellungsverfahren für eine Halbleitereinrichtung.
Unter Bezugnahme auf die Fig. 1A bis 1D wird der Prozeß zur Bildung
der Speicherzellen eines offenkundig vorbenutzten DRAM teilweise beschrieben.
Auf der Oberfläche eines Halbleitersubstrats 1 wird ein Bauelementi
solierbereich 2 zum Isolieren und Abtrennen aktiver Bereiche durch
ein sogenanntes LOCOS-Verfahren geschaffen (Fig. 1A). Dabei ist min
destens der aktive Bereich vom p-Typ.
Auf dem Halbleitersubstrat 1 werden nacheinander ein Gate-Isolier
film 3, eine mit Störstellen dotierte Polysiliziumschicht 4 und eine
Isolierschicht 5 gebildet und durch Photolithographie und Ätzen se
lektiv entfernt, um Gate-Elektroden 6a, 6b, 6c und 6d zu schaffen.
Unter Verwendung der Gate-Elektroden 6a, 6b, 6c und 6d als Masken
werden n-Störstellenionen in aktive Bereiche auf der Oberfläche des
Halbleitersubstrats implantiert, um n-Störstellenbereiche 7 niedri
ger Konzentration zu bilden. Auf der gesamten Oberfläche des Halb
leitersubstrats 1 wird ein Oxidisolierfilm mit vorbestimmter Dicke
abgeschieden und dieser einem anisotropen Ätzen unterworfen, um auf
den Seitenwänden der Gate-Elektroden 6a, 6b, 6c und 6d eine Isolier
schicht 8 zu schaffen. Unter Verwendung der Gate-Elektroden 6a, 6b,
6c und 6d sowie der Isolierschicht 8 als Masken werden n-Störstelle
nionen in die Oberfläche des Halbleitersubstrats 1 implantiert, um
Störstellenbereiche 7b hoher Konzentration zu bilden und einen Zu
stand zu erreichen, der in Fig. 1B dargestellt ist. Die Störstellen
bereiche 7a niedriger Konzentration und die Störstellenbereiche 7b
hoher Konzentration bilden die Source/Drain-Bereiche 7 eines MOS-
(Metal Oxid Semiconductor = Metall-Oxid-Halbleiter) Feldeffekttran
sistors.
Eine Schicht 9 aus einem Metall mit hohem Schmelzpunkt wie Wolfram,
Molybdän oder Titan wird auf dem gesamten Halbleitersubstrat 1 ge
schaffen (Fig. 1C).
Der hochschmelzenden Metallschicht 9 wird dann eine vorbestimmte
Form aufgeprägt, um eine leitende Verdrahtungsschicht 10 zu bilden,
die sich in direktem Kontakt mit einem der Source/Drain-Bereiche 7
befindet (Fig. 1D).
Die durch den oben angeführten Prozeß geschaffenen Gate-Elektroden
6a, 6b, 6c und 6d bilden die Wortleitungen und die leitenden Ver
drahtungsschichten 10 die Bitleitungen der DRAM-Speicherzellen.
Nach der Bildung der leitenden Verdrahtungsschicht 10 werden die
Speicherzellen durch den Prozeß zur Bildung von unteren Elektroden
(Speicherknoten), dielektrischer Schichten, oberer Elektroden
(Zellenplatten) etc. vervollständigt. In Fig. 2 sind die aktiven Bereiche 12, Durchgangslöcher 11 und Deckflächen
der Speicherzellen schematisch dargestellt. Der in Fig. 1D darge
stellte Querschnitt wird dabei entlang der Achse A-A in Fig. 2 ge
nommen.
Die durch den oben angeführten Prozeß gebildeten DRAM-Speicherzellen
weisen die folgenden Probleme auf.
In Fig. 3A ist ein vertikaler Schnitt der leitenden Verdrahtungs
schicht 10 der Speicherzellen, die durch den oben angeführten her
kömmlichen Herstellungsprozeß gebildet werden, d. h. ein Schnitt ent
lang der Achse B-B in Fig. 2 dargestellt. Wie aus Fig. 3A ersicht
lich ist, werden Einbuchtungen in der hochschmelzenden Metallschicht
9 oder der leitenden Verdrahtungsschicht 10 erzeugt, die in der Fi
gur durch Kreise markiert sind, da die Gate-Elektroden 6b, 6c und 6d
auf dem Bauelementisolierbereich 2 weit voneinander entfernt sind.
Eine solche Einbuchtung in der hochschmelzenden Metallschicht 9
führt zu folgenden Schwierigkeiten. Beim Mustern der hochschmelzen
den Metallschicht, um die leitende Verdrahtungsschicht 10 (wie in Fig. 3B gezeigt) zu bilden,
wird die Musterung nach dem Aufbringen der
Photolackmaske durch Photolithographie und Ätzen ausgeführt, um die
hochschmelzende Metallschicht 9 selektiv wegzuätzen. Beim Photoli
thographieprozeß für die Photolackmaske 13 wird die Belichtung durch
Fokussierung auf die Umgebung der unteren Ebene der Photolackmaske
13, d. h. in die Ebene in der Umgebung der Oberfläche der hochschmel
zenden Metallschicht 9 (die in Fig. 3B durch die gestrichelte und
durchgezogene Linie angegebene Ebene S) ausgeführt. Daher liegen die
mit den Kreisen M, N umrandeten Einbuchtungen außerhalb der
Brennebene des Belichtungsmusters in der Oberfläche der hochschmel
zenden Metallschicht 9. Damit wird der Kontrast des Belichtungsmu
sters auf diesen unscharf. Beim Entwickeln des Photolackes 13 wird
daher die Photolackmaske in der Umgebung dieser Einbuchtungen exzes
siv entwickelt und wird an diesen Stellen somit dünn. In der leiten
den Verdrahtungsschicht 10 werden entsprechend an diesen vertieften
Bereichen dünne Abschnitte erzeugt, nachdem die hochschmelzende Me
tallschicht 9 selektiv geätzt worden ist. Diese Abschnitte sind in
Fig. 3C durch die Kreise M, N angegeben. Die dünnen Abschnitte kön
nen eine Verschlechterung der Leitfähigkeit der leitenden Verdrah
tungsschicht 10 verursachen, die im Extremfall zu Defekten wie einem
Durchbruch der Verbindung führen.
In der nachveröffentlichten DE 40 07 582 A1 mit älterem Zeitrang ist eine
Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 beschrieben.
Bei dieser Halbleitereinrichtung ist der Abstand der beiden Gateelektroden
auf dem Bauelementisolierbereich nicht kleiner als die zweifache Dicke
der dünnsten der Isolierschichten, die auf den Seitenwänden der Gateelektroden
gebildet sind. Daher kann, wie es die genannte Druckschrift zeigt, das
Loch zwischen den beiden Gateelektroden beim nachfolgenden ganzflächigen Abscheiden
der Isolierschicht nicht zuverlässig ausgefüllt werden. Diese Druckschrift
offenbart auch ein Verfahren zur Herstellung einer Halbleitereinrichtung
mit den Merkmalen (a) bis (e) und (g) des Patentanspruches 5.
Daher ist es Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung
ohne unebene Abschnitte in den Teilen, auf denen auf einem Bauelementisolierbereich
eine leitende Verdrahtungsschicht gebildet werden soll, vorzusehen,
und ein Herstellungsverfahren für eine entsprechende Halbleitereinrichtung
vorzusehen.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung mit den Merkmalen
des Patentanspruches 1 und durch ein Verfahren mit den Merkmalen des Patentanspruches 5.
Es wird noch darauf hingewiesen, daß aus der EP 0 317 199 A2 und aus der JP
62-179759 eine Halbleitereinrichtung mit wesentlichen Merkmalen des Patentanspruches
1 bekannt ist; bei diesen Halbleitereinrichtungen werden jedoch die
Seitenwände der Gateelektrode nicht durch ganzflächiges Abscheiden eines
Isolierfilmes und anisotropes Ätzen desselben hergestellt. Über die Dimensionierung
der Abstände zwischen den Gateelektroden auf dem Bauelementisolierbereich
und der Dicke der Isolierschichten, die auf den Seitenflächen der
Gateelektroden gebildet sind, wird explizit nichts in der Beschreibung angegeben.
Auch in den Figuren sind diese Dimensionierungen nicht präzise zu entnehmen.
Des weiteren offenbaren diese beiden Druckschriften ein Verfahren zum
Herstellen einer Halbleitereinrichtung mit den Merkmalen (a), (b), (d) und
(g) des Patentanspruches 5.
Bevorzugte Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen
angegeben.
Durch das erfindungsgemäße Vorgehen werden
die Abstände zwischen den Gate-Elektroden auf dem Bauelementisolier
bereich mit der Isolierschicht gefüllt, wodurch ein unterschiedli
ches Niveau in den darunterliegenden Abschnitten des Bauelementiso
lierbereiches, auf dem die leitende Verdrahtungsschicht gebildet
wird, vermieden wird und daher Schwierigkeiten wie eine Verkleine
rung der Dicke der leitenden Verdrahtungsschicht und ein Abbruch der
Verbindung aufgrund exzessiver Ätzung des Photolackfilmes beim Mu
stern der leitenden Verdrahtungsschicht verhindert werden.
Nun erfolgt anhand von Figuren eine Beschreibung der Beziehung zwi
schen dem Abstand zwischen den einander gegenüberliegenden Seiten
wänden benachbarter Gate-Elektroden auf dem Bauelementisolierbereich
und dem Niveauunterschied auf dem Bauelementisolierbereich.
Beim Abscheiden eines Oxidfilms 23 auf dem unebenen Abschnitt in der
Umgebung der Seitenwände der Gate-Elektrode 22 auf einem Bauelemen
tisolierbereich 21 durch ein CVD-Verfahren wächst im unebenen Be
reich sowohl die Dicke in der horizontalen als auch die Seitenebene
gleich an, während der Querschnitt im Kantenbereich in einer kreis
förmigen Form anwächst, da der Oxidfilm 23 logischerweise gleichmä
ßig auf der Oberfläche des darunterliegenden Bereiches abgeschieden
wird, wie in Fig. 4A dargestellt ist. Wird reaktive Ionenätzung, die
in vertikaler Richtung vollständig anisotrop ist, auf den Oxidfilm
23 angewandt, um einen Seitenwandabstandshalter 24 zu bilden, so ist
die Breite des Filmes auf der Oberfläche des Bauelementisolierberei
ches 21 gleich t1 (Fig. 4B).
Befinden sich die zwei Gate-Elektroden 22a, 22b eng beieinander, und
wird bei einem der Abstand W1 zwischen den Seitenwänden und einem
Niveauunterschied (die Höhen der Gate-Elektroden 22a und 22b) L die
Dicke des abzuscheidenden Oxidfilms 23 durch t1<W1/2 dargestellt,
dann wird der unebene Abschnitt nicht mit Oxidfilm 23 aufgefüllt,wie
in Fig. 5A dargestellt ist. Hierdurch wird der Unterschied L auf der
Oberfläche des Oxidfilms 23 erzeugt. Ist wie in Fig. 5B gezeigt
t1=W1/2, so wird der unebene Abschnitt gerade durch den Oxidfilm 23
gefüllt und zu diesem Zeitpunkt beträgt die Tiefe der auf der Ober
fläche des Oxidfilms 23 erzeugten Einbuchtung δ ungefähr t1. Ist wie
in Fig. 5C dargestellt t1<W1/2, so wird der Oxidfilm 23 in einem im
Vergleich mit dem Zustand von Fig. 5B noch glatteren Zustand abge
schieden. Die Tiefe δ der Einbuchtung in der Oberfläche des Oxid
films 23 beträgt somit
Fig. 6 zeigt graphisch die
Beziehung zwischen t₁ und δ, indem das oben beschriebene Ergebnis
zusammengefaßt wird.
Die oben angeführte Relation basiert jedoch auf einer vereinfachten
Logik, die annimmt, daß das anisotrope Ätzen nur in vertikaler Rich
tung fortschreitet. In der Praxis schreitet aber selbst bei aniso
tropem Ätzen der Ätzvorgang in gewissem Umfang auch in horizontaler
Richtung fort. Hierdurch wird das sogenannte Seitenätzen verursacht.
Die Breite W2 des Seitenwandabstandshalters 24 ist daher kleiner als
die Dicke t1 des Oxidfilms 23, wie in Fig. 7A dargestellt ist, und
wird grob durch t1=1,5W2 dargestellt. Zieht man die oben angeführte
Relation in Betracht, so wird der Oxidfilm 23 vorher abgeschieden,
so daß die Dicke t1 des Oxidfilms 23 etwa 1,5-mal größer als die ge
wünschte Breite W2 des Seitenwandabstandshalters 24 ist. Im allge
meinen kann eine optimale Transistorcharakteristik erhalten werden,
wenn die Breite W2 des Seitenwandabstandshalters 24 auf ungefähr
0,1 µm eingestellt wird. In diesem Fall wird die Dicke des Oxidfilms
23 auf etwa 0,15 µm eingestellt und nach dem Ausführen eines aniso
tropen Ätzprozesses zur Bildung des Seitenwandabstandshalters 24
wird eine Einbuchtung mit der Tiefe δ erzeugt, wie in Fig. 7B darge
stellt ist. Die Beziehung zwischen W1 und δ variiert wie in Fig. 7C
dargestellt ist. Wie aus der graphischen Darstellung in Fig. 7C er
sichtlich ist, ändert sich δ innerhalb eines W1-Bereiches,
bei dem W1=2W2 (=0,2 µm) ist,
nur leicht. Im Bereich, der durch 2W2<W1<2t1 dargestellt wird, än
dert sich δ jedoch erheblich, so daß der Wert von δ entsprechend dem
Unterschied der Dicke in der Ebene ansteigt.
Es ist daher ersichtlich, daß die Beziehung die Darstellung W1<2W2
erfüllen sollte.
Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von
den Figuren zeigen:
Fig. 1A bis 1D Querschnitte, die aufeinanderfolgend einen Teil des
Herstellungsprozesses für herkömmliche DRAM-Speicherzellen
darstellen;
Fig. 2 eine Draufsicht, die schematisch die Struktur eines DRAMs
darstellt;
Fig. 3A bis 3C Querschnitte und Draufsichten der Strukturen, die
in den Zwischenschritten des Prozesses gebildet werden,
und die zur Erläuterung von Problemen im Herstellungs
prozeß des herkömmlichen DRAMs auftreten, wobei Fig. 3C
eine Draufsicht, Fig. 3A einen Querschnitt entlang der
Achse C-C in Fig. 3C und Fig. 3B einen Querschnitt entlang
der Achse D-D in Fig. 3C darstellt;
Fig. 4A einen Querschnitt, der die Abscheidung eines Oxidfilms
durch das CVD-Verfahren darstellt;
Fig. 4B einen Querschnitt, der den Zustand darstellt, in dem ein
Seitenwandabstandshalter durch reaktive Ionenätzung
gebildet wird, die nur in vertikaler Richtung vollständig
anisotrop ist;
Fig. 5A bis 5C Querschnitte der Abscheidung eines Oxidfilms in den
Raum zwischen den Seitenwänden zweier Gate-Elektroden,
wenn t1<W1/2, t1=W1/2 bzw. t1<W1/2 gilt;
Fig. 6 eine graphische Darstellung der Beziehung zwischen der
Abscheidungsdicke t1 eines Oxidfilms und der Tiefe δ einer
Einbuchtung;
Fig. 7A ein Diagramm der Beziehung zwischen der Breite W2 eines
Seitenwandabstandshalters und der Dicke t1 eines
Oxidfilms, wenn der Seitenwandabstandshalter durch
reaktive Ionenätzung gebildet wird und die Seitenwand
ätzung in Betracht gezogen wird;
Fig. 7B einen Querschnitt des Zustands nach der reaktiven
Ionenätzung in der Praxis, wenn der Abstand W1 zwischen
zwei benachbarten Gate-Elektroden gleich 2W2 ist;
Fig. 7C eine graphische Darstellung der Beziehung zwischen W1 und
δ, wenn in der Praxis eine reaktive Ionenätzung
ausgeführt wird;
Fig. 8A bis 8C Querschnitte und Draufsichten einer Struktur, die
in den Zwischenstufen des Herstellungsprozesses gebildet
wird, um die Funktion und Auswirkung einer Ausführungsform
der Erfindung zu erläutern, wobei Fig. 8C eine Draufsicht,
Fig. 8A einen Querschnitt entlang der Achse C-C in Fig. 8C
und Fig. 8B einen Querschnitt entlang der Achse D-D in
Fig. 8C darstellt;
Fig. 9A bis 9I Querschnitte, die nacheinander den Herstellungs
prozeß in einer Ausführungsform der Erfindung darstellen;
und
Fig. 10A bis 10C Querschnitte eines Teils des Prozesses, wenn die
Erfindung nicht auf die Ausführung der Fig. 9A bis 9I
angewandt wird, wobei Fig. 10A der Fig. 9E, die Fig. 10B
der Fig. 9G und die Fig. 10C der Fig. 9H entspricht.
Unter Bezugnahme auf die Fig. 8A bis 8C und 9A bis 9I wird nun eine
Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung
beschrieben.
Die Fig. 9A bis 9I zeigen Querschnitte, die den Herstellungsprozeß
der DRAM-Speicherzellen in der Ausführungsform darstellen. In der
vorliegenden Erfindung wird ein Bauelementisolierbereich 2 zur Iso
lierung und Trennung aktiver Bereiche auf der Oberfläche eines Halb
leitersubstrats 1 geschaffen, das aktive Bereiche vom p-Typ aufweist
(Fig. 9A).
Dann werden hintereinander ein Gate-Isolierfilm 3, eine mit Stör
stellen dotierte Polysiliziumschicht 4 und eine Isolierschicht 5 auf
der gesamten Oberfläche des Halbleitersubstrats gebildet. Durch se
lektives Entfernen dieser Schichten mittels Photolithographie und Ät
zen werden die Gate-Elektroden 6a, 6b, 6c und 6d geschaffen. Unter
Verwendung der Gate-Elektroden 6a, 6b, 6c und 6d als Masken werden
n-Störstellenionen wie Phosphor und Arsen in die Oberfläche des
Halbleitersubstrats 1 implantiert, um n-Störstellenbereiche 7a nied
riger Konzentration zu bilden. Dann wird auf der gesamten Oberfläche
ein Oxidisolationsfilm abgeschieden und dieser einem anisotropen Ät
zen ausgesetzt, um auf jeder Seitenwand der Gate-Elektroden 6a, 6b,
6c und 6d eine Isolierschicht 8 zu schaffen. Nun werden unter Ver
wendung der Gate-Elektroden 6a, 6b, 6c und 6d sowie der Isolier
schichten 8 als Masken n-Störstellenionen wie Phosphor und Arsen in
die Oberfläche des Halbleitersubstrats 1 implantiert, um einen n-
Störstellenbereich 7b hoher Konzentration zu bilden, wie in Fig. 9B
dargestellt ist. Beim Prozeß zur Musterung der Gate-Elektroden 6a,
6b, 6c und 6d wird der Abstand W1 zwischen den Gate-Elektroden 6c
und 6d (siehe Fig. 9B) kleiner als die zweifache Dicke W2 der Iso
lierschicht 8 gebildet, die auf jeder der Seitenwände der Gate-Elek
troden 6a, 6b im aktiven Bereich geschaffen ist. Der Raum 14 zwi
schen den Gate-Elektroden 6c und 6d auf dem Bauelementisolierbereich
wird mit Isolierfilm nahezu gefüllt.
Anschließend wird eine Schicht 9 aus hochschmelzendem Metall wie
Wolfram, Molybdän, Titan etc. auf der gesamten Oberfläche des Halb
leitersubstrats 1 abgeschieden (Fig. 9C). Der hochschmelzenden Me
tallschicht 9 wird dann durch Photolithographie und Ätzen ein vorbe
stimmtes Muster aufgeprägt, um eine leitende Verdrahtungsschicht 10
zu bilden, die mit einem der Source/Drain-Bereiche 7 in direktem
Kontakt steht (Fig. 9D).
Die durch den oben beschriebenen Prozeß geschaffenen Gate-Elektroden
6a, 6b, 6c und 6d bilden die Wortleitungen und die leitenden Verbin
dungsschichten 10 die Bitleitungen der DRAM-Speicherzellen.
Der Rand der leitenden Verdrahtungsschicht wird mit einer Isolier
schicht 15 bedeckt. In der Isolierschicht 15 wird das Seitenende der
leitenden Verdrahtungsschicht 10 durch anisotropes Ätzen gebildet.
Gleichzeitig wird auch eine Isolierschicht 16 auf der freiliegenden
Oberfläche der Isolierschicht 8 auf den Seitenwänden der Gate-Elek
troden 6a, 6b, 6c und 6d gebildet. Der Abschnitt im Raum 14 zwischen
den Gate-Elektroden 6c, 6d wird entsprechend der Bildung der Iso
lierschicht 16 erneut flacher. Nachdem die Isolierschichten 15 und
16 geschaffen worden sind, wird durch das CVD-Verfahren eine mit
Störstellen dotierte Polysiliziumschicht 17 auf der gesamten Ober
fläche des Halbleitersubstrats 1 abgeschieden. Störstellen mit einer
Konzentration von mehr als 1020/cm3 werden in die Polysilizium
schicht 17 injiziert (Fig. 9E).
Eine Isolierschicht 18 aus z. B. einem Siliziumoxidfilm wird dick auf
der gesamten Oberfläche der Polysiliziumschicht 17 abgeschieden. Wie
in Fig. 9F dargestellt ist, wird ferner auf der Oberfläche der Iso
lierschicht 18 einer Photolackmaske 19 durch ein Lithographieverfah
ren etc. eine vorbestimmte Form aufgeprägt. Anschließend wird die
Isolierschicht 18 selektiv z. B. durch anisotropes Ätzen entfernt.
Dann wird die Photolackmaske 19 entfernt. Dann wird eine mit Störstel
len dotierte Polysiliziumschicht 20 mit einer Dicke von etwa 50,0 nm
auf der gesamten Oberfläche des Halbleitersubstrats 1 durch das CVD-
Verfahren geschaffen. Es sei bemerkt, daß Störstellen mit einer
Konzentration von 1020/cm3 und mehr in die Polysiliziumschicht 20
injiziert werden.
Ein (nicht dargestellter) dicker Photolack wird aufgebracht, um die
Oberfläche der Polysiliziumschicht vollständig zu bedecken. Der Pho
tolack wird zurückgeätzt, um den Teil der Polysiliziumschicht 20
freizulegen, der die Deckfläche der Isolierschicht 18 bedeckt. Die
freiliegende Polysiliziumschicht 20 wird geätzt und dann wird die
Isolierschicht 18 in selbstausrichtender Weise weggeätzt. Die Ober
fläche der Polysiliziumschicht 17 ist innerhalb einer Öffnung frei
gelegt, die geschaffen wird, nachdem die Isolierschicht 18 durch Ät
zen entfernt worden ist. Ferner wird ein anisotropes Ätzen ausge
führt, um nur den freiliegenden Bereich der Polysiliziumschicht 17
in selbstausrichtender Weise zu entfernen. Fig. 9H zeigt den Zu
stand, nachdem der Photolack entfernt worden ist.
Über der gesamten freiliegenden Polysiliziumschicht 20 wird ein Si
liziumnitridfilm, ein Siliziumoxidfilm oder eine zusammengesetzter
Film aus diesen als dielektrische Schicht 21 aufgebracht. Ferner
wird über der gesamten dielektrischen Schicht 21 eine obere Elek
trode (Zellenplatte) 22 aus z. B. einer leitenden Polysiliziumschicht
etc. geschaffen. Die Zellenplatte kann beispielsweise aus einem Me
tall mit hohem Schmelzpunkt gebildet werden. Die Deckfläche der obe
ren Elektrode 22 wird ferner mit einem dicken Zwischenschichtiso
lierfilm 23 bedeckt. An einer vorbestimmten Stelle wird im Zwischen
schichtisolierfilm 23 ein Kontaktloch geschaffen und ein Leiter aus
z. B. Polysilizium oder Wolfram in das (nicht dargestellte) Kontakt
loch gefüllt. Auf der Oberfläche des Zwischenschichtisolierfilms 23
werden in einer vorbestimmten Form Verdrahtungsschichten 24 aus Alu
minium etc. gebildet und deren Oberflächen mit einem Schutzfilm 25
bedeckt, wodurch die in Fig. 9I dargestellte Struktur vervollstän
digt ist.
Die Struktur im oben angeführten Prozeß in Übereinstimmung mit der
Erfindung ist nach der Bildung der leitenden Verdrahtungsschicht 10
und des Isolierfilms 15, der diese Schicht bedeckt, in den Fig. 8A
und 8B im Querschnitt und in Fig. 8C in einer Draufsicht gezeigt.
Fig. 8A zeigt einen Querschnitt entlang der Achse C-C in Fig. 8C und
Fig. 8B einen Querschnitt entlang der Achse D-D in Fig. 8C. Die
durch geneigte Linien in der Draufsicht von Fig. 8C umgebenen Innen
bereiche stellen aktive Bereiche 12 dar und die außerhalb hiervon lie
genden Abschnitte sind Bauelementisolierbereiche. Bezüglich dieser
Figuren sind die Gate-Elektroden 6a, 6b, 6c und 6d so gemustert, daß
die Breite W1 des Raumes zwischen den einander gegenüberliegenden
Seitenwänden benachbarter der Gate-Elektroden 6a, 6b, 6c und 6d im
Bauelementisolierbereich kleiner als die zweifache Breite W2 der
Isolierschicht 8 auf der bedeckten Seite der leitenden Verdrahtungs
schicht im aktiven Bereich ist. Entsprechend wird bei der Bildung
der Isolierschicht 8 ein wesentlicher Teil des Raumes 14 mit der
Breite W1 gefüllt, wie dies in Fig. 9B dargestellt ist. Entsprechend
wird die Einbuchtung des Abschnitts vermindert, wodurch die Uneben
heit im darunterliegenden Teil des Bauelementisolierbereiches 2 bei
der Bildung der leitenden Verdrahtungsschicht 10 reduziert wird. Die
Schwierigkeiten, die im herkömmlichen Beispiel beobachtet worden
sind, wie z. B. eine Verminderung der Dicke der leitenden Verdrah
tungsschicht 10 und ein Abbruch der Verbindung durch die Unklarheit
des Kontrastes bei der Photolithographie, wenn die leitende Verdrah
tungsschicht 10 gemustert wird, sind daher gelöst.
Ferner wird im Prozeß zur Bildung der Isolierschicht 15 zum Bedecken
des Randes der leitenden Verdrahtungsschicht 10 der obere Teil des
Raumes 14 noch flacher.
Unter den Effekten durch die vorliegende Ausführungsform werden nun
die folgenden Vorteile ausgeführt, die sich vom Effekt im Zusammen
hang mit der Bildung der leitenden Verdrahtungsschicht 10
(Bitleitungen) unterscheiden. Wird im Prozeß der oben beschriebenen
Ausführungsform die Erfindung nicht angewandt, d. h. weisen die Ab
stände zwischen den einander gegenüberliegenden Wänden benachbarter
der Gate-Elektroden 6a, 6b, 6c und 6d im aktiven Bereich 12 und auf
der Oberfläche des Bauelementisolierbereiches 2 denselben Wert auf,
so ergibt sich das folgende Problem.
Wird bei der oben beschriebenen Ausführungsform der Abstand zwischen
den einander gegenüberliegenden Seitenwänden zweier benachbarter der
Gate-Elektroden 6a, 6b, 6c und 6d auf der Oberfläche des aktiven Be
reiches und der Oberfläche des Bauelementisolierbereiches 2 auf den
selben Wert eingestellt, so sieht der Herstellungsprozeß wie in den
Fig. 10A bis 10C aus. Die Fig. 10A, 10B und 10C entsprechen den Fig.
9E, 9G bzw. 9H in der oben beschriebenen Ausführungsform. Beim Pro
zeß, der in den Fig. 10A bis 10C dargestellt ist, ist der Raum 14
zwischen den einander gegenüberliegenden Seiten der Gate-Elektroden
6c und 6d auf der Oberfläche des Bauelementisolierbereiches nach der
Bildung der Isolierschicht 8 oder der Isolierschicht 15 noch nicht
gefüllt. Dies führt zu einer großen Einbuchtung. Der Raum 14 wird
daher bei der Bildung der Polysiliziumschicht 17 mit Polysilizium
aufgefüllt, wie in Fig. 10A dargestellt ist. Durch den nachfolgenden
Prozeß in Fig. 10B und 10C wird daher anschließend eine Struktur
entsprechend der oben beschriebenen Ausführungsform der Fig. 9H ge
schaffen. Beim selbstausrichtenden Ätzprozeß der Isolierschicht 18
und der Polysiliziumschicht 17 muß die Polysiliziumschicht 17 bis
auf den Boden des Raumes 14, d. h. zur Oberfläche des Bauelementiso
lierbereiches 2 vollständig weggeätzt werden. Dies führt zu einem
exzessiven Ätzen des Abschnitts der Isolierschicht 26, die die Gate-
Elektroden 6c, 6d bedeckt. Hierdurch wird die Isolation zwischen der
oberen zu bilden Elektrode (entsprechend der oberen Elektrode 22 in
Fig. 9I) und der Polysiliziumschicht 4 der Gate-Elektroden 6c und 6d
verschlechtert. Demgegenüber wird beim Prozeß der Ausführungsform in
den Fig. 9A bis 9I der Raum 14 zwischen den einander gegenüberlie
genden Seitenwänden der Gate-Elektroden 6c, 6d auf dem Bauelementi
solierbereich 2 mit einem Isolator gefüllt und flach gemacht. Daher
kann das Ätzen der Polysiliziumschicht 17 in selbstausrichtender
Weise auf den Oberflächen zwischen den flach gemachten Isolier
schichten ausgeführt werden. Damit führt die oben beschriebene Aus
führungsform nicht zu einem exzessiven Ätzvorgang.
Claims (8)
1. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit aktiven Bereichen eines ersten Leitfähigkeitstyps,
einen auf der Oberfläche des Halbleitersubstrats geschaffenen Bauelementisolierbereich (2) zur Isolierung und Trennung der aktiven Bereiche,
eine Mehrzahl von Gate-Elektroden (6a, 6b, 6c, 6d), die ungefähr parallel zueinander auf der Oberfläche des Halbleitersubstrats (1) und des Bauelementisolierbereiches (2) gebildet sind,
Source-/Drainbereiche (7) eines zweiten Leitfähigkeitstyps, die in den aktiven Bereichen gebildet sind,
eine Isolierschicht (5) zum Bedecken der Deckflächen der Gate-Elektroden (6a, 6b, 6c, 6d),
eine Isolierschicht (8) zum Bedecken der Seitenwände der Gate-Elektroden (6a, 6b, 6c, 6d), die durch ganzflächiges Abscheiden eines Isolationsfilmes und anisotropes Ätzen desselben hergestellt ist,
eine leitende Verdrahtungsschicht (10), die elektrisch mit einem der Source-/Drainbereiche (7) verbunden und so gebildet ist, daß sie sich ungefähr senkrecht zu den Gate-Elektroden (6a, 6b, 6c, 6d) auf der Oberfläche der Isolierschichten (5, 8) erstreckt, die die Gate-Elektroden (6a, 6b, 6c, 6d) bedecken,
dadurch gekennzeichnet, daß der Abstand zwischen den einander gegenüberliegenden Seitenwänden von zwei benachbarten Gate-Elektroden (6c, 6d) auf der Oberfläche des Bauelementisolierbereiches (2) so gebildet ist, daß er kleiner ist als die zweifache Dicke der dünnsten der Isolierschichten (8), die die Seitenwände der Gate-Elektroden (6a, 6b) auf den Oberflächen der aktiven Bereiche bedecken.
ein Halbleitersubstrat (1) mit aktiven Bereichen eines ersten Leitfähigkeitstyps,
einen auf der Oberfläche des Halbleitersubstrats geschaffenen Bauelementisolierbereich (2) zur Isolierung und Trennung der aktiven Bereiche,
eine Mehrzahl von Gate-Elektroden (6a, 6b, 6c, 6d), die ungefähr parallel zueinander auf der Oberfläche des Halbleitersubstrats (1) und des Bauelementisolierbereiches (2) gebildet sind,
Source-/Drainbereiche (7) eines zweiten Leitfähigkeitstyps, die in den aktiven Bereichen gebildet sind,
eine Isolierschicht (5) zum Bedecken der Deckflächen der Gate-Elektroden (6a, 6b, 6c, 6d),
eine Isolierschicht (8) zum Bedecken der Seitenwände der Gate-Elektroden (6a, 6b, 6c, 6d), die durch ganzflächiges Abscheiden eines Isolationsfilmes und anisotropes Ätzen desselben hergestellt ist,
eine leitende Verdrahtungsschicht (10), die elektrisch mit einem der Source-/Drainbereiche (7) verbunden und so gebildet ist, daß sie sich ungefähr senkrecht zu den Gate-Elektroden (6a, 6b, 6c, 6d) auf der Oberfläche der Isolierschichten (5, 8) erstreckt, die die Gate-Elektroden (6a, 6b, 6c, 6d) bedecken,
dadurch gekennzeichnet, daß der Abstand zwischen den einander gegenüberliegenden Seitenwänden von zwei benachbarten Gate-Elektroden (6c, 6d) auf der Oberfläche des Bauelementisolierbereiches (2) so gebildet ist, daß er kleiner ist als die zweifache Dicke der dünnsten der Isolierschichten (8), die die Seitenwände der Gate-Elektroden (6a, 6b) auf den Oberflächen der aktiven Bereiche bedecken.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Gate-Elektroden (6a, 6b, 6c, 6d) die Wortleitungen von
DRAM-Speicherzellen bilden und
die leitende Verdrahtungsschicht (10) eine Bitleitung der Speicherzellen
bildet.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß die Breite der jeweiligen Gate-Elektrode (6a, 6b,
6c, 6d) auf dem Bauelementisolierbereich (2) größer als auf den
aktiven Bereichen ist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die Source-/Drainbereiche (7) aus
Störstellenbereichen (7a) niedriger Konzentration und Störstellenbereichen
(7b) hoher Konzentration gebildet sind.
5. Herstellungsverfahren für eine Halbleitereinrichtung, mit den
Schritten:
- a) Bilden eines Bauelementisolierbereiches (2) auf der Oberfläche eines Halbleitersubstrats (1) mit aktiven Bereichen eines ersten Leitfähigkeitstyps zur Isolierung und Trennung der aktiven Bereiche,
- b) Bilden einer Mehrzahl von Gate-Elektroden (6a, 6b, 6c, 6d), die ungefähr parallel zueinander auf der Oberfläche des Halbleitersubstrats (1) und des Bauelementisolierbereiches (2) angeordnet sind und deren Deckflächen mit einer Isolierschicht bedeckt sind, nachdem die Bauelementisolierbereiche (2) geschaffen worden sind,
- c) Bilden von Source-/Drainbereichen (7a) niedriger Konzentration durch Implantieren von Störstellenionen eines zweiten Leitfähigkeitstyps in die Oberfläche des Halbleitersubstrats (1) unter Verwendung der Gate-Elektroden (6a, 6b) als Maske,
- d) Abscheiden eines Isolierfilmes mit einer vorbestimmten Dicke auf dem gesamten Halbleitersubstrat (1), nachdem die Gate-Elektroden geschaffen worden sind,
- e) Bilden von Isolierschichten (8) mit einer vorbestimmten Dicke auf den Seitenwänden der Gate-Elektroden (6a, 6b, 6c, 6d) durch anisotropes Ätzen des abgeschiedenen Isolierfilmes,
- f) Bilden von Source-/Drainbereichen (7b) hoher Konzentration durch Implantieren von Störstellenionen des zweiten Leitfähigkeitstyps in die Oberfläche des Halbleitersubstrats (1) unter Verwendung der Gate-Elektroden (6a, 6b) und der Isolierschichten (8) als Masken,
- g) Bilden einer leitenden Verdrahtungsschicht (10), die auf dem Halbleitersubstrat (1) in einer Richtung ungefähr senkrecht zu den Gate-Elektroden (6a, 6b, 6c, 6d) gebildet und elektrisch mit den Source-/Drainbereichen (7b) hoher Konzentration verbunden ist,
- h) wobei im Prozeß zur Herstellung der Gate-Elektroden die Gate-Elektroden (6a, 6b, 6c, 6d) so gemustert werden, daß die Abstände (14) zwischen den einander gegenüberliegenden Seitenwänden zweier benachbarter Gate-Elektroden (6c, 6d) auf dem Bauelementisolierbereich (2) kleiner als die zweifache Dicke der Isolierschichten (8) ist, die auf den Seitenwänden der Gate-Elektroden (6a, 6b) in den aktiven Bereichen gebildet sind.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß nach
der Bildung der Gate-Elektroden (6a, 6b, 6c, 6d) die Dicke des
auf dem gesamten Halbleitersubstrat (1) abzuscheidenden Isolierfilms
so eingestellt wird, daß sie 1,5mal größer als die Dicke
der Isolierschichten (8) ist, die auf den Seitenwänden der Gate-Elektroden
(6a, 6b, 6c, 6d) in den aktiven Bereichen gebildet
werden sollen.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß
die Gate-Elektroden (6a, 6b, 6c, 6d) durch aufeinanderfolgendes
Bilden eines Gate-Isolierfilms (3), einer mit Störstellen do
tierten Polysiliziumschicht (4) und eines Oxidisolierfilms (5)
auf der gesamten Oberfläche des Halbleitersubstrats und selektives
Entfernen dieser drei Schichten durch Photolithographie und
Ätzen geschaffen werden.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet,
daß der Prozeß der Bildung der leitenden Verdrahtungsschicht
(10) ausgeführt wird durch Abscheiden einer hochschmelzenden
Metallschicht (9) auf dem gesamten Halbleitersubstrat (1)
und selektives Entfernen der hochschmelzenden Metallschicht (9)
durch Photolithographie und Ätzen.
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8339 | Ceased/non-payment of the annual fee |