JPH04111629U - マイクロコンピユータ - Google Patents

マイクロコンピユータ

Info

Publication number
JPH04111629U
JPH04111629U JP2237891U JP2237891U JPH04111629U JP H04111629 U JPH04111629 U JP H04111629U JP 2237891 U JP2237891 U JP 2237891U JP 2237891 U JP2237891 U JP 2237891U JP H04111629 U JPH04111629 U JP H04111629U
Authority
JP
Japan
Prior art keywords
circuit
display
data
image
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2237891U
Other languages
English (en)
Other versions
JP2547332Y2 (ja
Inventor
敬和 矢野
Original Assignee
シチズン時計株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シチズン時計株式会社 filed Critical シチズン時計株式会社
Priority to JP2237891U priority Critical patent/JP2547332Y2/ja
Publication of JPH04111629U publication Critical patent/JPH04111629U/ja
Application granted granted Critical
Publication of JP2547332Y2 publication Critical patent/JP2547332Y2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Power Sources (AREA)
  • Calculators And Similar Devices (AREA)
  • Microcomputers (AREA)
  • Digital Computer Display Output (AREA)

Abstract

(57)【要約】 【目的】マイクロコンピュータの消費電力を削減するシ
ステムを提供すること。 【構成】保持メモリ回路１１６の入出力の並列ビット数
（Ｎ１とする）を表示コントローラ１０３の出力の並列
ビット数（Ｎ２とする）より多くし、保持メモリ回路１
１６の入力側に並列ビット数をＮ２からＮ１に変える変
換回路Ａ１１０を、保持メモリ回路１１６の出力側とＬ
ＣＤ回路１０７の間に並列ビット数をＮ１からＮ２に変
える変換回路Ｂ１２０を設け、保持メモリ回路１１６を
低周波数で動作させる。 【効果】マイクロコンピュータの表示省電システムの構
成要素である保持メモリ回路を低周波数で動作できるの
で、表示部の一層の省電ができる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、マイクロコンピュータの省電システムに関する。
【０００２】
【従来の技術】
ラップトップ型あるいはノートブック型のマイクロコンピュータは、その携帯 性のよさから広く普及しつつある。 ところで、このようなマイクロコンピュー タに共通している問題の１つは消費電力である。すなわち、これらのマイクロコ ンピュータは携帯用電源として電池を用いているが、通常動作だと２〜５時間程 度しか動作しないのが現状である。この問題の対策の一つとして、マイクロコン ピュータにおける表示の省電を行うシステムが本考案者により既に発明されてい る（特願平ー３２９９６２号）。図３はこのシステムの通常消費電力表示モード 時のブロック図を示す。アドレスバス１０１を介してＣＰＵ１０２に通じている 表示コントローラ１０３はＶＲＡＭ１０４の表示データをＬＣＤデータ１０８と してＬＣＤ同期信号１０９とともに画像回路１０５を通してＬＣＤ回路１０７に 出力し、低消費電力表示モードに切り替わる直前のＬＣＤデータをＬＣＤ同期信 号１０９に従って保持メモリ回路１０６に記憶する。 図４はこのシステムの低 消費電力表示モード時のブロック図を示す。画像回路１０５から発生した疑似Ｌ ＣＤ同期信号２０１に従って、保持メモリ回路１０６中のデータはＬＣＤ保持デ ータ２０２として画像回路１０５を介してＬＣＤ回路１０７に出力される。同時 に、画像回路１０５から発生した疑似ＬＣＤ同期信号２０１はＬＣＤ回路に出力 する。すなわち、消費電力の大きい表示コントローラ１０３を停止させて、表示 コントローラから送られた最後のデータを、データが更新されるまで低消費電力 表示モードで表示し続けるものである。
【０００３】
【考案が解決しようとする課題】
上記のシステムでは表示コントローラから出力されるＬＣＤデータの並列ビッ ト数（回路に同一タイミングで入出力されるデータのビット数）に従ってＬＣＤ データを保持メモリ回路に入出力しているが、表示システムの回路規模の制限か ら表示コントローラの入出力の並列ビット数を自由に増やすことができない。こ のため、低消費電力表示モードにおいても、保持メモリ回路で高い周波数の同期 信号が必要となり、これに伴って消費電力も大きくなる。本考案はこの問題を解 決し、低い周波数の同期信号を用いて消費電力の小さいマイクロコンピュータを 提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本考案は、表示素子、表示画像発生回路、第１の 画像表示記憶回路、画像固定表示用の第２の画像表示記憶回路を備え、通常消費 電力表示モード時に前記第１の画像表示記憶回路に記憶されたデータを前記表示 画像発生回路を介して前記表示素子に表示するとともに前記第２の画像表示記憶 回路に該データを記憶させ、低消費電力表示モード時に前記表示画像発生回路を 停止させ、前記第２の画像表示記憶回路中のデータを前記表示素子に表示するマ イクロコンピュータにおいて、前記第２の画像表示記憶回路のデータの入出力の 並列ビット数を前記表示画像発生回路の出力の並列ビット数より多くし、表示画 像発生回路と第２の画像表示記憶回路の間に表示画像発生回路の出力の並列ビッ ト数でデータを入力し、第２の画像表示記憶回路のデータ入出力の並列ビット数 でデータを出力する第１の変換回路を設け、前記第２の画像表示記憶回路と前記 表示素子の間に第２の画像表示記憶回路のデータ入出力の並列ビット数でデータ を入力し、表示画像発生回路の出力の並列ビット数で前記表示素子にデータを出 力する第２の変換回路を設けたことを特徴とする。
【０００５】
【作用】
通常消費電力表示モード時に第２の画像表示記憶回路にデータを書き込む時の 駆動信号の周波数が並列ビット数が多い分低くすることができるので記憶回路の 消費電力を低減することができ、さらに低消費電力表示モード時にも第２の画像 表示記憶回路からデータを読み出す時の駆動信号の周波数が並列ビット数が多い 分低くすることができるので消費電力を低減することができる
【０００６】
【実施例】
図１に本考案に基づく実施例の通常消費電力表示モード時のブロック図を、図 ２に低消費電力表示モード時のブロック図を示す。ここで、ＣＰＵ１０２は例え ばインテル社の８０Ｃ８８等の中央演算装置に相当する。ＶＲＡＭ１０４は公知 の通りマイクロコンピュータに使われるダイナミックＲＡＭ等を用いた記憶回路 素子を用いたビデオメモリのことで第１の画像表示記憶回路に相当する。保持メ モリ回路１１６はＬＣＤデータを記憶できるダイナミックＲＡＭ等を用いた８ビ ットパラレルのＬＣＤデータを扱う記憶回路素子を含む回路であり、画像固定表 示用の第２の画像表示記憶回路に相当する。表示コントローラ１０３は通常のＶ ＧＡコントローラ等と呼ばれているマイクロコンピュータ用回路であり表示画像 発生回路に相当する。ＬＣＤ回路１０７はＬＣＤデータ１１１を処理する機能を 持つ液晶表示体を含む表示回路で表示素子に相当する。画像回路１０５は表示コ ントローラ１０３からのデータを入力しＬＣＤ回路１０７、保持メモリ回路１１ ６を制御する回路である。変換回路Ａ１１０は４ビットのＬＣＤデータ１０８を ８ビットパラレルのＬＣＤデータ１１１に変換しＬＣＤ同期信号１０９を分周し てＬＣＤ同期信号１１２を出力する役割をする第１の変換回路に相当する。変換 回路Ｂ１２０は８ビットのＬＣＤデータ１１１を４ビットのＬＣＤデータ１１８ に変換し疑似同期信号１１３を分周して疑似同期信号１１７を出力する役割をす る第２の変換回路に相当する。以下、本実施例のシステムの動作について説明す る。
【０００７】 次に、図１に基づいて本システムの通常消費電力表示モード時の動作について 説明する。表示コントローラ１０３はＶＲＡＭ１０４の内容をスキャンして所定 の演算を行い、その結果としての画像データをＬＣＤ用に変換してＬＣＤデータ １０８を出力すると同時にＬＣＤ駆動のためのＬＣＤ同期信号１０９を出力する 。画像回路１０５はＬＣＤデータ１０８とＬＣＤ同期信号１０９を変換回路Ａ１ １０およびＬＣＤ回路１０７に出力する。変換回路Ａ１１０はＬＣＤデータ１０ ８を４ビットパラレルから８ビットパラレルに変換してＬＣＤデータ１１１とし 、ＬＣＤ同期信号１０９を２分の１分周してＬＣＤ同期信号１１２とする。ＬＣ Ｄ回路１０７はＬＣＤデータ１０８をＬＣＤ同期信号１０９に応じてＬＣＤに表 示する。その間にＬＣＤデータ１１１はＬＣＤ同期信号１１２に応じて保持メモ リ回路１１６に転送され記憶される。
【０００８】 次に、図２に基づいて低消費電力表示モード時の動作について説明する。表示 コントローラ１０３は停止させる。このとき、表示コントローラ１０３内のコン トロールレジスタおよびＶＲＡＭ１０４の内容は保持されている。画像回路１０ ５は疑似同期信号１１３を発生してＬＣＤ回路１０７に出力すると同時に変換回 路Ｂ１２０にも出力する。変換回路Ｂ１２０内は疑似同期信号１１３を２分の１ 分周して疑似同期信号１１７を出力する。保持メモリ回路１１６内の保持ＬＣＤ データ１１４は疑似同期信号１１７に応じて８ビットパラレルで変換回路Ｂ１２ ０に出力され、変換回路Ｂ１２０により４ビットパラレルに変換され、ＬＣＤ回 路１０７に疑似同期信号１１３に応じて出力される。
【０００９】
【考案の効果】
本考案の構成によるマイクロコンピュータにより、従来の表示の低電力システ ムによる消費電流をさらに低減させることができる。
【図面の簡単な説明】
【図１】本考案に基づく実施例の通常消費電力表示モー
ド時のブロック図である。
【図２】本考案に基づく実施例の低消費電力表示モード
時のブロック図である。
【図３】従来のマイクロコンピュータ表示部の通常消費
電力表示モード時のブロック図である。
【図４】従来のマイクロコンピュータ表示部の低消費電
力表示モード時のブロック図である。
【符号の説明】
１０２ ＣＰＵ １０３ 表示コントローラ １０４ ＶＲＡＭ １０５ 画像回路 １１６ 保持メモリ回路 １０７ ＬＣＤ回路 １１０ 変換回路Ａ １２０ 変換回路Ｂ

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 表示素子、表示画像発生回路、第１の画
    像表示記憶回路、画像固定表示用の第２の画像表示記憶
    回路を備え、通常消費電力表示モード時に前記第１の画
    像表示記憶回路に記憶されたデータを前記表示画像発生
    回路を介して前記表示素子に表示するとともに前記第２
    の画像表示記憶回路に該データを記憶させ、低消費電力
    表示モード時に前記表示画像発生回路を停止させ、前記
    第２の画像表示記憶回路中のデータを前記表示素子に表
    示するマイクロコンピュータにおいて、前記第２の画像
    表示記憶回路のデータの入出力の並列ビット数を前記表
    示画像発生回路の出力の並列ビット数より多くし、表示
    画像発生回路と第２の画像表示記憶回路の間に表示画像
    発生回路の出力の並列ビット数でデータを入力し、第２
    の画像表示記憶回路のデータ入出力の並列ビット数でデ
    ータを出力する第１の変換回路を設け、前記第２の画像
    表示記憶回路と前記表示素子の間に第２の画像表示記憶
    回路のデータ入出力の並列ビット数でデータを入力し、
    表示画像発生回路の出力の並列ビット数で前記表示素子
    にデータを出力する第２の変換回路を設けたことを特徴
    とするマイクロコンピュータ。
JP2237891U 1991-03-15 1991-03-15 マイクロコンピュータ Expired - Lifetime JP2547332Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2237891U JP2547332Y2 (ja) 1991-03-15 1991-03-15 マイクロコンピュータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2237891U JP2547332Y2 (ja) 1991-03-15 1991-03-15 マイクロコンピュータ

Publications (2)

Publication Number Publication Date
JPH04111629U true JPH04111629U (ja) 1992-09-29
JP2547332Y2 JP2547332Y2 (ja) 1997-09-10

Family

ID=31907895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2237891U Expired - Lifetime JP2547332Y2 (ja) 1991-03-15 1991-03-15 マイクロコンピュータ

Country Status (1)

Country Link
JP (1) JP2547332Y2 (ja)

Also Published As

Publication number Publication date
JP2547332Y2 (ja) 1997-09-10

Similar Documents

Publication Publication Date Title
US8022959B1 (en) Loading an internal frame buffer from an external frame buffer
US5335322A (en) Computer display system using system memory in place or dedicated display memory and method therefor
JPS63153583A (ja) 表示装置
US6674423B2 (en) Drive unit and liquid crystal device
JP4916156B2 (ja) 半導体集積回路装置
JPH04111629U (ja) マイクロコンピユータ
JP2595243Y2 (ja) マイクロコンピュータ
JP2549765B2 (ja) マイクロコンピュータ
KR100472478B1 (ko) 메모리 억세스 제어방법 및 장치
JP2582417Y2 (ja) マイクロコンピュータ
JP2007011130A (ja) Ｌｃｄ表示制御装置
JP3448173B2 (ja) 画像処理装置
JPS63131176A (ja) 画像表示装置
JP2005292824A (ja) ディスプレイコントローラによる電力消費を削減するためのシステム及び方法
JPH04216592A (ja) 表示制御装置
JP2000232623A (ja) 映像メモリ回路
JPS63188226A (ja) ２画面表示システム
JP3355979B2 (ja) Ｌｃｄ駆動回路
JP2845038B2 (ja) タイミング制御装置
JPH052526A (ja) データ処理装置
JP2000056740A (ja) 表示装置の省電力化制御方式
JPH01124023A (ja) ビット・ブロック・トランスファーｌｓｉのビデイオ信号変換回路
JPH0384585A (ja) 情報処理装置
JPH06102840A (ja) 画像表示制御装置
JPS63265323A (ja) ビット配列変換方式