JPH04109493A - データ入出力装置 - Google Patents
データ入出力装置Info
- Publication number
- JPH04109493A JPH04109493A JP2229261A JP22926190A JPH04109493A JP H04109493 A JPH04109493 A JP H04109493A JP 2229261 A JP2229261 A JP 2229261A JP 22926190 A JP22926190 A JP 22926190A JP H04109493 A JPH04109493 A JP H04109493A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- input
- output
- individual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ入出力装置に関し、特に複数。
または連続したアドレスを同時にアクセスしてデータの
入出力を行うデータ入出力装置に関する。
入出力を行うデータ入出力装置に関する。
従来、この種のデータ入出力装置は、−例として第２図
に示すように、行方向にアドレス信号の下位側Ｍ（この
例ではＭ−２，以下Ｍ＝２として説明する）ピッ）Ａ。
に示すように、行方向にアドレス信号の下位側Ｍ（この
例ではＭ−２，以下Ｍ＝２として説明する）ピッ）Ａ。
、ＡＩにより指定される個別アドレスと、各行ごとに前
記アドレス信号の下位側Ｍビット以外の上位側ピッ）（
Ａ２〜ＡＮ）により指定される行アドレスとをもってマ
トリクス状に配列され、それぞれ入力されたデータの保
持及び保持しているデータの圧力を行う複数のデータレ
ジスタＲ１ｏ〜Ｒ１３１Ｒ２０％Ｒｔ２３と、各行の同
一個別アドレスのデータレジスタに対しそれぞれ共通に
設けられたデータ入出力線ＤＬＱ〜ＤＬ３と、入力され
たアドレス信号の上位側ヒツトＡ２〜ＡＮによウデータ
レジスタＲ１Ｇ−Ｒ１３１Ｒｚｏ”Ｒｚ３の行アドレス
の１つを選択する行アドレス選択回路１、と、この行ア
ドレス選択回路ＩＡにより選択された行アドレスの各チ
ータレ／スタ（例えばＲ１ｏ〜Ｒ１３）の入出力端をそ
れぞれ対応するデータ入出力線ＤＬＯ〜ＤＬ３に接続す
るトランスファケートＴ３１〜Ｔ３ｇと、入力されたア
ドレス信号の下位側ＭヒツトＡｏ、Ａ＋により個別アド
レスに対するデータ入出力の開始アドレスを指定する開
始アドレス信号入力２Ａと、各個別アドレスと対応して
設けられた２Ｍ＝４個のデータ入出力端子ＴＭ、〜ＴＭ
ユと、開始アドレス信号入力２Ａによって指定さ九た開
始アドレスに従って、この開始アドレスと対応する個別
アドレスのデータ入出力線（ＤＬ０〜ＤＬ３のうちの１
つ）を最下位のデータ入出力端子ＴＭｃに、この開始ア
ドレスの上位側にある個別アドレスのデータ入出力線を
個別アドレス順に順次上位のデータ入出力端子（Ｔ Ｍ
＋ ＝ Ｔ Ｍ ｓ ）に、この開始アドレスの下位
側にある個別アドレスのデータ入出力線を個別アドレス
順に順次更に上位のデータ入出力端子に接続する切換回
路３Ａとを有する構成となっていた。
記アドレス信号の下位側Ｍビット以外の上位側ピッ）（
Ａ２〜ＡＮ）により指定される行アドレスとをもってマ
トリクス状に配列され、それぞれ入力されたデータの保
持及び保持しているデータの圧力を行う複数のデータレ
ジスタＲ１ｏ〜Ｒ１３１Ｒ２０％Ｒｔ２３と、各行の同
一個別アドレスのデータレジスタに対しそれぞれ共通に
設けられたデータ入出力線ＤＬＱ〜ＤＬ３と、入力され
たアドレス信号の上位側ヒツトＡ２〜ＡＮによウデータ
レジスタＲ１Ｇ−Ｒ１３１Ｒｚｏ”Ｒｚ３の行アドレス
の１つを選択する行アドレス選択回路１、と、この行ア
ドレス選択回路ＩＡにより選択された行アドレスの各チ
ータレ／スタ（例えばＲ１ｏ〜Ｒ１３）の入出力端をそ
れぞれ対応するデータ入出力線ＤＬＯ〜ＤＬ３に接続す
るトランスファケートＴ３１〜Ｔ３ｇと、入力されたア
ドレス信号の下位側ＭヒツトＡｏ、Ａ＋により個別アド
レスに対するデータ入出力の開始アドレスを指定する開
始アドレス信号入力２Ａと、各個別アドレスと対応して
設けられた２Ｍ＝４個のデータ入出力端子ＴＭ、〜ＴＭ
ユと、開始アドレス信号入力２Ａによって指定さ九た開
始アドレスに従って、この開始アドレスと対応する個別
アドレスのデータ入出力線（ＤＬ０〜ＤＬ３のうちの１
つ）を最下位のデータ入出力端子ＴＭｃに、この開始ア
ドレスの上位側にある個別アドレスのデータ入出力線を
個別アドレス順に順次上位のデータ入出力端子（Ｔ Ｍ
＋ ＝ Ｔ Ｍ ｓ ）に、この開始アドレスの下位
側にある個別アドレスのデータ入出力線を個別アドレス
順に順次更に上位のデータ入出力端子に接続する切換回
路３Ａとを有する構成となっていた。
上述した従来のデータ入出力装置は、行アドレス選択回
路ＩＡにより１つの行アドレスが選択され、選択された
行アドレスの各データレジスタ（Ｒ，、−Ｒ，、Ｒ，、
〜Ｒ２３）の入出力端をそれぞれ対応する１本ずつのデ
ータ入出力線ＤＬｏ〜ＤＬ、に接続する構成となってい
るので、データを入出力する開始アドレスが個別アドレ
スの最下位以外のとき（例えば“１０”）は、選択され
た行アドレスのデータレジスタ（例えばＲ１□、ＲＮ）
の入出力端を対応するデータ入出力線（例えばＤ Ｌ
２ 、 Ｄ Ｌ ｌ ）に接続してデータの入出力を行
った後、入力されるアドレス信号を切換えて１アドレス
上位の行アドレスを選択し、データレジスタ（Ｒ２。、
Ｒ２ｔ ）をデータ入出力線（ＤＬｏ、ＤＬＩ）に接
続してデータの入出力を行う必要があり、データの入出
力に時間がかかるという欠点があった。
路ＩＡにより１つの行アドレスが選択され、選択された
行アドレスの各データレジスタ（Ｒ，、−Ｒ，、Ｒ，、
〜Ｒ２３）の入出力端をそれぞれ対応する１本ずつのデ
ータ入出力線ＤＬｏ〜ＤＬ、に接続する構成となってい
るので、データを入出力する開始アドレスが個別アドレ
スの最下位以外のとき（例えば“１０”）は、選択され
た行アドレスのデータレジスタ（例えばＲ１□、ＲＮ）
の入出力端を対応するデータ入出力線（例えばＤ Ｌ
２ 、 Ｄ Ｌ ｌ ）に接続してデータの入出力を行
った後、入力されるアドレス信号を切換えて１アドレス
上位の行アドレスを選択し、データレジスタ（Ｒ２。、
Ｒ２ｔ ）をデータ入出力線（ＤＬｏ、ＤＬＩ）に接
続してデータの入出力を行う必要があり、データの入出
力に時間がかかるという欠点があった。
本発明の目的は、開始アドレスが個別アドレスの最下位
以外のときでも１行相当分（個別アドレス数）のデータ
を１回のアドレス信号入力で入出力することができ、デ
ータの入ｄ力時間を短縮することができるデータ入出力
装置を提供することにある。
以外のときでも１行相当分（個別アドレス数）のデータ
を１回のアドレス信号入力で入出力することができ、デ
ータの入ｄ力時間を短縮することができるデータ入出力
装置を提供することにある。
本発明のデータ入出力装置は、行方向にアドレス信号の
下位側Ｍビットにより指定される個別アドレスと、各行
ごとに前記アドレス信号の下位側Ｍヒツト以外の上位側
ビットにより指定される行アドレスとをもってマトリク
ス状に配列され、それぞれ入力されたデータの保持及び
保持しているデータの出力を行う複数のデータレジスタ
と、前記各行の同一個別アドレスのデータレジスタに対
してそれぞれ共通に設けられた第１及び第２のデータ入
出力線と、入力された前記アドレス信号の上位側ビット
により前記データレジスタの行アドレスの１つを選択す
る行アドレス選択回路と、この行アドレス選択回路によ
り選択された行アドレスの各データレジスタの入出力端
をそれぞれ対応する第１のデータ入出力線に接続し、前
記選択された行アドレスの１アドレス上位の行アドレス
の各データ出力レジスタの入出力端をそれぞれ対応する
第２のデータ入出力線に接続する複数のトランスファゲ
ートと、入力された前記アドレス信号の下位側Ｍビット
により前記個別アドレスに対するデータ入出力の開始ア
ドレスを指定する開始アトレスデコーダと、前記各個別
アドレスと対応して設けられた複数の入出力端子と、前
記開始アドレスデコーダにより指定された開始アドレス
に従って、この開始アドレスと対応する個別アドレスの
第１のデータ入出力線を最下位の前記データ入出力端子
に、この開始アドレスの上位側にある個別アドレスの第
１のデータ入出力線を前記個別アドレス順に順次上位の
前記データ入出力端子に、この開始アドレスの下位側に
ある個別アドレスの第２のデータ入出力線を前記個別ア
トｌ／ス順に順次上位の前記入出力端子に接続する切換
回路とを有している。
下位側Ｍビットにより指定される個別アドレスと、各行
ごとに前記アドレス信号の下位側Ｍヒツト以外の上位側
ビットにより指定される行アドレスとをもってマトリク
ス状に配列され、それぞれ入力されたデータの保持及び
保持しているデータの出力を行う複数のデータレジスタ
と、前記各行の同一個別アドレスのデータレジスタに対
してそれぞれ共通に設けられた第１及び第２のデータ入
出力線と、入力された前記アドレス信号の上位側ビット
により前記データレジスタの行アドレスの１つを選択す
る行アドレス選択回路と、この行アドレス選択回路によ
り選択された行アドレスの各データレジスタの入出力端
をそれぞれ対応する第１のデータ入出力線に接続し、前
記選択された行アドレスの１アドレス上位の行アドレス
の各データ出力レジスタの入出力端をそれぞれ対応する
第２のデータ入出力線に接続する複数のトランスファゲ
ートと、入力された前記アドレス信号の下位側Ｍビット
により前記個別アドレスに対するデータ入出力の開始ア
ドレスを指定する開始アトレスデコーダと、前記各個別
アドレスと対応して設けられた複数の入出力端子と、前
記開始アドレスデコーダにより指定された開始アドレス
に従って、この開始アドレスと対応する個別アドレスの
第１のデータ入出力線を最下位の前記データ入出力端子
に、この開始アドレスの上位側にある個別アドレスの第
１のデータ入出力線を前記個別アドレス順に順次上位の
前記データ入出力端子に、この開始アドレスの下位側に
ある個別アドレスの第２のデータ入出力線を前記個別ア
トｌ／ス順に順次上位の前記入出力端子に接続する切換
回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、行方向にアドレス信号の下位側Ｍ（この
実施例ではＭ＝２．以下Ｍ＝２として説明する）ヒラ）
Ａ。、Ａ＋により指定される個別アドレスと、各行ごと
に前記アドレス信号の下位側Ｍビット以外の上位側ビッ
トＡ２〜ＡＮにより指定される行アドレスとをもってマ
トリクス状に配列され、それぞれ入力されたデータの保
持及び保持しているデータの出力を行う複数のデータレ
ジスタＲ＋ ｏ −Ｒｌ ３１ Ｒ２Ｇ ” Ｒ２３と
、各行の同一個別アドレスのデータレジスタ（Ｒｌｏ、
Ｒｚｏｂ Ｒｎ 。
実施例ではＭ＝２．以下Ｍ＝２として説明する）ヒラ）
Ａ。、Ａ＋により指定される個別アドレスと、各行ごと
に前記アドレス信号の下位側Ｍビット以外の上位側ビッ
トＡ２〜ＡＮにより指定される行アドレスとをもってマ
トリクス状に配列され、それぞれ入力されたデータの保
持及び保持しているデータの出力を行う複数のデータレ
ジスタＲ＋ ｏ −Ｒｌ ３１ Ｒ２Ｇ ” Ｒ２３と
、各行の同一個別アドレスのデータレジスタ（Ｒｌｏ、
Ｒｚｏｂ Ｒｎ 。
Ｒ２１等）に対しそれぞれ共通に設けられた第１及び第
２のデータ入出力線（ＤＬＯ，、ＤＬ、２〜ＤＬ７．、
ＤＬ２□、 Ｄ Ｌ ３＋ ｓ Ｄ Ｌ ｉ−は不要）
と、入力されたアドレス信号の上位側ビットＡ２〜ＡＮ
によりデータレジスタＲ１ａ〜ＲＩ３． Ｒｚ。〜Ｒ２
３の行アドレスの１つを選択する行アドレス選択回路１
と、この行アドレス選択回路ｌにより選択された行アド
レスの各データレジスタ（例、ｔ ハＲ＋ ｏ〜Ｒ１３
、以下この例で説明する〕の入出力端をそれぞれ対応す
る第１のデータ入出力線ＤＬｏ、、ＤＬＤＬ２１．ＤＬ
、□に接続し、選択された行アドレスの１アドレス上位
の行アドレスの各データレジスタ（Ｒ７゜〜Ｒ２，）の
入出力端をそれぞれ対応する第２のデータ入出力線ＤＬ
ｏｒ、ＤＬ１２．ＤＬ２２に接続する複数のトランスフ
アゲ−１’ Ｔ ＋〜Ｔ１４と、入力されたアドレス信
号の下位側Ｍピッ）Ａ。。
２のデータ入出力線（ＤＬＯ，、ＤＬ、２〜ＤＬ７．、
ＤＬ２□、 Ｄ Ｌ ３＋ ｓ Ｄ Ｌ ｉ−は不要）
と、入力されたアドレス信号の上位側ビットＡ２〜ＡＮ
によりデータレジスタＲ１ａ〜ＲＩ３． Ｒｚ。〜Ｒ２
３の行アドレスの１つを選択する行アドレス選択回路１
と、この行アドレス選択回路ｌにより選択された行アド
レスの各データレジスタ（例、ｔ ハＲ＋ ｏ〜Ｒ１３
、以下この例で説明する〕の入出力端をそれぞれ対応す
る第１のデータ入出力線ＤＬｏ、、ＤＬＤＬ２１．ＤＬ
、□に接続し、選択された行アドレスの１アドレス上位
の行アドレスの各データレジスタ（Ｒ７゜〜Ｒ２，）の
入出力端をそれぞれ対応する第２のデータ入出力線ＤＬ
ｏｒ、ＤＬ１２．ＤＬ２２に接続する複数のトランスフ
アゲ−１’ Ｔ ＋〜Ｔ１４と、入力されたアドレス信
号の下位側Ｍピッ）Ａ。。
Ａ１により個別アドレスに対するデータ入出力の開始ア
ドレスを指定する開始アドレスデコーダ２と、各個別ア
ドレスと対応して設けられた複数（この実施例では２’
＝２２＝４）の入出力端子ＴＭｏ〜ＴＭ３と、複数のト
ランスファゲートＴ１．〜Ｔ３０を備え、開始アドレス
デフーグ２により指定された開始アドレス（例えば１ｏ
”、以下この開始アドレスで説明する）に従って、この
開始アドレスと対応する個別アドレスの第１のデータ入
出力線（ＤＬ、、）を最下位のデータ入出力端子（Ｄ
Ｔ ｏ）に、この開始アドレスの上位側にある個別アド
レス（“１１″）の第１のデータ入出力線（ＤＬ３１）
を個別アドレス順に順次上位のデータ入出力端子（Ｔ
Ｍ ＋ ）に、この開始アドレスの下位側にある個別ア
ドレス（０１”、“００”）の第２のデータ入出力線（
Ｄ Ｌ Ｉｔ、 Ｄ Ｌ−を個別アドレス順に順次上位
の入出力端子（Ｔ Ｍ ３ 、 Ｔ Ｍ ２ ）に接続
する切換回路３とを有する構成となっている。
ドレスを指定する開始アドレスデコーダ２と、各個別ア
ドレスと対応して設けられた複数（この実施例では２’
＝２２＝４）の入出力端子ＴＭｏ〜ＴＭ３と、複数のト
ランスファゲートＴ１．〜Ｔ３０を備え、開始アドレス
デフーグ２により指定された開始アドレス（例えば１ｏ
”、以下この開始アドレスで説明する）に従って、この
開始アドレスと対応する個別アドレスの第１のデータ入
出力線（ＤＬ、、）を最下位のデータ入出力端子（Ｄ
Ｔ ｏ）に、この開始アドレスの上位側にある個別アド
レス（“１１″）の第１のデータ入出力線（ＤＬ３１）
を個別アドレス順に順次上位のデータ入出力端子（Ｔ
Ｍ ＋ ）に、この開始アドレスの下位側にある個別ア
ドレス（０１”、“００”）の第２のデータ入出力線（
Ｄ Ｌ Ｉｔ、 Ｄ Ｌ−を個別アドレス順に順次上位
の入出力端子（Ｔ Ｍ ３ 、 Ｔ Ｍ ２ ）に接続
する切換回路３とを有する構成となっている。
次に、この実施例の動作について説明する。
データレジスタＲＩ０〜Ｒ，３，Ｒｚ。〜Ｒ２３の下３
桁の個別アドレスを“０００″〜“０１１”” １００
”〜” １１１”とする。
桁の個別アドレスを“０００″〜“０１１”” １００
”〜” １１１”とする。
今、入力されたアドレス信号の下３桁“Ａ２゜Ａ ＋
、 Ａ ｏ″が“０１０′であったとする。すると、行
アドレス選択回路１によりデータレジスタＲ＋ ｏ ”
” Ｒ＋ ｓの行アドレスが選択され、トランスフアケ
ー）Ｔ２．Ｔ４．Ｔａ、ＴｙによりデータレジスタＲ１
Ｏ％Ｒ１３の入出力端がデータ入出力線ＤＬｏ＋。
、 Ａ ｏ″が“０１０′であったとする。すると、行
アドレス選択回路１によりデータレジスタＲ＋ ｏ ”
” Ｒ＋ ｓの行アドレスが選択され、トランスフアケ
ー）Ｔ２．Ｔ４．Ｔａ、ＴｙによりデータレジスタＲ１
Ｏ％Ｒ１３の入出力端がデータ入出力線ＤＬｏ＋。
Ｄ Ｌ ＋ ＋ 、 Ｄ Ｌ ２１ 、 Ｄ Ｌ ３１
にそれぞれ対応して接続され、−れと同時にトランスフ
ァゲートＴａ、Ｔ＋。。
にそれぞれ対応して接続され、−れと同時にトランスフ
ァゲートＴａ、Ｔ＋。。
Ｔ１２により、１アドレス上位の行アドレスのデータレ
ジスタＲ２０〜Ｒ２２（下３桁の個別アドレス、” １
００”〜” １１０″）の入出力端がデータ入圧力線Ｄ
Ｌ、、、ＤＬ、２．ＤＬ２□にそれぞれ対応して接続さ
ｈる。
ジスタＲ２０〜Ｒ２２（下３桁の個別アドレス、” １
００”〜” １１０″）の入出力端がデータ入圧力線Ｄ
Ｌ、、、ＤＬ、２．ＤＬ２□にそれぞれ対応して接続さ
ｈる。
開始アドレスデコーダ２は、アドレス信号の下位Ｍ（２
）ビットＡａ、Ａ＋に従って個別アドレスに対する入出
力の開始アドレス“ｌＯ”を指定し、この開始アドレス
“１０”を対応する切換回路３のトランスファゲートＴ
１７． Ｔ２１． Ｔ２５． Ｔ２９をオンにし、この
開始アドレス″１０″と対応するデータ入出力線ＤＬ２
．を最下位のデータ入出力端子ＴＭｏに、この開始アド
レス″１０”の上位側の個別アドレス“１１″のデータ
入出力線ＤＬ、。
）ビットＡａ、Ａ＋に従って個別アドレスに対する入出
力の開始アドレス“ｌＯ”を指定し、この開始アドレス
“１０”を対応する切換回路３のトランスファゲートＴ
１７． Ｔ２１． Ｔ２５． Ｔ２９をオンにし、この
開始アドレス″１０″と対応するデータ入出力線ＤＬ２
．を最下位のデータ入出力端子ＴＭｏに、この開始アド
レス″１０”の上位側の個別アドレス“１１″のデータ
入出力線ＤＬ、。
をその上位のデータ入出力端ＴＭ、に、この開始アドレ
ス“１０”の下位側の個別アドレス“００”“Ｏ１″の
データ入圧力線Ｄ Ｌ ｏｚ 、 Ｄ Ｌ １２を個別
アドレス順に順次、更に上位のデータ入出力端子ＴＭ２
．ＴＭ、に接続する。
ス“１０”の下位側の個別アドレス“００”“Ｏ１″の
データ入圧力線Ｄ Ｌ ｏｚ 、 Ｄ Ｌ １２を個別
アドレス順に順次、更に上位のデータ入出力端子ＴＭ２
．ＴＭ、に接続する。
従ってこの場合、データレジスタＲ１□＋Ｒ１３＋Ｒ２
゜、Ｒ２１の連続した４個のデータが、１回のアドレス
信号入力により１度にデータ入出力端子ＴＭ、−ＴＭＩ
から並列に入出力される。このような場合、従来例にお
いてはアドレス信号を２回入力しないと入出力できなか
ったので、本発明の方かデータの大圧力速度が２倍にな
る。
゜、Ｒ２１の連続した４個のデータが、１回のアドレス
信号入力により１度にデータ入出力端子ＴＭ、−ＴＭＩ
から並列に入出力される。このような場合、従来例にお
いてはアドレス信号を２回入力しないと入出力できなか
ったので、本発明の方かデータの大圧力速度が２倍にな
る。
以上説明したように本発明は、各行の同一個別アドレス
に共通にそれぞれ第１及び第２のデータ入出力線を設け
（ただし最上位の個別アドレスに対しては第１のみでも
よい）、アドレス信号の上位側ヒツトにより選択された
データレジスタは第１のデータ入出力線に接続し、その
１アドレス上位のデータレジスタは第２のデータ入出力
線に接続し、アドレス信号の下位側ビットにより指定さ
れる開始アドレスと対応する個別アドレスの第１のデー
タ入出力線を最下位のデータ入出力端子に、開始アドレ
スの上位側の個別アドレスの第１のデータ入出力線をそ
の上位のデータ入出力端子に、開始アドレスの下位側の
個別アドレスの第２のデータ入出力線を更にその上位の
データ入出力端子に個別アドレス順に順次接続する構成
とすることにより、開始アドレスが個別アドレスの最下
位でない場合でも１回のアドレス信号入力で個別アドレ
ス数分のデータを１度に並列に入出力することができ、
データの入出力時間を短縮することができる効果がある
。
に共通にそれぞれ第１及び第２のデータ入出力線を設け
（ただし最上位の個別アドレスに対しては第１のみでも
よい）、アドレス信号の上位側ヒツトにより選択された
データレジスタは第１のデータ入出力線に接続し、その
１アドレス上位のデータレジスタは第２のデータ入出力
線に接続し、アドレス信号の下位側ビットにより指定さ
れる開始アドレスと対応する個別アドレスの第１のデー
タ入出力線を最下位のデータ入出力端子に、開始アドレ
スの上位側の個別アドレスの第１のデータ入出力線をそ
の上位のデータ入出力端子に、開始アドレスの下位側の
個別アドレスの第２のデータ入出力線を更にその上位の
データ入出力端子に個別アドレス順に順次接続する構成
とすることにより、開始アドレスが個別アドレスの最下
位でない場合でも１回のアドレス信号入力で個別アドレ
ス数分のデータを１度に並列に入出力することができ、
データの入出力時間を短縮することができる効果がある
。
第１図は本発明の一実施例を示す回路図、第２図は従来
のデータ入出力装置の一例を示す回路図である。 １、ｉＡ・・・・・・行アドレス選択回路、２，２Ａ・
・・・・・開始アドレスデコーダ、３，３Ａ・・・・・
・切換回路、Ｄ Ｌｏ〜Ｄ Ｌ３． Ｄ Ｌｏｔ 、
Ｄ Ｌｏｚ〜Ｄ Ｒ２１、Ｄ Ｌ ２２ 。 Ｄ Ｌ ３１・・・・・・データ入圧力線、Ｔ１〜Ｔ３
ａ・・・・・・トランスファゲート、ＴＭｃ〜Ｔ Ｍ
ｓ・・・・・・データ入出力端子。 代理人 弁理士 内 原 晋
のデータ入出力装置の一例を示す回路図である。 １、ｉＡ・・・・・・行アドレス選択回路、２，２Ａ・
・・・・・開始アドレスデコーダ、３，３Ａ・・・・・
・切換回路、Ｄ Ｌｏ〜Ｄ Ｌ３． Ｄ Ｌｏｔ 、
Ｄ Ｌｏｚ〜Ｄ Ｒ２１、Ｄ Ｌ ２２ 。 Ｄ Ｌ ３１・・・・・・データ入圧力線、Ｔ１〜Ｔ３
ａ・・・・・・トランスファゲート、ＴＭｃ〜Ｔ Ｍ
ｓ・・・・・・データ入出力端子。 代理人 弁理士 内 原 晋
Claims (1)
- 行方向にアドレス信号の下位側Ｍビットにより指定さ
れる個別アドレスと、各行ごとに前記アドレス信号の下
位側Ｍビット以外の上位側ビットにより指定される行ア
ドレスとをもってマトリクス状に配列され、それぞれ入
力されたデータの保持及び保持しているデータの出力を
行う複数のデータレジスタと、前記各行の同一個別アド
レスのデータレジスタに対してそれぞれ共通に設けられ
た第１及び第２のデータ入出力線と、入力された前記ア
ドレス信号の上位側ビットにより前記データレジスタの
行アドレスの１つを選択する行アドレス選択回路と、こ
の行アドレス選択回路により選択された行アドレスの各
データレジスタの入出力端をそれぞれ対応する第１のデ
ータ入出力線に接続し、前記選択された行アドレスの１
アドレス上位の行アドレスの各データレジスタの入出力
端をそれぞれ対応する第２のデータ入出力線に接続する
複数のトランスファゲートと、入力された前記アドレス
信号の下位側Ｍビットにより前記個別アドレスに対する
データ入出力の開始アドレスを指定する開始アドレスデ
コーダと、前記各個別アドレスと対応して設けられた複
数の入出力端子と、前記開始アドレスデコーダにより指
定された開始アドレスに従って、この開始アドレスと対
応する個別アドレスの第１のデータ入出力線を最下位の
前記データ入出力端子に、この開始アドレスの上位側に
ある個別アドレスの第１のデータ入出力線を前記個別ア
ドレス順に順次上位の前記データ入出力端子に、この開
始アドレスの下位側にある個別アドレスの第２のデータ
入出力線を前記個別アドレス順に順次上位の前記入出力
端子に接続する切換回路とを有することを特徴とするデ
ータ入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229261A JP2613963B2 (ja) | 1990-08-30 | 1990-08-30 | データ入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229261A JP2613963B2 (ja) | 1990-08-30 | 1990-08-30 | データ入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109493A true JPH04109493A (ja) | 1992-04-10 |
| JP2613963B2 JP2613963B2 (ja) | 1997-05-28 |
Family
ID=16889344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229261A Expired - Fee Related JP2613963B2 (ja) | 1990-08-30 | 1990-08-30 | データ入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613963B2 (ja) |
-
1990
- 1990-08-30 JP JP2229261A patent/JP2613963B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2613963B2 (ja) | 1997-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3317187B2 (ja) | 半導体記憶装置 | |
| US5844855A (en) | Method and apparatus for writing to memory components | |
| JP2015053063A (ja) | ホストコンピュータシステムとメモリとの間の通信方法およびメモリ | |
| JPH06266607A (ja) | データ処理システム及びそのメモリ・タイミングをプログラムする方法 | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JPH09512942A (ja) | デュアルバンクメモリおよび同メモリを用いたシステム | |
| JP2001273774A5 (ja) | ||
| US6507534B2 (en) | Column decoder circuit for page reading of a semiconductor memory | |
| JPH09198862A (ja) | 半導体メモリ | |
| JPH04109493A (ja) | データ入出力装置 | |
| US5276846A (en) | Fast access memory structure | |
| JP2970513B2 (ja) | 半導体記憶装置およびその制御方法 | |
| JP2728395B2 (ja) | 半導体記憶装置 | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| JPH1145207A (ja) | データバス変換方式 | |
| JPH0325822B2 (ja) | ||
| JPH0498447A (ja) | マイクロプロセッサ | |
| JPS6347396B2 (ja) | ||
| JPH022299A (ja) | 時間スイッチ回路 | |
| JP2684368B2 (ja) | 半導体記憶装置 | |
| JPS62537B2 (ja) | ||
| JP2020077451A (ja) | 非順次的ページ連続リード | |
| JPS63164091A (ja) | メモリ・クリア方式 | |
| JPH05210966A (ja) | メモリデバイス | |
| JPH05181744A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |