JP2613963B2 - データ入出力装置 - Google Patents
データ入出力装置Info
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- JP2613963B2 JP2613963B2 JP2229261A JP22926190A JP2613963B2 JP 2613963 B2 JP2613963 B2 JP 2613963B2 JP 2229261 A JP2229261 A JP 2229261A JP 22926190 A JP22926190 A JP 22926190A JP 2613963 B2 JP2613963 B2 JP 2613963B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ入出力装置に関し、特に複数，または
連続したアドレスを同時にアクセスしてデータの入出力
を行うデータ入出力装置に関する。
連続したアドレスを同時にアクセスしてデータの入出力
を行うデータ入出力装置に関する。
従来、この種のデータ入出力装置は、一例として第２
図に示すように、行方向にアドレス信号の下位側Ｍ（こ
の例ではＭ＝2,以下Ｍ＝２として説明する）ビットA0,A
1により指定される個別アドレスと、各行ごとに前記ア
ドレス信号の下位側Ｍビット以外の上位側ビット（A2〜
AN）により指定される行アドレスとをもってマトリクス
状に配列され、それぞれ入力されたデータの保持及び保
持しているデータの出力を行う複数のデータレジスタR
10〜R13,R20〜R23と、各行の同一個別アドレスのデータ
レジスタに対しそれぞれ共通に設けられたデータ入出力
線DL0〜DL3と、入力されたアドレス信号の上位側ビット
A2〜ANによりデータレジスタR10〜R13,R20〜R23の行ア
ドレスの１つを選択する行アドレス選択回路1Aと、この
行アドレス選択回路1Aにより選択された行アドレスの各
データレジスタ（例えばR10〜R13）の入出力端をそれぞ
れ対応するデータ入出力線DL0〜DL3に接続するトランス
ファゲートT31〜T38と、入力されたアドレス信号の下位
側ＭビットA0,A1により個別アドレスに対するデータ入
出力の開始アドレスを指定する開始アドレスデコーダ2A
と、各個別アドレスと対応して設けられた2M＝４個のデ
ータ入出力端子TM0〜TM2と、開始アドレスデコーダ2Aに
よって指定された開始アドレスに従って、この開始アド
レスと対応する個別アドレスのデータ出力線（DL0〜DL3
のうちの１つ）を最下位のデータ入出力端子TM0に、こ
の開始アドレスの上位側にある個別アドレスのデータ入
出力線を個別アドレス順に順次上位のデータ入出力端子
（TM1〜TM3）に、この開始アドレスの下位側にある個別
アドレスのデータ入出力線を個別アドレス順に順次更に
上位のデータ入出力端子に接続する切換回路3Aとを有す
る構成となっていた。
図に示すように、行方向にアドレス信号の下位側Ｍ（こ
の例ではＭ＝2,以下Ｍ＝２として説明する）ビットA0,A
1により指定される個別アドレスと、各行ごとに前記ア
ドレス信号の下位側Ｍビット以外の上位側ビット（A2〜
AN）により指定される行アドレスとをもってマトリクス
状に配列され、それぞれ入力されたデータの保持及び保
持しているデータの出力を行う複数のデータレジスタR
10〜R13,R20〜R23と、各行の同一個別アドレスのデータ
レジスタに対しそれぞれ共通に設けられたデータ入出力
線DL0〜DL3と、入力されたアドレス信号の上位側ビット
A2〜ANによりデータレジスタR10〜R13,R20〜R23の行ア
ドレスの１つを選択する行アドレス選択回路1Aと、この
行アドレス選択回路1Aにより選択された行アドレスの各
データレジスタ（例えばR10〜R13）の入出力端をそれぞ
れ対応するデータ入出力線DL0〜DL3に接続するトランス
ファゲートT31〜T38と、入力されたアドレス信号の下位
側ＭビットA0,A1により個別アドレスに対するデータ入
出力の開始アドレスを指定する開始アドレスデコーダ2A
と、各個別アドレスと対応して設けられた2M＝４個のデ
ータ入出力端子TM0〜TM2と、開始アドレスデコーダ2Aに
よって指定された開始アドレスに従って、この開始アド
レスと対応する個別アドレスのデータ出力線（DL0〜DL3
のうちの１つ）を最下位のデータ入出力端子TM0に、こ
の開始アドレスの上位側にある個別アドレスのデータ入
出力線を個別アドレス順に順次上位のデータ入出力端子
（TM1〜TM3）に、この開始アドレスの下位側にある個別
アドレスのデータ入出力線を個別アドレス順に順次更に
上位のデータ入出力端子に接続する切換回路3Aとを有す
る構成となっていた。
上述した従来のデータ入出力装置は、行アドレス選択
回路1Aにより１つの行アドレスが選択され、選択された
行アドレスの各データレジスタ（R10〜R13,R20〜R23）
の入出力端をそれぞれ対応する１本ずつのデータ入出力
線DL0〜DL3に接続する構成となっているので、データを
入出力する開始アドレスが個別アドレスの最下位以外の
とき（例えば“10"）は、選択された行アドレスのデー
タレジスタ（例えばR12,R13）の入出力端を対応するデ
ータ入出力線（例えばDL2,DL3）に接続してデータの入
出力を行った後、入力されるアドレス信号を切換えて１
アドレス上位の行アドレスを選択し、データレジスタ
（R20,R21）をデータ入出力線（DL0,DL1）に接続してデ
ータの入出力を行う必要があり、データの入出力に時間
がかかるという欠点があった。
回路1Aにより１つの行アドレスが選択され、選択された
行アドレスの各データレジスタ（R10〜R13,R20〜R23）
の入出力端をそれぞれ対応する１本ずつのデータ入出力
線DL0〜DL3に接続する構成となっているので、データを
入出力する開始アドレスが個別アドレスの最下位以外の
とき（例えば“10"）は、選択された行アドレスのデー
タレジスタ（例えばR12,R13）の入出力端を対応するデ
ータ入出力線（例えばDL2,DL3）に接続してデータの入
出力を行った後、入力されるアドレス信号を切換えて１
アドレス上位の行アドレスを選択し、データレジスタ
（R20,R21）をデータ入出力線（DL0,DL1）に接続してデ
ータの入出力を行う必要があり、データの入出力に時間
がかかるという欠点があった。
本発明の目的は、開始アドレスが個別アドレスの最下
位以外のときでも１行相当分（個別アドレス数）のデー
タを１回のアドレス信号入力で入出力することができ、
データの入出力時間を短縮することができるデータ入出
力装置を提供することにある。
位以外のときでも１行相当分（個別アドレス数）のデー
タを１回のアドレス信号入力で入出力することができ、
データの入出力時間を短縮することができるデータ入出
力装置を提供することにある。
本発明のデータ入出力装置は、行方向にアドレス信号
の下位側Ｍビットにより指定される個別アドレスと、各
行ごとに前記アドレス信号の下位側Ｍビット以外の上位
側ビットにより指定される行アドレスとをもってマトリ
クス状に配列され、それぞれ入力されたデータの保持及
び保持しているデータの出力を行う複数のデータレジス
タと、前記各行の同一個別アドレスのデータレジスタに
対してそれぞれ共通に設けられた第１及び第２のデータ
入出力線と、入力された前記アドレス信号の上位側ビッ
トにより前記データレジスタの行アドレスの１つを選択
する行アドレス選択回路と、この行アドレス選択回路に
より選択された行アドレスの各データレジスタの入出力
端をそれぞれ対応する第１のデータ入出力線に接続し、
前記選択された行アドレスの１アドレス上位の行アドレ
スの各データ出力レジスタの入出力端をそれぞれ対応す
る第２のデータ入出力線に接続する複数のトランスファ
ゲートと、入力された前記アドレス信号の下位側Ｍビッ
トにより前記個別アドレスに対するデータ入出力の開始
アドレスを指定する開始アドレスデコーダと、前記各個
別アドレスと対応して設けられた複数の入出力端子と、
前記開始アドレスデコーダにより指定された開始アドレ
スに従って、この開始アドレスと対応する個別アドレス
の第１のデータ入出力線を最下位の前記データ入出力端
子に、この開始アドレスの上位側にある個別アドレスの
第１のデータ入出力線を前記個別アドレス順に順次上位
の前記データ入出力端子に、この開始アドレスの下位側
にある個別アドレスの第２のデータ入出力線を前記個別
アドレス順に順次上位の前記入出力端子に接続する切換
回路とを有している。
の下位側Ｍビットにより指定される個別アドレスと、各
行ごとに前記アドレス信号の下位側Ｍビット以外の上位
側ビットにより指定される行アドレスとをもってマトリ
クス状に配列され、それぞれ入力されたデータの保持及
び保持しているデータの出力を行う複数のデータレジス
タと、前記各行の同一個別アドレスのデータレジスタに
対してそれぞれ共通に設けられた第１及び第２のデータ
入出力線と、入力された前記アドレス信号の上位側ビッ
トにより前記データレジスタの行アドレスの１つを選択
する行アドレス選択回路と、この行アドレス選択回路に
より選択された行アドレスの各データレジスタの入出力
端をそれぞれ対応する第１のデータ入出力線に接続し、
前記選択された行アドレスの１アドレス上位の行アドレ
スの各データ出力レジスタの入出力端をそれぞれ対応す
る第２のデータ入出力線に接続する複数のトランスファ
ゲートと、入力された前記アドレス信号の下位側Ｍビッ
トにより前記個別アドレスに対するデータ入出力の開始
アドレスを指定する開始アドレスデコーダと、前記各個
別アドレスと対応して設けられた複数の入出力端子と、
前記開始アドレスデコーダにより指定された開始アドレ
スに従って、この開始アドレスと対応する個別アドレス
の第１のデータ入出力線を最下位の前記データ入出力端
子に、この開始アドレスの上位側にある個別アドレスの
第１のデータ入出力線を前記個別アドレス順に順次上位
の前記データ入出力端子に、この開始アドレスの下位側
にある個別アドレスの第２のデータ入出力線を前記個別
アドレス順に順次上位の前記入出力端子に接続する切換
回路とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例は、行方向にアドレス信号の下位側Ｍ（こ
の実施例ではＭ＝2,以下Ｍ＝２として説明する）ビット
A0,A1により指定される個別アドレスと、各行ごとに前
記アドレス信号の下位側Ｍビット以外の上位側ビットA2
〜ANにより指定される行アドレスとをもってマトリクス
状に配列され、それぞれ入力されたデータの保持及び保
持しているデータの出力を行う複数のデータレジスタR
10〜R13,R20〜R23と、各行の同一個別アドレスのデータ
レジスタ（R10,R20、R11,R21等）に対しそれぞれ共通に
設けられた第１及び第２のデータ入出力線（DL01,DL02
〜DL21,DL22,DL31、DL32は不要）と、入力されたアドレ
ス信号の上位側ビットA2〜ANによりデータレジスタR10
〜R13,R20〜R23の行アドレスの１つを選択する行アドレ
ス選択回路１と、この行アドレス選択回路１により選択
された行アドレスの各データレジスタ（例えばR10〜
R13、以下この例で説明する）の入出力端をそれぞれ対
応する第１のデータ入出力線DL01,DL11,DL21,DL31に接
続し、選択された行アドレスの１アドレス上位の行アド
レスの各データレジスタ（R20〜R23）の入出力端をそれ
ぞれ対応する第２のデータ入出力線DL02,DL12,DL22に接
続する複数のトランスファゲートT1〜T14と、入力され
たアドレス信号の下位側ＭビットA0,A1により個別アド
レスに対するデータ入出力の開始アドレスを指定する開
始アドレスデコーダ２と、各個別アドレスと対応して設
けられた複数（この実施例では2M＝2M＝４）の入出力端
子TM0〜TM3と、複数のトランスファゲートT15〜T30を備
え、開始アドレスデコーダ２により指定された開始アド
レス（例えば“10"、以下この開始アドレスで説明す
る）に従って、この開始アドレスと対応する個別アドレ
スの第１のデータ入出力線（DL21）を最下位のデータ入
出力端子（DT0）に、この開始アドレスの上位側にある
個別アドレス（“11"）の第１のデータ入出力線（D
L31）を個別アドレス順に順次上位のデータ入出力端子
（TM1）に、この開始アドレスの下位側にある個別アド
レス（“01",“00"）の第２のデータ入出力線（DL12,DL
02）を個別アドレス順に順次上位の入出力端子（TM3,TM
2）に接続する切換回路３とを有する構成となってい
る。
の実施例ではＭ＝2,以下Ｍ＝２として説明する）ビット
A0,A1により指定される個別アドレスと、各行ごとに前
記アドレス信号の下位側Ｍビット以外の上位側ビットA2
〜ANにより指定される行アドレスとをもってマトリクス
状に配列され、それぞれ入力されたデータの保持及び保
持しているデータの出力を行う複数のデータレジスタR
10〜R13,R20〜R23と、各行の同一個別アドレスのデータ
レジスタ（R10,R20、R11,R21等）に対しそれぞれ共通に
設けられた第１及び第２のデータ入出力線（DL01,DL02
〜DL21,DL22,DL31、DL32は不要）と、入力されたアドレ
ス信号の上位側ビットA2〜ANによりデータレジスタR10
〜R13,R20〜R23の行アドレスの１つを選択する行アドレ
ス選択回路１と、この行アドレス選択回路１により選択
された行アドレスの各データレジスタ（例えばR10〜
R13、以下この例で説明する）の入出力端をそれぞれ対
応する第１のデータ入出力線DL01,DL11,DL21,DL31に接
続し、選択された行アドレスの１アドレス上位の行アド
レスの各データレジスタ（R20〜R23）の入出力端をそれ
ぞれ対応する第２のデータ入出力線DL02,DL12,DL22に接
続する複数のトランスファゲートT1〜T14と、入力され
たアドレス信号の下位側ＭビットA0,A1により個別アド
レスに対するデータ入出力の開始アドレスを指定する開
始アドレスデコーダ２と、各個別アドレスと対応して設
けられた複数（この実施例では2M＝2M＝４）の入出力端
子TM0〜TM3と、複数のトランスファゲートT15〜T30を備
え、開始アドレスデコーダ２により指定された開始アド
レス（例えば“10"、以下この開始アドレスで説明す
る）に従って、この開始アドレスと対応する個別アドレ
スの第１のデータ入出力線（DL21）を最下位のデータ入
出力端子（DT0）に、この開始アドレスの上位側にある
個別アドレス（“11"）の第１のデータ入出力線（D
L31）を個別アドレス順に順次上位のデータ入出力端子
（TM1）に、この開始アドレスの下位側にある個別アド
レス（“01",“00"）の第２のデータ入出力線（DL12,DL
02）を個別アドレス順に順次上位の入出力端子（TM3,TM
2）に接続する切換回路３とを有する構成となってい
る。
次に、この実施例の動作について説明する。
データレジスタR10〜R13,R20〜R23の下３桁の個別ア
ドレスを“000"〜“011",“100"〜“111"とする。
ドレスを“000"〜“011",“100"〜“111"とする。
今、入力されたアドレス信号の下３桁“A2,A1,A0"が
“010"であったとする。すると、行アドレス選択回路１
によりデータレジスタR10〜R13の行アドレスが選択さ
れ、トランスファゲートT2,T4,T6,T7によりデータレジ
スタR10〜R13の入出力端がデータ入出力線DL01,DL11,DL
21,DL31にそれぞれ対応して接続され、これと同時にト
ランスファゲートT8,T10,T12により、１アドレス上位の
行アドレスのデータレジスタR20〜R22（下３桁の個別ア
ドレス、“100"〜“110"）の入出力端がデータ入出力線
DL02,DL12,DL22にそれぞれ対応して接続される。
“010"であったとする。すると、行アドレス選択回路１
によりデータレジスタR10〜R13の行アドレスが選択さ
れ、トランスファゲートT2,T4,T6,T7によりデータレジ
スタR10〜R13の入出力端がデータ入出力線DL01,DL11,DL
21,DL31にそれぞれ対応して接続され、これと同時にト
ランスファゲートT8,T10,T12により、１アドレス上位の
行アドレスのデータレジスタR20〜R22（下３桁の個別ア
ドレス、“100"〜“110"）の入出力端がデータ入出力線
DL02,DL12,DL22にそれぞれ対応して接続される。
開始アドレスデコーダ２は、アドレス信号の下位Ｍ
（２）ビットA0,A1に従って個別アドレスに対する入出
力の開始アドレス“10"を指定し、この開始アドレス“1
0"を対応する切換回路３のトランスファゲートT17,T21,
T25,T29をオンにし、この開始アドレス“10"と対応する
データ入出力線DL21を最下位のデータ入種力端子TM
0に、この開始アドレス“10"の上位側の個別アドレス
“11"のデータ入出力線DL31をその上位のデータ入出力
端TM1に、この開始アドレス“10"の下位側の個別アドレ
ス“00",“01"のデータ入出力線DL02,DL12を個別アドレ
ス順に順次、更に上位のデータ入出力端子TM2,TM3に接
続する。
（２）ビットA0,A1に従って個別アドレスに対する入出
力の開始アドレス“10"を指定し、この開始アドレス“1
0"を対応する切換回路３のトランスファゲートT17,T21,
T25,T29をオンにし、この開始アドレス“10"と対応する
データ入出力線DL21を最下位のデータ入種力端子TM
0に、この開始アドレス“10"の上位側の個別アドレス
“11"のデータ入出力線DL31をその上位のデータ入出力
端TM1に、この開始アドレス“10"の下位側の個別アドレ
ス“00",“01"のデータ入出力線DL02,DL12を個別アドレ
ス順に順次、更に上位のデータ入出力端子TM2,TM3に接
続する。
従ってこの場合、データレジスタR12,R13,R20,R21の
連続した４個のデータが、１回のアドレス信号入力によ
り１度にデータ入出力端子TM0〜TM3から並列に入出力さ
れる。このような場合、従来例においてはアドレス信号
を２回入力しないと入出力できなかったので、本発明の
方がデータの入出力速度が２倍になる。
連続した４個のデータが、１回のアドレス信号入力によ
り１度にデータ入出力端子TM0〜TM3から並列に入出力さ
れる。このような場合、従来例においてはアドレス信号
を２回入力しないと入出力できなかったので、本発明の
方がデータの入出力速度が２倍になる。
以上説明したように本発明は、各行の同一個別アドレ
スに共通にそれぞれ第１及び第２のデータ入出力線を設
け（ただし最上位の個別アドレスに対しては第１のみで
もよい）、アドレス信号の上位側ビットにより選択され
たデータレジスタは第１のデータ入出力線に接続し、そ
の１アドレス上位のデータレジスタは第２のデータ入出
力線に接続し、アドレス信号の下位側ビットにより指定
される開始アドレスと対応する個別アドレスの第１のデ
ータ入出力線を最下位のデータ入出力端子に、開始アド
レスの上位側の個別アドレスの第１のデータ入出力線を
その上位のデータ入出力端子に、開始アドレスの下位側
の個別アドレスの第２のデータ入出力線を更にその上位
のデータ入出力端子に個別アドレス順に順次接続する構
成とすることにより、開始アドレスが個別アドレスの最
下位でない場合でも１回のアドレス信号入力で個別アド
レス数分のデータを１度に並列に入出力することがで
き、データの入出力時間を短縮することができる効果が
ある。
スに共通にそれぞれ第１及び第２のデータ入出力線を設
け（ただし最上位の個別アドレスに対しては第１のみで
もよい）、アドレス信号の上位側ビットにより選択され
たデータレジスタは第１のデータ入出力線に接続し、そ
の１アドレス上位のデータレジスタは第２のデータ入出
力線に接続し、アドレス信号の下位側ビットにより指定
される開始アドレスと対応する個別アドレスの第１のデ
ータ入出力線を最下位のデータ入出力端子に、開始アド
レスの上位側の個別アドレスの第１のデータ入出力線を
その上位のデータ入出力端子に、開始アドレスの下位側
の個別アドレスの第２のデータ入出力線を更にその上位
のデータ入出力端子に個別アドレス順に順次接続する構
成とすることにより、開始アドレスが個別アドレスの最
下位でない場合でも１回のアドレス信号入力で個別アド
レス数分のデータを１度に並列に入出力することがで
き、データの入出力時間を短縮することができる効果が
ある。
第１図は本発明の一実施例を示す回路図、第２図は従来
のデータ入出力装置の一例を示す回路図である。 1,1A……行アドレス選択回路、2,2A……開始アドレスデ
コーダ、3,3A……切換回路、DL0〜DL3,DL01,DL02〜D
L21,DL22,DL31……データ入出力線、T1〜T38……トラン
スファゲート、TM0〜TM3……データ入出力端子。
のデータ入出力装置の一例を示す回路図である。 1,1A……行アドレス選択回路、2,2A……開始アドレスデ
コーダ、3,3A……切換回路、DL0〜DL3,DL01,DL02〜D
L21,DL22,DL31……データ入出力線、T1〜T38……トラン
スファゲート、TM0〜TM3……データ入出力端子。
Claims (1)
- 【請求項１】行方向にアドレス信号の下位側Ｍビットに
より指定される個別アドレスと、各行ごとに前記アドレ
ス信号の下位側Ｍビット以外の上位側ビットにより指定
される行アドレスとをもってマトリクス状に配列され、
それぞれ入力されたデータの保持及び保持しているデー
タの出力を行う複数のデータレジスタと、前記各行の同
一個別アドレスのデータレジスタに対してそれぞれ共通
に設けられた第１及び第２のデータ入出力線と、入力さ
れた前記アドレス信号の上位側ビットにより前記データ
レジスタの行アドレスの１つを選択する行アドレス選択
回路と、この行アドレス選択回路により選択された行ア
ドレスの各データレジスタの入出力端をそれぞれ対応す
る第１のデータ入出力線に接続し、前記選択された行ア
ドレスの１アドレス上位の行アドレスの各データレジス
タの入出力端をそれぞれ対応する第２のデータ入出力線
に接続する複数のトランスファゲートと、入力された前
記アドレス信号の下位側Ｍビットにより前記個別アドレ
スに対するデータ入出力の開始アドレスを指定する開始
アドレスデコーダと、前記各個別アドレスと対応して設
けられた複数の入出力端子と、前記開始アドレスデコー
ダにより指定された開始アドレスに従って、この開始ア
ドレスと対応する個別アドレスの第１のデータ入出力線
を最下位の前記データ入出力端子に、この開始アドレス
の上位側にある個別アドレスの第１のデータ入出力線を
前記個別アドレス順に順次上位の前記データ入出力端子
に、この開始アドレスの下位側にある個別アドレスの第
２のデータ入出力線を前記個別アドレス順に順次上位の
前記入出力端子に接続する切換回路とを有することを特
徴とするデータ入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229261A JP2613963B2 (ja) | 1990-08-30 | 1990-08-30 | データ入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229261A JP2613963B2 (ja) | 1990-08-30 | 1990-08-30 | データ入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109493A JPH04109493A (ja) | 1992-04-10 |
| JP2613963B2 true JP2613963B2 (ja) | 1997-05-28 |
Family
ID=16889344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229261A Expired - Fee Related JP2613963B2 (ja) | 1990-08-30 | 1990-08-30 | データ入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613963B2 (ja) |
-
1990
- 1990-08-30 JP JP2229261A patent/JP2613963B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109493A (ja) | 1992-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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