JPH022299A - 時間スイッチ回路 - Google Patents
時間スイッチ回路Info
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- JPH022299A JPH022299A JP14354388A JP14354388A JPH022299A JP H022299 A JPH022299 A JP H022299A JP 14354388 A JP14354388 A JP 14354388A JP 14354388 A JP14354388 A JP 14354388A JP H022299 A JPH022299 A JP H022299A
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- 230000015654 memory Effects 0.000 claims abstract description 91
- 230000009977 dual effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
時分割多重化されたデータのタイムスロットの入れ換え
を行なう時間スイッチ回路に関し、構成および制御を筒
素化することを目的とし、時分割多重化されたデータの
タイムスロットの入れ換えを行なう時間スイッチ回路に
おいて、複数の入出力ポートを備え、複数の入回線から
のデータを該複数の入力ポートから独立に入力して記憶
し、且つ、該記憶したデータを該複数の出力ポートから
複数の出回線上に独立に出力するマルチポート・データ
・メモリと、該マルチポート・データ・メモリへの書き
込みアドレスを、前記入力ポートの全てから入力される
データについて重複しないように発生する書き込みアド
レス発生手段と、該マルチポート・データ・メモリから
前記複数の出回線上に出力するデータの読み出しアドレ
スを設定する読み出しアドレス設定手段とを有してなる
ように構成する。
を行なう時間スイッチ回路に関し、構成および制御を筒
素化することを目的とし、時分割多重化されたデータの
タイムスロットの入れ換えを行なう時間スイッチ回路に
おいて、複数の入出力ポートを備え、複数の入回線から
のデータを該複数の入力ポートから独立に入力して記憶
し、且つ、該記憶したデータを該複数の出力ポートから
複数の出回線上に独立に出力するマルチポート・データ
・メモリと、該マルチポート・データ・メモリへの書き
込みアドレスを、前記入力ポートの全てから入力される
データについて重複しないように発生する書き込みアド
レス発生手段と、該マルチポート・データ・メモリから
前記複数の出回線上に出力するデータの読み出しアドレ
スを設定する読み出しアドレス設定手段とを有してなる
ように構成する。
(産業上の利用分野〕
本発明は、時分割多重化されたデータのタイムスロット
の入れ換えを行なう時間スイッチ回路に閏する。
の入れ換えを行なう時間スイッチ回路に閏する。
−mに交換用ディジタル・スイッチには時間スイッチと
空間スイッチとが用いられている。
空間スイッチとが用いられている。
時間スイッチは時分割多重化されたデータのタイムスロ
ットの時間的順序の入れ換えを行なうものであり、空間
スイッチは、空間的に配置された電子ゲート・スイッチ
によって入回線と出回線との接続の切り替えを行なうも
のである。
ットの時間的順序の入れ換えを行なうものであり、空間
スイッチは、空間的に配置された電子ゲート・スイッチ
によって入回線と出回線との接続の切り替えを行なうも
のである。
交換用ディジタル・スイッチとしては、メモリ回路を用
いて大容量のスイッチを経済的に構築し得る時間スイッ
チが主として用いられるが、タイムスロ・7ト数の増大
に伴い、時間スイッチ1段で交換用ディジタル・スイッ
チを構成することが困難となり、これらの時間スイッチ
相互間を空間スイッチによって結合した多段構成によっ
て回路網の拡大を計っている。
いて大容量のスイッチを経済的に構築し得る時間スイッ
チが主として用いられるが、タイムスロ・7ト数の増大
に伴い、時間スイッチ1段で交換用ディジタル・スイッ
チを構成することが困難となり、これらの時間スイッチ
相互間を空間スイッチによって結合した多段構成によっ
て回路網の拡大を計っている。
しかしながら、上記のような時間スイッチと空間スイッ
チとの多段接続による構成においてはスイッチ規模が増
大し、制御系も複雑になる。
チとの多段接続による構成においてはスイッチ規模が増
大し、制御系も複雑になる。
そのため、簡素な構成による大容量のスイッチ回路を実
現する技術が要望されていた。
現する技術が要望されていた。
従来の時間スイッチは、1つの入出力ポートを存するメ
モリ回路と、タイムスロットの交換情報を設定するアド
レス制御メモリとを有し、時分割多重化されたデータを
、該メモリ回路の入力ポートから、カウンタ等によって
発生されるアドレスによって順に書き込み、これらの書
き込んだデータを該アドレス制御メモリに設定されたア
ドレスによって読み出すことにより、タイムスロットの
入れ換えを行なっていた。
モリ回路と、タイムスロットの交換情報を設定するアド
レス制御メモリとを有し、時分割多重化されたデータを
、該メモリ回路の入力ポートから、カウンタ等によって
発生されるアドレスによって順に書き込み、これらの書
き込んだデータを該アドレス制御メモリに設定されたア
ドレスによって読み出すことにより、タイムスロットの
入れ換えを行なっていた。
したがって、大容量のメモリ回路を用いれば、大容量の
スイッチを経済的に実現できるが、タイムスロット数が
メモリ回路の容量を超えるときや、複数の時分割多重回
線相互間でタイムスロットの入れ換えを行なうためには
、上記の時間スイッチと空間スイッチとを組み合わせた
多段構成のスイッチ回路を構築する必要があった。
スイッチを経済的に実現できるが、タイムスロット数が
メモリ回路の容量を超えるときや、複数の時分割多重回
線相互間でタイムスロットの入れ換えを行なうためには
、上記の時間スイッチと空間スイッチとを組み合わせた
多段構成のスイッチ回路を構築する必要があった。
第5図は、従来の時間スイッチと空間スイッチとを組み
合わせた多段接続によるスイッチ回路網の構成例として
、4つの時分割多重回線と4つの時分割多重回線との間
でのタイムスロットの入れ換えのためのスイッチ回路網
の構成を示すものである。
合わせた多段接続によるスイッチ回路網の構成例として
、4つの時分割多重回線と4つの時分割多重回線との間
でのタイムスロットの入れ換えのためのスイッチ回路網
の構成を示すものである。
第5図において、SSWで示されるのは空間スイッチ回
路であり、TSWで示されるのは時間スイッチ回路であ
る。また、ACMはアドレス制御メモリである。例えば
、入回線1〜4および出回bi t〜4がそれぞれ51
2タイムスロツトからなるフレームを構成し、時間スイ
ッチ回路TSWがそれぞれ512バイトのメモリ回路を
有してなるものとすると、複数の回線間でタイムスロッ
トの入れ替えを行なうためには、第5図に示されるよう
に、4つの時間スイッチ回路TSWを設け、さらに、該
4つの時間スイッチ回路TSWの前段および後段にそれ
ぞれ空間スイッチ回路を設ける必要がある。
路であり、TSWで示されるのは時間スイッチ回路であ
る。また、ACMはアドレス制御メモリである。例えば
、入回線1〜4および出回bi t〜4がそれぞれ51
2タイムスロツトからなるフレームを構成し、時間スイ
ッチ回路TSWがそれぞれ512バイトのメモリ回路を
有してなるものとすると、複数の回線間でタイムスロッ
トの入れ替えを行なうためには、第5図に示されるよう
に、4つの時間スイッチ回路TSWを設け、さらに、該
4つの時間スイッチ回路TSWの前段および後段にそれ
ぞれ空間スイッチ回路を設ける必要がある。
このとき、第5図に示されるように、上記の合計12個
の時間スイッチ回路および空間スイ・ソチ回路の各々に
おけるタイムスロットの入れ替え情報を設定するために
、それぞれアドレス制御メモリを設ける必要がある。
の時間スイッチ回路および空間スイ・ソチ回路の各々に
おけるタイムスロットの入れ替え情報を設定するために
、それぞれアドレス制御メモリを設ける必要がある。
このように、従来のスイッチ回路は、タイムスロット数
が多い場合や、複数の時分割多重回線間でのタイムスロ
ットの入れ換えの際には、構成および制御が複雑になる
という問題があった。
が多い場合や、複数の時分割多重回線間でのタイムスロ
ットの入れ換えの際には、構成および制御が複雑になる
という問題があった。
本発明は上記の問題点に鑑み、なされたもので、構成お
よび制御を面素化した大容量の時間スイッチ回路を提供
することを目的とするものである。
よび制御を面素化した大容量の時間スイッチ回路を提供
することを目的とするものである。
第1図は本発明の基本構成図である。本図において、1
はマルチポート・データ・メモリ、2は書き込みアドレ
ス発生手段、そして、31,3□、・・・37は、複数
の読み出しアドレス設定手段である。
はマルチポート・データ・メモリ、2は書き込みアドレ
ス発生手段、そして、31,3□、・・・37は、複数
の読み出しアドレス設定手段である。
マルチポート・データ・メモリ1は、複数の入出力ポー
トを備え、複数の入回線からのデータを該複数の入力ポ
ートから独立に入力して記憶し、且つ、該記憶したデー
タを該複数の出力ポートから複数の出回線上に独立に出
力する。
トを備え、複数の入回線からのデータを該複数の入力ポ
ートから独立に入力して記憶し、且つ、該記憶したデー
タを該複数の出力ポートから複数の出回線上に独立に出
力する。
♂き込みアドレス発生手段2は、該マルチポート入出力
データ・メモリ1への書き込みアドレスを、全ての入力
データについて重複のないように発生する。
データ・メモリ1への書き込みアドレスを、全ての入力
データについて重複のないように発生する。
読み出しアドレス設定手段32,3□、・・・31は、
上記マルチポート・データ・メモリ1から前記複数の出
回線上に出力するデータの読み出しアドレスをそれぞれ
設定する。
上記マルチポート・データ・メモリ1から前記複数の出
回線上に出力するデータの読み出しアドレスをそれぞれ
設定する。
複数の入回線からのデータは、書き込みアドレス発生手
段2にて発生されたアドレスによって複数の入力ポート
からマルチポート・データ・メモリlに、全ての入力デ
ータについて重複のないように書き込まれる。
段2にて発生されたアドレスによって複数の入力ポート
からマルチポート・データ・メモリlに、全ての入力デ
ータについて重複のないように書き込まれる。
他方、読み出しアドレス設定手段3++3g+ ・・・
37には、該マルチポート・データ・メモリ1の複数の
出力ポートから複数の出回線上に出力されるデータの読
み出しアドレスがそれぞれ設定される。
37には、該マルチポート・データ・メモリ1の複数の
出力ポートから複数の出回線上に出力されるデータの読
み出しアドレスがそれぞれ設定される。
上記の読み出しアドレスの設定によって、該複数の出力
ポートからは、前記複数の人力ポートの何れから入力さ
れたデータも、すなわち、前記複数の入回線の何れから
入力されたデータもアクセスすることができるので、複
数の回線相互間においてもタイムスロットの入れ換えが
可能となる。
ポートからは、前記複数の人力ポートの何れから入力さ
れたデータも、すなわち、前記複数の入回線の何れから
入力されたデータもアクセスすることができるので、複
数の回線相互間においてもタイムスロットの入れ換えが
可能となる。
このように、第1図の構成によれば、前段にも後段にも
空間スイッチを設けることなく、時間スイッチ1段の構
成によって複数の時分割多重回線相互間でのタイムスロ
ットの入れ換えが可能となる。
空間スイッチを設けることなく、時間スイッチ1段の構
成によって複数の時分割多重回線相互間でのタイムスロ
ットの入れ換えが可能となる。
第2図は本発明の実施例の構成図である。
第2図において、10はマルチポート・データ・メモリ
、20はアドレス・カウンタ、30−1゜30−2.
・・・30−nはアドレス制御メモリ、41 1.
41−2. ・ ・ 41−nはメモリ領域指定セ
レクタ、42−1.42−2. ・・・42−nはメ
モリ・アドレス指定セレクタである。
、20はアドレス・カウンタ、30−1゜30−2.
・・・30−nはアドレス制御メモリ、41 1.
41−2. ・ ・ 41−nはメモリ領域指定セ
レクタ、42−1.42−2. ・・・42−nはメ
モリ・アドレス指定セレクタである。
マルチポート・データ・メモリ1oは、複数の入出力ポ
ートを有し、それぞれの入出力ポートがら独立にデータ
の入力および出力が可能なランダム・アクセス・メモリ
である。
ートを有し、それぞれの入出力ポートがら独立にデータ
の入力および出力が可能なランダム・アクセス・メモリ
である。
これらの複数の入出力ポートには、それぞれ対応する入
回線および出回線が接続される。
回線および出回線が接続される。
アドレス・カウンタ20は、上記マルチボーレデータ・
メモリ10へのデータの書き込み時のアドレスを発生す
るもので、対応する大回線上のデータの1フレ一ム分の
タイムスロットを計数する数を繰り返し出力し、その出
力はメモリ・アドレス指定セレクタ42−1.42−2
. ・・・42nそれぞれの後述する2つのデータ入
力端子群のうちの一方に印加される。
メモリ10へのデータの書き込み時のアドレスを発生す
るもので、対応する大回線上のデータの1フレ一ム分の
タイムスロットを計数する数を繰り返し出力し、その出
力はメモリ・アドレス指定セレクタ42−1.42−2
. ・・・42nそれぞれの後述する2つのデータ入
力端子群のうちの一方に印加される。
アドレス制御メモリ30−1.30−2. ・・・3
0−nは、上記マルチポート・データ・メモリ10の複
数の出力ポートそれぞれからの読み出しデータのアドレ
スを出力するものである。後述するように、これらの読
み出しアドレスの各々の最上位ビットは、メモリ領域指
定セレクタ41−1.41−2. ・・・41−nの
対応するものの一方の入力端子に、そして、該読み出し
アドレスの各々の該最上位ビットより下位のビットは、
上記メモリ・アドレス指定セレクタ42−1.42−2
.・・・42−nの対応するものの他方のデータ入力端
子群に印加される。該アドレス制御メモリ30−1.3
0−2. ・=30−nの各々には、上記複数の出力
ポートのそれぞれ対応するものから順に出力すべきタイ
ムスロットのデータが書き込まれている、該マルチポー
ト・データ・メモリ10のアドレスが設定される。
0−nは、上記マルチポート・データ・メモリ10の複
数の出力ポートそれぞれからの読み出しデータのアドレ
スを出力するものである。後述するように、これらの読
み出しアドレスの各々の最上位ビットは、メモリ領域指
定セレクタ41−1.41−2. ・・・41−nの
対応するものの一方の入力端子に、そして、該読み出し
アドレスの各々の該最上位ビットより下位のビットは、
上記メモリ・アドレス指定セレクタ42−1.42−2
.・・・42−nの対応するものの他方のデータ入力端
子群に印加される。該アドレス制御メモリ30−1.3
0−2. ・=30−nの各々には、上記複数の出力
ポートのそれぞれ対応するものから順に出力すべきタイ
ムスロットのデータが書き込まれている、該マルチポー
ト・データ・メモリ10のアドレスが設定される。
メモリ領域指定セレクタ41−1.41−2゜・・・4
1−nは、上記マルチポート・データ・メモリ10にお
ける、書き込み時および読み出し時におけるアドレスの
最上位ビットを出力するもので、該出力はマルチポート
・データ・メモリ10におけるメモリ領域の大区分を指
定するものである。該メモリ領域指定セレクタ41−1
゜41−2. ・・・41−nそれぞれは2つの入力
端子を有し、該2つの入力、端子の一方には、それぞれ
順に、“0”、′1”、・・・“n−1″が印加され、
該2つの入力端子の他方には、それぞれ順に、前記アド
レス制御メモリ30−1,302、・・・30−nの出
力の最上位ビットが印加される。そして、メモリ領域指
定セレクタ411.41−2. ・・・41−nは、
それぞれ、データの占き込み時には、」二記“0”、“
1”。
1−nは、上記マルチポート・データ・メモリ10にお
ける、書き込み時および読み出し時におけるアドレスの
最上位ビットを出力するもので、該出力はマルチポート
・データ・メモリ10におけるメモリ領域の大区分を指
定するものである。該メモリ領域指定セレクタ41−1
゜41−2. ・・・41−nそれぞれは2つの入力
端子を有し、該2つの入力、端子の一方には、それぞれ
順に、“0”、′1”、・・・“n−1″が印加され、
該2つの入力端子の他方には、それぞれ順に、前記アド
レス制御メモリ30−1,302、・・・30−nの出
力の最上位ビットが印加される。そして、メモリ領域指
定セレクタ411.41−2. ・・・41−nは、
それぞれ、データの占き込み時には、」二記“0”、“
1”。
・・・ n−1”を、また、データの読み出し時には、
上記アドレス制御メモリ30−1,302、・・・30
−nが出力するアドレスの最上位ビットを選択して出力
する。
上記アドレス制御メモリ30−1,302、・・・30
−nが出力するアドレスの最上位ビットを選択して出力
する。
メモリ・アドレス指定セレクタ42−1.42−2.・
・・42−nは、上記マルチポート・データ・メモリ1
0における、書き込み時および読み出し時におけるアド
レスの上記最上位ビットより下位のビットを出力するも
ので、2つのデータ入力端子群を有し、該2つのデータ
入力端子群の一方には前記アドレス・カウンタ20の出
力を印加し、他方には、それぞれ、前記アドレス制御n
メモリ30−1.30−2. ・・・30−nが出力
するアドレスの最上位ビットより下位のビットを印加す
る。そして、メモリ・アドレス指定セレクタ42 1.
42−2. ・・ 42−nは、それぞれ、データの
占き込み時には、上記アドレス・カウンタ20の出力を
、また、データの出力時には、上記アドレス制御メモリ
30−1.30−2゜・・・30−nが出力するアトl
メスの最上位ビットより下位のビットを選択して出力す
る。
・・42−nは、上記マルチポート・データ・メモリ1
0における、書き込み時および読み出し時におけるアド
レスの上記最上位ビットより下位のビットを出力するも
ので、2つのデータ入力端子群を有し、該2つのデータ
入力端子群の一方には前記アドレス・カウンタ20の出
力を印加し、他方には、それぞれ、前記アドレス制御n
メモリ30−1.30−2. ・・・30−nが出力
するアドレスの最上位ビットより下位のビットを印加す
る。そして、メモリ・アドレス指定セレクタ42 1.
42−2. ・・ 42−nは、それぞれ、データの
占き込み時には、上記アドレス・カウンタ20の出力を
、また、データの出力時には、上記アドレス制御メモリ
30−1.30−2゜・・・30−nが出力するアトl
メスの最上位ビットより下位のビットを選択して出力す
る。
以上のような本発明の実施例の構成の動作について、以
下において、第3A図、第3B図および第3C図を用い
て、より具体的な例について説明する。
下において、第3A図、第3B図および第3C図を用い
て、より具体的な例について説明する。
第3B図は第2図の構成に対応するもので、それぞれ第
1および第2の2本の入回線と接続される第1および第
2の2つの入力ポート、および、それぞれ第1および第
2の2本の出回線と接続される第1および第2の2つの
出力ポートを有するデュアル・ポート・メモリ11、ア
ドレス・カウンタ21、アドレス制御メモリ30−1.
30−2、メモリ領域指定セレクタ41−1.41−2
、そして、メモリ・アドレス指定セレクタ42−1゜4
2−2を有してなる。
1および第2の2本の入回線と接続される第1および第
2の2つの入力ポート、および、それぞれ第1および第
2の2本の出回線と接続される第1および第2の2つの
出力ポートを有するデュアル・ポート・メモリ11、ア
ドレス・カウンタ21、アドレス制御メモリ30−1.
30−2、メモリ領域指定セレクタ41−1.41−2
、そして、メモリ・アドレス指定セレクタ42−1゜4
2−2を有してなる。
デュアル・ポート・メモリ11のメモリ領域は、それぞ
れ512ビツトの容量を有する2つの領域からなり、そ
れぞれの領域はアドレスの最上位ビットが“0”か、”
1”かによって識別される。
れ512ビツトの容量を有する2つの領域からなり、そ
れぞれの領域はアドレスの最上位ビットが“0”か、”
1”かによって識別される。
該7ドレスの最上位ビットは、メモリ領域指定セレクタ
41−1および41−2より出力される。
41−1および41−2より出力される。
該メモリ領域指定セレクタ41−1およびメモリ・アド
レス指定セレクタ42−1は、データ入力時には第1の
入力ポートから入力されるデータの書き込みアドレスを
指定し、データ出力時には第1の出力ポートから出力さ
れるデータの読み出しアドレスを指定する。そして、メ
モリ領域指定セレクタ41−2およびメモリ・アドレス
指定セレクタ42−2は、データ入力時には第2の入力
ポートから人力されるデータの書き込みアドレスを指定
し、データ出力時には第2の出力ポートから出力される
データの読み出しアドレスを指定する。
レス指定セレクタ42−1は、データ入力時には第1の
入力ポートから入力されるデータの書き込みアドレスを
指定し、データ出力時には第1の出力ポートから出力さ
れるデータの読み出しアドレスを指定する。そして、メ
モリ領域指定セレクタ41−2およびメモリ・アドレス
指定セレクタ42−2は、データ入力時には第2の入力
ポートから人力されるデータの書き込みアドレスを指定
し、データ出力時には第2の出力ポートから出力される
データの読み出しアドレスを指定する。
第2図の構成におけると同様に、メモリ・アドレス指定
セレクタ42−1および42−2は、それぞれ、アドレ
スの最上位ビットより下位のビ・ノドを出力する。
セレクタ42−1および42−2は、それぞれ、アドレ
スの最上位ビットより下位のビ・ノドを出力する。
さらに、第2図の構成におけると同様に、上記メモリ領
域指定セレクタ41−1および41−2は、各々2つの
入力端子を有し、該各々の一方には、それぞれ“0”お
よび“1”が印加され、該各々の他方には、アドレス制
御メモリ30−1および30−2が出力するアドレスの
最上位ビ・ソトが印加される。
域指定セレクタ41−1および41−2は、各々2つの
入力端子を有し、該各々の一方には、それぞれ“0”お
よび“1”が印加され、該各々の他方には、アドレス制
御メモリ30−1および30−2が出力するアドレスの
最上位ビ・ソトが印加される。
そして、メモリ・アドレス指定セレクタ42−1および
42−2は、各々2つのデータ入力端子群を有し、該各
々の一方のデータ入力端子群には、アドレス・カウンタ
21の出力が印加され、該各々の他方には、゛それぞれ
アドレス制御メモリ30−1および30−2が出力する
アドレスの最上位ビットより下位のビットが印加される
。
42−2は、各々2つのデータ入力端子群を有し、該各
々の一方のデータ入力端子群には、アドレス・カウンタ
21の出力が印加され、該各々の他方には、゛それぞれ
アドレス制御メモリ30−1および30−2が出力する
アドレスの最上位ビットより下位のビットが印加される
。
メモリ領域指定セレクタ41−1.41−2は、それぞ
れ、データの書き込み時には、上記“θ″および“l”
を、また、データの読み出し時には上記アドレス制御メ
モリ30−1および30−2が出力する上記最上位ビア
)を選1尺して出力する。
れ、データの書き込み時には、上記“θ″および“l”
を、また、データの読み出し時には上記アドレス制御メ
モリ30−1および30−2が出力する上記最上位ビア
)を選1尺して出力する。
メモリ・アドレス指定セレクタ42−1,422は、そ
れぞれ、データの書き込み時には、上記アドレス・カウ
ンタ21の出力を、また、データの出力時には、上記ア
ドレス制御′I′llメモリ30−1.30−2が出力
する前記アドレスの最上位ビットより下位のビットを選
択して出力する。
れぞれ、データの書き込み時には、上記アドレス・カウ
ンタ21の出力を、また、データの出力時には、上記ア
ドレス制御′I′llメモリ30−1.30−2が出力
する前記アドレスの最上位ビットより下位のビットを選
択して出力する。
該デュアル・ポート・メモリ11の2つの入力ポートの
それぞれには、それぞれに接続される人0 ”4Mから
1フレーム512タイムスロツトからなる時分割多重化
されたデータが入力される。このような入力データの具
体例を第3A図に示す。第1の大回線からはタイムスロ
ットNo、1.2゜3、・・・512のデータが、そし
て、第2の入回線からはタイムスロットNo、513.
514゜515、・・・1024のデータが入力される
。
それぞれには、それぞれに接続される人0 ”4Mから
1フレーム512タイムスロツトからなる時分割多重化
されたデータが入力される。このような入力データの具
体例を第3A図に示す。第1の大回線からはタイムスロ
ットNo、1.2゜3、・・・512のデータが、そし
て、第2の入回線からはタイムスロットNo、513.
514゜515、・・・1024のデータが入力される
。
上記の人力データは、前述の、書き込み時における、メ
モリ領域指定セレクタ41−1.41−2の出力に対応
して、第1の大回線からのデータはデュアル・ポート・
メモリ11のアドレス0〜511の領域に、そして、第
2の大回線からのデータはデュアル・ポート・メモリ1
1のアドレス511〜1024の領域に書き込まれる。
モリ領域指定セレクタ41−1.41−2の出力に対応
して、第1の大回線からのデータはデュアル・ポート・
メモリ11のアドレス0〜511の領域に、そして、第
2の大回線からのデータはデュアル・ポート・メモリ1
1のアドレス511〜1024の領域に書き込まれる。
それぞれの領域における書き込みアドレスは、メモリ・
アドレス指定セレクタ42−1.42−2を介して印加
される、アドレス・カウンタ21の出力000.001
.002.・・・IFF(16進数)により、第3B図
に示されるとおり、それぞれ入力された順に書き込まれ
る。
アドレス指定セレクタ42−1.42−2を介して印加
される、アドレス・カウンタ21の出力000.001
.002.・・・IFF(16進数)により、第3B図
に示されるとおり、それぞれ入力された順に書き込まれ
る。
他方、アドレス制御メモリ30−1には第1の出力ポー
トから出力されるべきタイムスロットのNO6が1.0
.514.3.518.7.516.5. ・・・
、そして、アドレス制御メモリ30−2には第2の出力
ポートから出力されるべきタイムスロットのNOoが“
513,512゜2.3.6,519,4.517”と
設定される。
トから出力されるべきタイムスロットのNO6が1.0
.514.3.518.7.516.5. ・・・
、そして、アドレス制御メモリ30−2には第2の出力
ポートから出力されるべきタイムスロットのNOoが“
513,512゜2.3.6,519,4.517”と
設定される。
デュアル・ポート・メモリ11からのデータの読み出し
時には、アドレス・カウンタ21の出力000.001
.002.・・・IFFがアドレス制御メモリ30−1
および30−2に対して読み出しアドレスとして印加さ
れる。これに応じて前記のアドレス制御メモリ30−1
および30−2の内容が読み出され、それぞれメモリ領
域指定セレクタ41−1およびアドレス指定セレクタ4
2−1、また、メモリ領域指定セレクタ41−2および
アドレス指定セレクタ42−2を介してデュアル・ポー
ト・メモリ11のアドレスとして印加される。こうして
、デュアル・ポート・メモリ11の第1および第2の出
力ポートからは、それぞれ第3C図に示されるように、
上記のアドレス制御メモリ30−1および30−2の内
容によりタイムスロットが入れ換えられたデータが出力
される。
時には、アドレス・カウンタ21の出力000.001
.002.・・・IFFがアドレス制御メモリ30−1
および30−2に対して読み出しアドレスとして印加さ
れる。これに応じて前記のアドレス制御メモリ30−1
および30−2の内容が読み出され、それぞれメモリ領
域指定セレクタ41−1およびアドレス指定セレクタ4
2−1、また、メモリ領域指定セレクタ41−2および
アドレス指定セレクタ42−2を介してデュアル・ポー
ト・メモリ11のアドレスとして印加される。こうして
、デュアル・ポート・メモリ11の第1および第2の出
力ポートからは、それぞれ第3C図に示されるように、
上記のアドレス制御メモリ30−1および30−2の内
容によりタイムスロットが入れ換えられたデータが出力
される。
このように、第3B図の構成の時間スイッチ回路によれ
ば、複数の入回線相互の間において、時分割多重化され
たデータのタイムスロットの入れ換えを1段の時間スイ
ッチ回路により実現できる。
ば、複数の入回線相互の間において、時分割多重化され
たデータのタイムスロットの入れ換えを1段の時間スイ
ッチ回路により実現できる。
前述の第2図の構成は、上述の第3B図の時間スイッチ
回路の構成において入出力ポートの数を2かられに一般
化したものであって、第2図の構成の動作も上述の第3
B図の構成の動作と全く同様である。
回路の構成において入出力ポートの数を2かられに一般
化したものであって、第2図の構成の動作も上述の第3
B図の構成の動作と全く同様である。
第4図は、−C的な1本の大回線から人力された時分割
多重化されたデータのタイムスロットの入れ換えの様子
の具体例を示すものである。
多重化されたデータのタイムスロットの入れ換えの様子
の具体例を示すものである。
1本の回線からのデータは、それぞれデータ・メモリ1
2内の対応する領域に書き込まれる。これらの書き込ま
れたデータは、出力時においては、任意の出力ポートか
らアクセス可能となっており、各出力ポートに対応する
アクセス制御メモリの設定値にしたがって読みされ、そ
れぞれ対応する出力ポートより接続される出回線上に出
力される。
2内の対応する領域に書き込まれる。これらの書き込ま
れたデータは、出力時においては、任意の出力ポートか
らアクセス可能となっており、各出力ポートに対応する
アクセス制御メモリの設定値にしたがって読みされ、そ
れぞれ対応する出力ポートより接続される出回線上に出
力される。
以上説明したように、本発明の時間スイッチ回路によれ
ば、従来空間スイッチ回路との多段構成を必要とした、
複数の回線上のタイムスロットの入れ換えを、1段の時
間スイッチ回路によって実現している。前述の第5図の
構成と比較することにより明らかなように、空間スイッ
チ回路、および、それらに伴うアクセス制御メモリが不
要となることにより、ハードウェア量が大いに削減され
る。
ば、従来空間スイッチ回路との多段構成を必要とした、
複数の回線上のタイムスロットの入れ換えを、1段の時
間スイッチ回路によって実現している。前述の第5図の
構成と比較することにより明らかなように、空間スイッ
チ回路、および、それらに伴うアクセス制御メモリが不
要となることにより、ハードウェア量が大いに削減され
る。
また、従来の時間スイッチ回路において、1フレームN
タイムスロフトとして行なっていた交換動作を、該Nタ
イムスロットをnポートに分割して、本発明による時間
スイッチ回路を用いてスイッチングを行なうと、メモリ
のアクセス時間が等しいならば、従来の1/nの時間で
処理を行なうことができる。このことは、データ入出力
速度を従来のn倍に上げることができることを意味する
と共に、データ入出力速度が等しいときには、時間スイ
ッチ回路のクロックの周波数を1/nにできることを意
味するので、例えば、低速度ではあるが消費電力の低い
C−MOSロジックの使用を可能にする。
タイムスロフトとして行なっていた交換動作を、該Nタ
イムスロットをnポートに分割して、本発明による時間
スイッチ回路を用いてスイッチングを行なうと、メモリ
のアクセス時間が等しいならば、従来の1/nの時間で
処理を行なうことができる。このことは、データ入出力
速度を従来のn倍に上げることができることを意味する
と共に、データ入出力速度が等しいときには、時間スイ
ッチ回路のクロックの周波数を1/nにできることを意
味するので、例えば、低速度ではあるが消費電力の低い
C−MOSロジックの使用を可能にする。
本発明の時間スイ・ノチ回路によれば、構成および制御
を簡素化するとともに、より大容量の時分割多重化され
たデータをより高速に処理することができる。
を簡素化するとともに、より大容量の時分割多重化され
たデータをより高速に処理することができる。
第1図は本発明の基本構成図、
第2図は本発明の実施例の構成図、
第3A図、第3B図、第3C図および第4図は、本発明
の時間スイッチ回路の具体例による動作説明図、そして 第5図は、従来の空間スイ・7チ回路と時間スイッチ回
路との多段接続によるスイ・ソチ回路粗の構成例を示す
図である。 〔符号の説明〕 I・・・マルチポート・データ・メモリ、2・・・古き
込みアドレス発生手段、 31.3□、〜3n・・・読み出しアドレス設定手段、
10.11・・・マルチポート・データ・メモリ、20
.21・・・アドレス・カウンタ、30−1.30−2
. ・・・30−n・・・アドレス制御メモリ、 41−1. 41−2. ・・・41−n−メモリ領
域指定セレクタ、 42−1.42−2. ・ ・ 42−n−・−メ
モリ・アドレス指定セレクタ。
の時間スイッチ回路の具体例による動作説明図、そして 第5図は、従来の空間スイ・7チ回路と時間スイッチ回
路との多段接続によるスイ・ソチ回路粗の構成例を示す
図である。 〔符号の説明〕 I・・・マルチポート・データ・メモリ、2・・・古き
込みアドレス発生手段、 31.3□、〜3n・・・読み出しアドレス設定手段、
10.11・・・マルチポート・データ・メモリ、20
.21・・・アドレス・カウンタ、30−1.30−2
. ・・・30−n・・・アドレス制御メモリ、 41−1. 41−2. ・・・41−n−メモリ領
域指定セレクタ、 42−1.42−2. ・ ・ 42−n−・−メ
モリ・アドレス指定セレクタ。
Claims (1)
- 【特許請求の範囲】 1、時分割多重化されたデータのタイムスロットの入れ
換えを行なう時間スイッチ回路において、複数の入出力
ポートを備え、複数の入回線からのデータを該複数の入
力ポートから独立に入力して記憶し、且つ、該記憶した
データを該複数の出力ポートから複数の出回線上に独立
に出力するマルチポート・データ・メモリ(1)と、 該マルチポート・データ・メモリ(1)への書き込みア
ドレスを、前記入力ポートの全てから入力されるデータ
について重複しないように発生する書き込みアドレス発
生手段(2)と、 該マルチポート・データ・メモリ(1)から前記複数の
出回線上に出力するデータの読み出しアドレスを設定す
る読み出しアドレス設定手段(3_1、3_2、・・・
3_n)とを有してなることを特徴とする時間スイッチ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14354388A JPH022299A (ja) | 1988-06-13 | 1988-06-13 | 時間スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14354388A JPH022299A (ja) | 1988-06-13 | 1988-06-13 | 時間スイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH022299A true JPH022299A (ja) | 1990-01-08 |
Family
ID=15341196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14354388A Pending JPH022299A (ja) | 1988-06-13 | 1988-06-13 | 時間スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH022299A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
WO2001028143A1 (fr) * | 1999-10-14 | 2001-04-19 | Fujitsu Limited | Technique, dispositif de multiplexage et reseau dote de ce dispositif |
WO2012075847A1 (zh) * | 2010-12-09 | 2012-06-14 | 中兴通讯股份有限公司 | 多时分配置方法及装置 |
-
1988
- 1988-06-13 JP JP14354388A patent/JPH022299A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
WO2001028143A1 (fr) * | 1999-10-14 | 2001-04-19 | Fujitsu Limited | Technique, dispositif de multiplexage et reseau dote de ce dispositif |
US7020134B2 (en) | 1999-10-14 | 2006-03-28 | Fujitsu Limited | Multiplexing method, a multiplexing apparatus and a network therewith |
WO2012075847A1 (zh) * | 2010-12-09 | 2012-06-14 | 中兴通讯股份有限公司 | 多时分配置方法及装置 |
CN102546075A (zh) * | 2010-12-09 | 2012-07-04 | 中兴通讯股份有限公司 | 多时分配置方法及装置 |
CN102546075B (zh) * | 2010-12-09 | 2014-08-13 | 中兴通讯股份有限公司 | 多时分配置方法及装置 |
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