JPH022299A - 時間スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 時分割多重化されたデータのタイムスロットの入れ換え
を行なう時間スイッチ回路に関し、構成および制御を筒
素化することを目的とし、時分割多重化されたデータの
タイムスロットの入れ換えを行なう時間スイッチ回路に
おいて、複数の入出力ポートを備え、複数の入回線から
のデータを該複数の入力ポートから独立に入力して記憶
し、且つ、該記憶したデータを該複数の出力ポートから
複数の出回線上に独立に出力するマルチポート・データ
・メモリと、該マルチポート・データ・メモリへの書き
込みアドレスを、前記入力ポートの全てから入力される
データについて重複しないように発生する書き込みアド
レス発生手段と、該マルチポート・データ・メモリから
前記複数の出回線上に出力するデータの読み出しアドレ
スを設定する読み出しアドレス設定手段とを有してなる
ように構成する。

（産業上の利用分野〕 本発明は、時分割多重化されたデータのタイムスロット
の入れ換えを行なう時間スイッチ回路に閏する。

−ｍに交換用ディジタル・スイッチには時間スイッチと
空間スイッチとが用いられている。

時間スイッチは時分割多重化されたデータのタイムスロ
ットの時間的順序の入れ換えを行なうものであり、空間
スイッチは、空間的に配置された電子ゲート・スイッチ
によって入回線と出回線との接続の切り替えを行なうも
のである。

交換用ディジタル・スイッチとしては、メモリ回路を用
いて大容量のスイッチを経済的に構築し得る時間スイッ
チが主として用いられるが、タイムスロ・７ト数の増大
に伴い、時間スイッチ１段で交換用ディジタル・スイッ
チを構成することが困難となり、これらの時間スイッチ
相互間を空間スイッチによって結合した多段構成によっ
て回路網の拡大を計っている。

しかしながら、上記のような時間スイッチと空間スイッ
チとの多段接続による構成においてはスイッチ規模が増
大し、制御系も複雑になる。

そのため、簡素な構成による大容量のスイッチ回路を実
現する技術が要望されていた。

〔従来の技術、および発明が解決しようとする課題〕

従来の時間スイッチは、１つの入出力ポートを存するメ
モリ回路と、タイムスロットの交換情報を設定するアド
レス制御メモリとを有し、時分割多重化されたデータを
、該メモリ回路の入力ポートから、カウンタ等によって
発生されるアドレスによって順に書き込み、これらの書
き込んだデータを該アドレス制御メモリに設定されたア
ドレスによって読み出すことにより、タイムスロットの
入れ換えを行なっていた。

したがって、大容量のメモリ回路を用いれば、大容量の
スイッチを経済的に実現できるが、タイムスロット数が
メモリ回路の容量を超えるときや、複数の時分割多重回
線相互間でタイムスロットの入れ換えを行なうためには
、上記の時間スイッチと空間スイッチとを組み合わせた
多段構成のスイッチ回路を構築する必要があった。

第５図は、従来の時間スイッチと空間スイッチとを組み
合わせた多段接続によるスイッチ回路網の構成例として
、４つの時分割多重回線と４つの時分割多重回線との間
でのタイムスロットの入れ換えのためのスイッチ回路網
の構成を示すものである。

第５図において、ＳＳＷで示されるのは空間スイッチ回
路であり、ＴＳＷで示されるのは時間スイッチ回路であ
る。また、ＡＣＭはアドレス制御メモリである。例えば
、入回線１〜４および出回ｂｉ　ｔ〜４がそれぞれ５１
２タイムスロツトからなるフレームを構成し、時間スイ
ッチ回路ＴＳＷがそれぞれ５１２バイトのメモリ回路を
有してなるものとすると、複数の回線間でタイムスロッ
トの入れ替えを行なうためには、第５図に示されるよう
に、４つの時間スイッチ回路ＴＳＷを設け、さらに、該
４つの時間スイッチ回路ＴＳＷの前段および後段にそれ
ぞれ空間スイッチ回路を設ける必要がある。

このとき、第５図に示されるように、上記の合計１２個
の時間スイッチ回路および空間スイ・ソチ回路の各々に
おけるタイムスロットの入れ替え情報を設定するために
、それぞれアドレス制御メモリを設ける必要がある。

このように、従来のスイッチ回路は、タイムスロット数
が多い場合や、複数の時分割多重回線間でのタイムスロ
ットの入れ換えの際には、構成および制御が複雑になる
という問題があった。

本発明は上記の問題点に鑑み、なされたもので、構成お
よび制御を面素化した大容量の時間スイッチ回路を提供
することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。本図において、１
はマルチポート・データ・メモリ、２は書き込みアドレ
ス発生手段、そして、３１，３□、・・・３７は、複数
の読み出しアドレス設定手段である。

マルチポート・データ・メモリ１は、複数の入出力ポー
トを備え、複数の入回線からのデータを該複数の入力ポ
ートから独立に入力して記憶し、且つ、該記憶したデー
タを該複数の出力ポートから複数の出回線上に独立に出
力する。

♂き込みアドレス発生手段２は、該マルチポート入出力
データ・メモリ１への書き込みアドレスを、全ての入力
データについて重複のないように発生する。

読み出しアドレス設定手段３２，３□、・・・３１は、
上記マルチポート・データ・メモリ１から前記複数の出
回線上に出力するデータの読み出しアドレスをそれぞれ
設定する。

〔作　用〕

複数の入回線からのデータは、書き込みアドレス発生手
段２にて発生されたアドレスによって複数の入力ポート
からマルチポート・データ・メモリｌに、全ての入力デ
ータについて重複のないように書き込まれる。

他方、読み出しアドレス設定手段３＋＋３ｇ＋　・・・
３７には、該マルチポート・データ・メモリ１の複数の
出力ポートから複数の出回線上に出力されるデータの読
み出しアドレスがそれぞれ設定される。

上記の読み出しアドレスの設定によって、該複数の出力
ポートからは、前記複数の人力ポートの何れから入力さ
れたデータも、すなわち、前記複数の入回線の何れから
入力されたデータもアクセスすることができるので、複
数の回線相互間においてもタイムスロットの入れ換えが
可能となる。

このように、第１図の構成によれば、前段にも後段にも
空間スイッチを設けることなく、時間スイッチ１段の構
成によって複数の時分割多重回線相互間でのタイムスロ
ットの入れ換えが可能となる。

〔実施例〕

第２図は本発明の実施例の構成図である。

第２図において、１０はマルチポート・データ・メモリ
、２０はアドレス・カウンタ、３０−１゜３０−２．　
　・・・３０−ｎはアドレス制御メモリ、４１　　１．
４１−２．　　・　・　　４１−ｎはメモリ領域指定セ
レクタ、４２−１．４２−２．　　・・・４２−ｎはメ
モリ・アドレス指定セレクタである。

マルチポート・データ・メモリ１ｏは、複数の入出力ポ
ートを有し、それぞれの入出力ポートがら独立にデータ
の入力および出力が可能なランダム・アクセス・メモリ
である。

これらの複数の入出力ポートには、それぞれ対応する入
回線および出回線が接続される。

アドレス・カウンタ２０は、上記マルチボーレデータ・
メモリ１０へのデータの書き込み時のアドレスを発生す
るもので、対応する大回線上のデータの１フレ一ム分の
タイムスロットを計数する数を繰り返し出力し、その出
力はメモリ・アドレス指定セレクタ４２−１．４２−２
．　　・・・４２ｎそれぞれの後述する２つのデータ入
力端子群のうちの一方に印加される。

アドレス制御メモリ３０−１．３０−２．　　・・・３
０−ｎは、上記マルチポート・データ・メモリ１０の複
数の出力ポートそれぞれからの読み出しデータのアドレ
スを出力するものである。後述するように、これらの読
み出しアドレスの各々の最上位ビットは、メモリ領域指
定セレクタ４１−１．４１−２．　　・・・４１−ｎの
対応するものの一方の入力端子に、そして、該読み出し
アドレスの各々の該最上位ビットより下位のビットは、
上記メモリ・アドレス指定セレクタ４２−１．４２−２
．・・・４２−ｎの対応するものの他方のデータ入力端
子群に印加される。該アドレス制御メモリ３０−１．３
０−２．　　・＝３０−ｎの各々には、上記複数の出力
ポートのそれぞれ対応するものから順に出力すべきタイ
ムスロットのデータが書き込まれている、該マルチポー
ト・データ・メモリ１０のアドレスが設定される。

メモリ領域指定セレクタ４１−１．４１−２゜・・・４
１−ｎは、上記マルチポート・データ・メモリ１０にお
ける、書き込み時および読み出し時におけるアドレスの
最上位ビットを出力するもので、該出力はマルチポート
・データ・メモリ１０におけるメモリ領域の大区分を指
定するものである。該メモリ領域指定セレクタ４１−１
゜４１−２．　　・・・４１−ｎそれぞれは２つの入力
端子を有し、該２つの入力、端子の一方には、それぞれ
順に、“０”、′１”、・・・“ｎ−１″が印加され、
該２つの入力端子の他方には、それぞれ順に、前記アド
レス制御メモリ３０−１，３０２、・・・３０−ｎの出
力の最上位ビットが印加される。そして、メモリ領域指
定セレクタ４１１．４１−２．　　・・・４１−ｎは、
それぞれ、データの占き込み時には、」二記“０”、“
１”。

・・・　ｎ−１”を、また、データの読み出し時には、
上記アドレス制御メモリ３０−１，３０２、・・・３０
−ｎが出力するアドレスの最上位ビットを選択して出力
する。

メモリ・アドレス指定セレクタ４２−１．４２−２．・
・・４２−ｎは、上記マルチポート・データ・メモリ１
０における、書き込み時および読み出し時におけるアド
レスの上記最上位ビットより下位のビットを出力するも
ので、２つのデータ入力端子群を有し、該２つのデータ
入力端子群の一方には前記アドレス・カウンタ２０の出
力を印加し、他方には、それぞれ、前記アドレス制御ｎ
メモリ３０−１．３０−２．　　・・・３０−ｎが出力
するアドレスの最上位ビットより下位のビットを印加す
る。そして、メモリ・アドレス指定セレクタ４２　１．
４２−２．　　・・　４２−ｎは、それぞれ、データの
占き込み時には、上記アドレス・カウンタ２０の出力を
、また、データの出力時には、上記アドレス制御メモリ
３０−１．３０−２゜・・・３０−ｎが出力するアトｌ
メスの最上位ビットより下位のビットを選択して出力す
る。

以上のような本発明の実施例の構成の動作について、以
下において、第３Ａ図、第３Ｂ図および第３Ｃ図を用い
て、より具体的な例について説明する。

第３Ｂ図は第２図の構成に対応するもので、それぞれ第
１および第２の２本の入回線と接続される第１および第
２の２つの入力ポート、および、それぞれ第１および第
２の２本の出回線と接続される第１および第２の２つの
出力ポートを有するデュアル・ポート・メモリ１１、ア
ドレス・カウンタ２１、アドレス制御メモリ３０−１．
３０−２、メモリ領域指定セレクタ４１−１．４１−２
、そして、メモリ・アドレス指定セレクタ４２−１゜４
２−２を有してなる。

デュアル・ポート・メモリ１１のメモリ領域は、それぞ
れ５１２ビツトの容量を有する２つの領域からなり、そ
れぞれの領域はアドレスの最上位ビットが“０”か、”
１”かによって識別される。

該７ドレスの最上位ビットは、メモリ領域指定セレクタ
４１−１および４１−２より出力される。

該メモリ領域指定セレクタ４１−１およびメモリ・アド
レス指定セレクタ４２−１は、データ入力時には第１の
入力ポートから入力されるデータの書き込みアドレスを
指定し、データ出力時には第１の出力ポートから出力さ
れるデータの読み出しアドレスを指定する。そして、メ
モリ領域指定セレクタ４１−２およびメモリ・アドレス
指定セレクタ４２−２は、データ入力時には第２の入力
ポートから人力されるデータの書き込みアドレスを指定
し、データ出力時には第２の出力ポートから出力される
データの読み出しアドレスを指定する。

第２図の構成におけると同様に、メモリ・アドレス指定
セレクタ４２−１および４２−２は、それぞれ、アドレ
スの最上位ビットより下位のビ・ノドを出力する。

さらに、第２図の構成におけると同様に、上記メモリ領
域指定セレクタ４１−１および４１−２は、各々２つの
入力端子を有し、該各々の一方には、それぞれ“０”お
よび“１”が印加され、該各々の他方には、アドレス制
御メモリ３０−１および３０−２が出力するアドレスの
最上位ビ・ソトが印加される。

そして、メモリ・アドレス指定セレクタ４２−１および
４２−２は、各々２つのデータ入力端子群を有し、該各
々の一方のデータ入力端子群には、アドレス・カウンタ
２１の出力が印加され、該各々の他方には、゛それぞれ
アドレス制御メモリ３０−１および３０−２が出力する
アドレスの最上位ビットより下位のビットが印加される
。

メモリ領域指定セレクタ４１−１．４１−２は、それぞ
れ、データの書き込み時には、上記“θ″および“ｌ”
を、また、データの読み出し時には上記アドレス制御メ
モリ３０−１および３０−２が出力する上記最上位ビア
）を選１尺して出力する。

メモリ・アドレス指定セレクタ４２−１，４２２は、そ
れぞれ、データの書き込み時には、上記アドレス・カウ
ンタ２１の出力を、また、データの出力時には、上記ア
ドレス制御′Ｉ′ｌｌメモリ３０−１．３０−２が出力
する前記アドレスの最上位ビットより下位のビットを選
択して出力する。

該デュアル・ポート・メモリ１１の２つの入力ポートの
それぞれには、それぞれに接続される人０　”４Ｍから
１フレーム５１２タイムスロツトからなる時分割多重化
されたデータが入力される。このような入力データの具
体例を第３Ａ図に示す。第１の大回線からはタイムスロ
ットＮｏ、１．２゜３、・・・５１２のデータが、そし
て、第２の入回線からはタイムスロットＮｏ、５１３．
５１４゜５１５、・・・１０２４のデータが入力される
。

上記の人力データは、前述の、書き込み時における、メ
モリ領域指定セレクタ４１−１．４１−２の出力に対応
して、第１の大回線からのデータはデュアル・ポート・
メモリ１１のアドレス０〜５１１の領域に、そして、第
２の大回線からのデータはデュアル・ポート・メモリ１
１のアドレス５１１〜１０２４の領域に書き込まれる。

それぞれの領域における書き込みアドレスは、メモリ・
アドレス指定セレクタ４２−１．４２−２を介して印加
される、アドレス・カウンタ２１の出力０００．００１
．００２．・・・ＩＦＦ（１６進数）により、第３Ｂ図
に示されるとおり、それぞれ入力された順に書き込まれ
る。

他方、アドレス制御メモリ３０−１には第１の出力ポー
トから出力されるべきタイムスロットのＮＯ６が１．０
．５１４．３．５１８．７．５１６．５．　　・・・　
、そして、アドレス制御メモリ３０−２には第２の出力
ポートから出力されるべきタイムスロットのＮＯｏが“
５１３，５１２゜２．３．６，５１９，４．５１７”と
設定される。

デュアル・ポート・メモリ１１からのデータの読み出し
時には、アドレス・カウンタ２１の出力０００．００１
．００２．・・・ＩＦＦがアドレス制御メモリ３０−１
および３０−２に対して読み出しアドレスとして印加さ
れる。これに応じて前記のアドレス制御メモリ３０−１
および３０−２の内容が読み出され、それぞれメモリ領
域指定セレクタ４１−１およびアドレス指定セレクタ４
２−１、また、メモリ領域指定セレクタ４１−２および
アドレス指定セレクタ４２−２を介してデュアル・ポー
ト・メモリ１１のアドレスとして印加される。こうして
、デュアル・ポート・メモリ１１の第１および第２の出
力ポートからは、それぞれ第３Ｃ図に示されるように、
上記のアドレス制御メモリ３０−１および３０−２の内
容によりタイムスロットが入れ換えられたデータが出力
される。

このように、第３Ｂ図の構成の時間スイッチ回路によれ
ば、複数の入回線相互の間において、時分割多重化され
たデータのタイムスロットの入れ換えを１段の時間スイ
ッチ回路により実現できる。

前述の第２図の構成は、上述の第３Ｂ図の時間スイッチ
回路の構成において入出力ポートの数を２かられに一般
化したものであって、第２図の構成の動作も上述の第３
Ｂ図の構成の動作と全く同様である。

第４図は、−Ｃ的な１本の大回線から人力された時分割
多重化されたデータのタイムスロットの入れ換えの様子
の具体例を示すものである。

１本の回線からのデータは、それぞれデータ・メモリ１
２内の対応する領域に書き込まれる。これらの書き込ま
れたデータは、出力時においては、任意の出力ポートか
らアクセス可能となっており、各出力ポートに対応する
アクセス制御メモリの設定値にしたがって読みされ、そ
れぞれ対応する出力ポートより接続される出回線上に出
力される。

以上説明したように、本発明の時間スイッチ回路によれ
ば、従来空間スイッチ回路との多段構成を必要とした、
複数の回線上のタイムスロットの入れ換えを、１段の時
間スイッチ回路によって実現している。前述の第５図の
構成と比較することにより明らかなように、空間スイッ
チ回路、および、それらに伴うアクセス制御メモリが不
要となることにより、ハードウェア量が大いに削減され
る。

また、従来の時間スイッチ回路において、１フレームＮ
タイムスロフトとして行なっていた交換動作を、該Ｎタ
イムスロットをｎポートに分割して、本発明による時間
スイッチ回路を用いてスイッチングを行なうと、メモリ
のアクセス時間が等しいならば、従来の１／ｎの時間で
処理を行なうことができる。このことは、データ入出力
速度を従来のｎ倍に上げることができることを意味する
と共に、データ入出力速度が等しいときには、時間スイ
ッチ回路のクロックの周波数を１／ｎにできることを意
味するので、例えば、低速度ではあるが消費電力の低い
Ｃ−ＭＯＳロジックの使用を可能にする。

〔発明の効果〕

本発明の時間スイ・ノチ回路によれば、構成および制御
を簡素化するとともに、より大容量の時分割多重化され
たデータをより高速に処理することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例の構成図、 第３Ａ図、第３Ｂ図、第３Ｃ図および第４図は、本発明
の時間スイッチ回路の具体例による動作説明図、そして 第５図は、従来の空間スイ・７チ回路と時間スイッチ回
路との多段接続によるスイ・ソチ回路粗の構成例を示す
図である。 〔符号の説明〕 Ｉ・・・マルチポート・データ・メモリ、２・・・古き
込みアドレス発生手段、 ３１．３□、〜３ｎ・・・読み出しアドレス設定手段、
１０．１１・・・マルチポート・データ・メモリ、２０
．２１・・・アドレス・カウンタ、３０−１．３０−２
．　　・・・３０−ｎ・・・アドレス制御メモリ、 ４１−１．　４１−２．　　・・・４１−ｎ−メモリ領
域指定セレクタ、 ４２−１．４２−２．　　・　・　　４２−ｎ−・−メ
モリ・アドレス指定セレクタ。

Claims (1)

1. 【特許請求の範囲】 １、時分割多重化されたデータのタイムスロットの入れ
   換えを行なう時間スイッチ回路において、複数の入出力
   ポートを備え、複数の入回線からのデータを該複数の入
   力ポートから独立に入力して記憶し、且つ、該記憶した
   データを該複数の出力ポートから複数の出回線上に独立
   に出力するマルチポート・データ・メモリ（１）と、 該マルチポート・データ・メモリ（１）への書き込みア
   ドレスを、前記入力ポートの全てから入力されるデータ
   について重複しないように発生する書き込みアドレス発
   生手段（２）と、 該マルチポート・データ・メモリ（１）から前記複数の
   出回線上に出力するデータの読み出しアドレスを設定す
   る読み出しアドレス設定手段（３＿１、３＿２、・・・
   ３＿ｎ）とを有してなることを特徴とする時間スイッチ
   回路。