JPS6347396B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は時間スイツチ回路に関する。さらに詳
細には空間スイツチとともにデイジタル交換機の
通話路装置において中心的役割をはたしている時
間スイツチ回路に関する。

〔従来技術〕

周知のように時間スイツチはデイジタル交換機
の通話路装置に用いられ、入力データの時間的順
序を入れ替えることにより時分割交換を行う機能
を有している。

この種の時間スイツチの従来例を第１図により
説明する。すなわち従来の時間スイツチは、通話
メモリ１、保持メモリ２及び第１図には示されて
いないカウンタから構成され、保持メモリ２の出
力をアドレスとした任意のアドレスによる通話メ
モリ１への書込み即ちランダムライトと、カウン
タからの出力をアドレスとした一定順序での読出
し、即ちシーケンシヤルリードを繰り返すことに
より、入力データの時間順序の交換を行つてい
る。これはメモリで実現するために、LSI技術に
適しており、近年のLSI技術の進歩とともに急速
に発展してきたものである。

しかし上記メモリを用いたスイツチは、スイツ
チのスループツトがメモリのサイクルタイムによ
り制約されてしまう。メモリのサイクルタイムは
レジスタや論理ゲートの動作時間に比べると低速
であり、しかも記憶容量を増加するほどサイクル
タイムは増大する傾向にある。一方、時間スイツ
チの処理能力を向上させるには、メモリの大容量
化とサイクルタイムの減少とを用いた従来の時間
スイツチでは、処理能力を向上させることが極め
て困難であつた。

〔発明の目的〕

本発明の目的は上述の欠点を除去し、スループ
ツトの高い時間スイツチ回路を提供することにあ
る。

〔発明の概要〕

本発明は、アドレスを供給する手段と、時分割
多重されて順次入力されるデータをアドレス供給
手段からのアドレスに従う位置に記憶し、該記憶
データを並列に出力する記憶機能付デマルチプレ
クサ手段と、この記憶機能付デマルチプレクサ手
段からの並列データを取り込み、このデータを順
次出力する手段とから構成し、しかも、記憶機能
付デマルチプレクサ手段は、時分割多重化入力デ
ータを順次記憶する入力データラツチと、１入力
端子・複数出力端子で構成され、入力データラツ
チの入力データを入力端子に入力し、アドレスで
指定された出力端子に出力するデマルチプレクサ
と、出力端子からのデータを記憶する出力データ
ラツチからなる複数の記憶機能付デマルチプレク
サモジユールをトリー状に多段に接続して構成
し、各段をパイプライン動作させることにより、
時分割多重されて入力されたデータを入力時の順
番と異なる前番で出力することを特徴とする。以
下本発明の一実施例を図面を参照して詳細に説明
する。

〔発明の実施例〕

第２図は本発明の基本構成例を示し、４多重の
時間スイツチ回路を示す。第２図において、１１
は記憶機能付デマルチプレクサ、１２は４段のシ
フトレジスタ、１３は保持メモリである。保持メ
モリ１３はアドレスADRをクロツクパルスCLK
に同期して記憶機能付デマルチプレクサ１１に供
給する。記憶機能付デマルチプレクサ１１は、入
力データラツチ１１−１、デマルチプレクサ１１
−２およびラツチ１１−３からなる。時分割多重
化された入力データD_ioは入力データラツチ１１
−１に順次入力され、ラツチ１１−１に記憶され
る。デマルチプレクサ１１−２はラツチ１１−１
に記憶されたデータを、出力端＃１〜４のうち、
保持メモリ１３からのアドレスADRで指定され
た出力端に出力し、指定されない出力端をハイイ
ンピーダンス状態とする。デマルチプレクサ１１
−２の出力端からのデータをラツチ１１−３に記
憶する。シフトレジスタ１２にはラツチ１１−３
の記憶データを並列に取り込み、直列に順次出力
データD_putとして出力する。入力データラツチ１
１−１、ラツチ１１−３、保持メモリ１３はクロ
ツクパルスCLKで動作し、シフトレジスタ１２
はクロツクパルスCLKの４倍の周期をもつフレ
ームパルスFPでラツチ１１−３の記憶データを
取り込み、クロツクパルスCLKでデータをシフ
トアウトする。

第３図は第２図の動作を説明するタイミングチ
ヤートである。第３図に示されたフレームにおい
て、Ｂ１〜Ｂ４の入力データD_ioが、前フレーム
でシフトレジスタ１２に取り込まれたＡ１〜Ａ４
に続いてクロツクパルスCLKの１クロツクに１
個ずつ、入力データラツチ１１−１に順次入力さ
れる。本フレームにおいて、保持メモリ１３はア
ドレスADRをクロツクパルスCLKに従つて
＃３，＃１，＃４，＃２と出力するとする。この
アドレスADRに従つてデマルチプレクサ１１−
２は、入力データＢ１，Ｂ２，Ｂ３，Ｂ４を、こ
のアドレスADRに従うデマルチプレクサの出力
端＃３，＃１，＃４，＃２に順次出力し、ラツチ
１１−３の対応する場所を格納する。従つてこの
フレームにおいては、データＢ１〜Ｂ４の書込み
と、前フレームの読出しが同時に実行される。ラ
ツチ１１−３に格納されたデータＢ１〜Ｂ４は次
のフレームパルスFPでシフトレジスタ１２に並
列に取り込まれる。シフトレジスタ１２の＃１，
＃２，＃３，＃４にはデータＢ２，Ｂ４，Ｂ１，
Ｂ３がセツトされ、CLKによつて次のフレーム
のデータがD_ioに入力されるのと並行してＢ２，
Ｂ４，Ｂ１，Ｂ３の順に順次出力データD_putとし
てシフトアウトされる。

第４図は第２図を発展させた本発明の一実施例
で、12多重の時間スイツチ回路の例を示す。な
お、本実施例ではデータのビツト数を１ビツトと
して説明するが、８ビツトのデータならここに示
す回路を８個設ければよく、本発明は任意のビツ
ト数のデータに対して適用できることは言うまで
もない。

第４図において、２１は１ビツトのラツチ、２
２は入力データを制御信号に従つて３つの出力端
のいずれかに出力し、他の出力端をハイインピー
ダンス状態とする３出力デマルチプレクサ、２３
〜３１は、イネーブル信号入力端Ｅの信号が
“Ｈ”のときに、入力データを制御信号に従つて
２つの出力端のいずれかに出力し、他方をハイイ
ンピーダンス状態とし、イネーブル信号入力端Ｅ
の信号が“Ｌ”のときに、全ての出力端をハイイ
ンピーダンス状態とする２出力デマルチプレク
サ、３２〜４０はデマルチプレクサをパイプライ
ン化するための遅延素子で、シフトレジスタ４２
の１段分と同じ回路の２ビツト分で構成される。
４１は12ビツトラツチ、４２は12段シフトレジス
タである。４３は１段分のシフトレジスタ、４４
は２段分のシフトレジスタであり、やはり、デマ
ルチプレクサをパイプライン化する際に制御信号
に遅延を与えるものである。４５は２ビツトデコ
ーダ、４６，４７は１ビツトデコーダである。４
８は循還形シフトレジスタであり、ランダムアド
レスを格納する保持メモリの機能をもつている。
４９〜５２はANDゲートである。

ラツチ２１はクロツクパルスCLK１に従つて
入力データDinを取り込み、３出力デマルチプレ
クサ２２に出力する。３出力デマルチプレクサ２
２は制御信号Ｓ１１〜Ｓ１３に従つて、ラツチ２
１からの入力データを３つの出力端０１〜０３の
いずれかに出力する。この出力はクロツクCLK
１に従つて動作するレジスタ３２〜３４に取り込
まれる。レジスタ３２にはデマルチプレクサ２２
の出力端０１からの出力と同時に、出力端０１を
選択する制御信号Ｓ１１が取り込まれる。レジス
タ３３，３４も同様に、各々、デマルチプレクサ
２２の出力端０２，０３のデータと同時に、その
出力端を選択することを示す選択信号Ｓ１２，Ｓ
１３が取り込まれる。レジスタ３２〜３４の各々
２つの出力は２出力デマルチプレクサ２３〜２５
の各入力端Ｄ，Ｅに接続される。デマルチプレク
サ２３〜２５は各々共通の制御信号Ｓ２１，Ｓ２
２に従い、２つの出力端０１，０２のうちのいず
れか一方に入力端Ｄのデータを出力し、他方の出
力端をハイインピーダンスとするが、このデマル
チプレクス動作は、イネーブル信号入力端Ｅの信
号が“Ｈ”の場合に実行され、“Ｌ”の場合は、
０１，０２の両方がハイインピーダンス状態とな
る。このデマルチプレクサ２３〜２５の出力はク
ロツクCLK１で駆動されるレジスタ３５〜４０
に各々記憶される。レジスタ３５はデマルチプレ
クサ２３の出力端０１のデータを取り込むと同時
に、デマルチプレクサのイネーブル信号Ｓ１１′
と制御信号Ｓ２１との論理積をとるANDゲート
４９の出力を取り込む。レジスタ３６はデマルチ
プレクサ２３の出力端０２のデータを取り込むと
同時に、デマルチプレクサ２３のイネーブル信号
Ｓ１１′と制御信号Ｓ２２との論理積をとるAND
ゲート５０の出力を取り込む。レジスタ３７はデ
マルチプレクサ２４の出力端０１のデータを取り
込むと同時に、デマルチプレクサ２４のイネーブ
ル信号Ｓ１２′と制御信号Ｓ２１との論理積をと
るANDゲート５１の出力を取り込む。レジスタ
３８はデマルチプレクサ２４の出力端０２のデー
タを取り込むと同時に、デマルチプレクサ２４の
イネーブル信号Ｓ１２′と制御信号Ｓ２２との論
理積をとるANDゲート５２の出力を取り込む。
レジスタ３９はデマルチプレクサ２５の出力端０
１のデータ取り込むと同時に、デマルチプレクサ
２５のイネーブル信号Ｓ１３′と制御信号Ｓ２１
との論理積をとるANDゲート５３の出力を取り
込む。レジスタ４０はデマルチプレクサ２５の出
力端０２のデータを取り込むと同時に、デマルチ
プレクサ２５のイネーブル信号Ｓ１３′と制御信
号Ｓ２２との論理積をとるANDゲート５４の出
力を取り込む。レジスタ３５〜４０の各々に記憶
されたデータとイネーブル信号は、デマルチプレ
クサ２６〜３１のデータ入力端Ｄ及びイネーブル
信号入力端Ｅに供給される。これらデマルチプレ
クサ２６〜３１は共通の制御信号Ｓ３１，Ｓ３２
に従つて、データ入力端Ｄのデータを２つの出力
端０１，０２のいずか一方に出力し、他方の出力
端をハイインピーダンスとするが、このデマルチ
プレクス動作は、イネーブル信号入力端Ｅの信号
が“Ｈ”の場合に実行され、“Ｌ”の場合は、０
１，０２の両方がハイインピーダンス状態とな
る。このデマルチプレクサ２６〜３１の出力は、
クロツクCLK１で駆動されるラツチ４１に12ビ
ツト並列に取り込まれて保持される。12段のシフ
トレジスタ４２はフレームパルスFPに従つてラ
ツチ４１のデータを12段同時に取り込み、クロツ
クCLK１に従つて次段へシフトし、出力データ
Doutを出力する周知のシフトレジスタである。
循還形シフトレジスタ（保持メモリ）４８には、
12段のシフトレジスタ４２のいずれかの段を指定
する４ビツトのアドレス情報が任意の順番に12個
格納されており、このアドレス情報がクロツク
CLK１に従つて順次出力される。このアドレス
はデマルチプレクサの３段のパイプライン段数に
対応して３つの部分アドレスＡ１（２ビツト）、
Ａ２（１ビツト）、Ａ３（１ビツト）に分割され
る。最上位の部分アドレスＡ１はデコーダ４５で
３つの制御信号Ｓ１１〜Ｓ１３にデコードされ、
第１段のデマルチプレクサ２２に供給される。次
の位の部分アドレスＡ２はクロツクパルスCLK
１で駆動されるレジスタ４３を介してデコーダ４
６でデコードされ、Ａ１より１クロツクパルス後
に制御信号Ｓ２１，Ｓ２２として、第２段のデマ
ルチプレクサ群２３〜２５に供給される。最下位
の部分アドレスＡ３はクロツクパルスCLK１で
駆動される２段のシフトレジスタを介してデコー
ダ４７でデコードされ、Ａ２よりさらに１クロツ
クパルス後制御信号Ｓ３１，Ｓ３２として、第３
段のデマルチプレクサ群２６〜３１に供給され
る。

第５図は第４図の動作を説明するためのタイミ
ングチヤートである。フレームパルスEPがフレ
ームの区切りを示しており、各フレームで12個の
データの取り込みと、前フレームに取り込まれて
いた12個のデータのシフトレジスタからの取り出
しを行う。CLK１の１〜12の間ではデータｂ１
〜ｂ１２がラツチ２１に順次取り込まれる（第５
図D_io）。同様にCLK１の13〜24の間にデータｃ１
〜ｃ１２、CLK１の25〜36の間にｄ１〜ｄ１２
が取り込まれる。一方保持メモリ４８からは、デ
ータを書込むためのアドレスがCLK１に同期し
て送出される。例えば、CLK１の第12番目のサ
イクルからの12サイクルの間にデータｂ１〜ｂ１
２を書込むためのランダムなアドレスbA〜bLが
送出される。これらのアドレスのうちbAに注目
すると、まずずその最上位部分アドレスbA１の
デコード信号Ｓ１１，Ｓ１２，Ｓ１３はデマルチ
プレクサ２２に入力され、この信号で選択された
出力端にデータｂ１を出力する。すなわち最終的
に書込みの対象となる12段のシフトレジスタのう
ち４段が選択される。従つて、例えばＳ１１＝
Ｈ、Ｓ１２＝Ｌ、Ｓ１３＝Ｌで出力端０１を選択
した場合は、レジスタ３２にデータｂ１及びＳ１
１＝Ｈが取り込まれる。このときレジスタ３３，
３４のイネーブル信号格納部には、Ｓ１２＝Ｓ１
３＝Ｌが取り込まれる。デマルチプレクサ２２の
出力端０２，０３はハイインピーダンス状態とな
るので、これを取り込むレジスタ３３，３４のデ
ータ格納部は前の値を保持する。部分アドレス
bA２は１クロツク遅延した後、デコーダ４６に
供給されてデコードＳ２１，Ｓ２２となる。この
信号を受けるデマルチプレクサ２３〜２５のう
ち、イネーブル信号が“Ｈ”となつているＳ１
１′を供給されるデマルチプレクサ２３のみがマ
ルチプレクサ動作を実行し、イネーブル信号が
“Ｌ”となつているＳ１２′，Ｓ１３′を供給され
るデマルチプレクサ２４，２５は、いずれの出力
端もハイインピーダンス状態となる。従つて、レ
ジスタ３５〜４０のデータ格納部にはデマルチプ
レクサ２３の出力に接続されているレジスタ３５
と３６のみにデータが供給され、残りのレジスタ
３７〜４０にはデータが供給されず、前のデータ
が保持される。また、イネーブル信号格納部に
は、イネーブル信号と制御信号との論理積が入力
されるので、イネーブル信号Ｓ１１′が“Ｌ”と
なつているレジスタ３７〜４０には“Ｌ”が記憶
される。例えば制御信号Ｓ２１＝“Ｈ”、Ｓ２２＝
“Ｌ”により、デマルチプレクサ２３の出力端０
１が選択されると、０１にデータが出力され、０
２はハイインピーダンスとなる。また、ANDゲ
ート４９の出力が“Ｈ”、ANDゲート５０の出力
は“Ｌ”となる。従つて、レジスタ３５にはデー
タとイネーブル信号“Ｈ”が、レジスタ３６には
イネーブル信号“Ｌ”が記憶される。従つて、書
込み対象となるシフトレジスタは、この時点で部
分アドレスbA１，bA２で選ばれた２段に絞られ
る。最下位部分アドレスはさらに１クロツク遅延
した後デコーダに供給され、デコード信号Ｓ３
１，Ｓ３２となる。この信号を受けるデマルチプ
レクサ２６〜３１のうち、イネーブル信号として
“Ｈ”が供給されているのはデマルチプレクサ２
６のみであるので、これが制御信号Ｓ３１，Ｓ３
２に従うデマルチプレクスを実行し、他のデマル
チプレクサ２７〜３１の出力はハイインピーダン
スとなる。従つて、例えばＳ３１＝“Ｈ”、Ｓ３２
＝“Ｌ”の出力端０１が選択されると、入力デー
タは０１に出力される。このとき12ビツトのラツ
チ４１には、このデータの供給される１ビツトの
みが書込れ、残りの11ビツトにはハイインピーダ
ンス状態が供給されるので、前の値を保持する。
こうして、部分アドレスbA１，bA２，bA３で
決定される１段が選択され、そこに入力データが
書込まれる。

以上の動作はアドレスbB……bLに対して連続
的に行われ、次のフレームにおいて、シフトレジ
スタから順次出力される。デマルチプレクサのパ
イプライン化により、ランダムアドレスの書込み
が、シフトレジスタ４２からのデータの出力と同
じ周期で並行して実行される。しかも、シフトレ
ジスタ４２からのデータの出力はシーケンシヤル
リードに等しいので、ランダムライト、シーケン
シヤルリードによる時間スイツチ機能は明らかで
ある。

なお、第４図の実施例において、パイプライン
化するために用いられている２ビツト幅のレジス
タ３２〜４０はいずれも各ビツトがシフトレジス
タ１段分と同じ機能をもち、逆相のクロツクで動
作する２個のラツチから成る。即ち前段ラツチで
データを取り込んでいる間は、後段ラツチは既に
取り込んであるデータを保持している。この前段
のラツチを前段のデマルチプレクサ、後段のラツ
チを後段のデマルチプレクサの記憶機能とみなせ
ば、各デマルチプレクサは、その入力端及び出力
端に各々ラツチのついた同一構成の回路モジユー
ルとなる。例えばデマルチプレクサ２３とレジス
タ３２の後段のラツチ及びレジスタ３５，３６の
前段ラツチから成る記憶機能付きデマルチプレク
サモジユールと、デマルチプレクサ２４とレジス
タ３３の後段のラツチ及びレジスタ３７，３８の
前段のラツチから成る記憶機能付きデマルチプレ
クサモジユールと、デマルチプレクサ２５とレジ
スタ３４の後段のラツチ及びレジスタ３９，４０
の前後のラツチから成る記憶機能付きデマルチプ
レクサモジユールは、いずれも同一の回路モジユ
ールである。第４図に示す例ではトリー状に構成
された３段のパイプラインデマルチプレクサを示
しているが、より大規模のスイツチを実現する際
はパイプライン段数が増加し、前述の回路モジユ
ールが多数使用される。また初段のデマルチプレ
クサ２２は、ラツチ２１と、レジスタ３２，３
３，３４の前段のラツチにより機憶機能付きデマ
ルチプレクサとなる。この場合は入力側ラツチは
データ用ラツチのみであり、出力側ラツチが、デ
ータ用及びイネーブル信号格納用の２ビツト構成
となる。また、最終段のデマルチプレクサは例え
ば、２６においては、入力側ラツチがレジスタ３
５の後段ラツチであり、データ用とイネーブル信
号格納用の２ビツト構成であり、出力側ラツチが
ラツチ４１の２ビツト分で構成される記憶機能付
きデマルチプレクサとなつている。

第６図にデマルチプレクサをMOSトランジス
タで構成した回路例をデマルチプレクサ２３を例
に示す。トランスフアゲートで構成できるので、
電力を消費せず、素子数も少く高速に動作する。

また、記憶機能付きデマルチプレクサモジユー
ルとしては、第７図にデマルチプレクサ２３とそ
の前後のラツチを含むモジユータを例に示すごと
く、ラツチ７１〜７３で構成し、ラツチ７２，７
３のクロツク入力端への信号を、制御信号および
イネーブル信号で制御することで実現することも
できる。

上述の実施例によれば、ランダムライトがレジ
スタとデマルチプレクサによるパイプラインデマ
ルチプレクサで行われるので、いずれの動作もほ
ぼシフトレジスタの動作速度で実行される。これ
はメモリのサイクルタイムに比べて極めて高速で
ある。しかも、書込みと読出しが同時に実行でき
ることから、所要サイクル数が書込みと読出しを
別々に行うメモリに比べて半分ですむ。更にレジ
スタ、ラツチ等の記憶回路は、毎サイクルデータ
が書込まれるので、ダイナミツク回路が使用でき
る。このため少い素子数と少い消費電力で実現で
きる。しかも小規模のマルチプレクサモジユール
をくり返し並べて実現できるので、設計が容易
で、かつ、高密度に集積できるため、LSIに適し
ている。すなわち従来のメモリでは不可能な高速
化と大規模化とが同時に達成され、デイジタル交
換機の小形化、低電力化、経済化を促進するとい
う利点を有する。

〔発明の効果〕

以上述べたごとく本発明によれば、記憶機能付
きデマルチプレクサとシフトレジスタによる出力
が並行して行われるので、スループツトの高い時
間スイツチ回路を得ることができる。

【図面の簡単な説明】

第１図は従来例を示す図、第２図は本発明の基
本構成例を示す図、第３図は第２図を説明するタ
イミングチヤート、第４図は本発明の一実施例を
示す図、第５図は第４図を説明するタイミングチ
ヤート、第６図は第４図のデマルチプレクサの回
路例を示す図、第７図は第４図の記憶機能付デマ
ルチプレクサモジユールの構成例を示す図であ
る。 １１……記憶機能付デマルチプレクサ、１２…
…シフトレジスタ、１３……保持メモリ。

Claims (1)

1. 【特許請求の範囲】 １ アドレスを供給する手段と、時分割多重され
   て入力されるデータを上記アドレス供給手段から
   のアドレスに従う位置に記憶し、該記憶データを
   並列に出力する記憶機能付デマルチプレクサ手段
   と、該記憶機能付デマルチプレクサ手段から出力
   される並列データを取込み、該データを順次出力
   する手段とからなり、上記時分割多重されて入力
   されたデータを入力時の順番と異なる順番で出力
   する時間スイツチ回路であつて、 上記記憶機能付デマルチプレクサ手段は、時分
   割多重化入力データを順次記憶する入力データラ
   ツチと、１入力端子・複数出力端子で構成され、
   入力データラツチの入力データを入力端子に入力
   し、アドレスで指定された出力端子に出力するデ
   マルチプレクサと、出力端子からのデータを記憶
   する出力データラツチからなる複数の記憶機能付
   デマルチプレクサモジユールをトリー状に多段に
   接続して構成し、各段をパイプライン動作させる
   ことを特徴とする時間スイツチ回路。