JPH06266607A - データ処理システム及びそのメモリ・タイミングをプログラムする方法 - Google Patents
データ処理システム及びそのメモリ・タイミングをプログラムする方法Info
- Publication number
- JPH06266607A JPH06266607A JP4355363A JP35536392A JPH06266607A JP H06266607 A JPH06266607 A JP H06266607A JP 4355363 A JP4355363 A JP 4355363A JP 35536392 A JP35536392 A JP 35536392A JP H06266607 A JPH06266607 A JP H06266607A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- timing
- data
- dram
- simm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 データ処理システム内のメモリ・コントロー
ラ装置内のＲＡＭを利用して、プログラマブル・メモリ
・タイミングを可能にする。 【構成】 ＭＣＲＡＭを利用して、メモリ操作のタイミ
ング情報が記憶される。ＭＣＲＡＭは、読み取り、書き
込み、及び、再生の各メモリ操作毎に、ＲＡＳ、ＣＡ
Ｓ、ＬＤ、及び、ＡＤタイミング信号に関する情報を記
憶する。ＭＣＲＡＭに、まず、可能性のある全てのＤＲ
ＡＭメモリ・モジュールにアクセス可能な一般的タイミ
ング情報がロードされ、続いて、プロセッサは、特定の
メモリ・モジュール内におけるＤＲＡＭのＩＤ番号を求
め、ルック・アップ・テーブルで、このＩＤ番号を利用
し、この番号に対応するＤＲＡＭについて売り手の指定
した最適なタイミングが求め、次に、ＭＣＲＡＭにこの
最適なタイミング情報を書き込む。その後、この特定の
メモリ・モジュールに対する全てのメモリ操作は、この
最適なタイミング情報を利用する。
ラ装置内のＲＡＭを利用して、プログラマブル・メモリ
・タイミングを可能にする。 【構成】 ＭＣＲＡＭを利用して、メモリ操作のタイミ
ング情報が記憶される。ＭＣＲＡＭは、読み取り、書き
込み、及び、再生の各メモリ操作毎に、ＲＡＳ、ＣＡ
Ｓ、ＬＤ、及び、ＡＤタイミング信号に関する情報を記
憶する。ＭＣＲＡＭに、まず、可能性のある全てのＤＲ
ＡＭメモリ・モジュールにアクセス可能な一般的タイミ
ング情報がロードされ、続いて、プロセッサは、特定の
メモリ・モジュール内におけるＤＲＡＭのＩＤ番号を求
め、ルック・アップ・テーブルで、このＩＤ番号を利用
し、この番号に対応するＤＲＡＭについて売り手の指定
した最適なタイミングが求め、次に、ＭＣＲＡＭにこの
最適なタイミング情報を書き込む。その後、この特定の
メモリ・モジュールに対する全てのメモリ操作は、この
最適なタイミング情報を利用する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ・メモリ
の分野に関するものであり、とりわけ、メモリ・コント
ローラに結合されたメモリ・モジュールに対するタイミ
ング信号を発生するために用いられる、メモリ・コント
ローラ・タイミング・データに有効にプログラミングを
施すための装置及びプロセスに関するものである。
の分野に関するものであり、とりわけ、メモリ・コント
ローラに結合されたメモリ・モジュールに対するタイミ
ング信号を発生するために用いられる、メモリ・コント
ローラ・タイミング・データに有効にプログラミングを
施すための装置及びプロセスに関するものである。
【０００２】
【従来の技術】コンピュータ・システムは、一般に、各
種タスクに関するデータ及びコンピュータ・プログラム
を記憶するため、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）のバンクを利用する。例えば、ビッ
ト・マップ・コンピュータ・ディスプレイ・システムの
場合、陰極線管（ＣＲＴ）ディスプレイに配置される各
ピクセルには、メモリにおけるそのピクセルを表すため
の単一ビット・デジタル値、または、カラーを表すため
の複数ビット・デジタル値が割り当てられる。コンピュ
ータは、伝統的に、８ビット、１６ビット、３２ビッ
ト、６４ビット、または、それ以上のインクリメント
で、そのメモリにアドレス指定されている。通常、１メ
モリ・サイクルは、所定数のビットを転送する能力を備
えている。デジタル・コンピュータの登場以来何年もの
間に、データ処理システムの性能を最大限にするため、
さまざまなメモリ構造及びアーキテクチャが開発されて
きた。
種タスクに関するデータ及びコンピュータ・プログラム
を記憶するため、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）のバンクを利用する。例えば、ビッ
ト・マップ・コンピュータ・ディスプレイ・システムの
場合、陰極線管（ＣＲＴ）ディスプレイに配置される各
ピクセルには、メモリにおけるそのピクセルを表すため
の単一ビット・デジタル値、または、カラーを表すため
の複数ビット・デジタル値が割り当てられる。コンピュ
ータは、伝統的に、８ビット、１６ビット、３２ビッ
ト、６４ビット、または、それ以上のインクリメント
で、そのメモリにアドレス指定されている。通常、１メ
モリ・サイクルは、所定数のビットを転送する能力を備
えている。デジタル・コンピュータの登場以来何年もの
間に、データ処理システムの性能を最大限にするため、
さまざまなメモリ構造及びアーキテクチャが開発されて
きた。
【０００３】本出願の譲り受け人である、Ｓｕｎ Ｍｉ
ｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．によって製造されるエ
ンジニアリング・ワークステーションのような、いくつ
かのコンピュータ・システムには、ワークステーション
の主プリント回路基板（「マザー・ボード」）にプラグ
で接続されるＤＲＡＭモジュールを利用して、ダイナミ
ックＲＡＭメモリが設けられている。これらのＤＲＡＭ
モジュールは、所定のサイクル時間及び動作モードに関
して、モジュール毎に既知量の記憶を可能にする。例え
ば、東芝によって提供されるＤＲＡＭモジュールの場
合、コンピュータのマザー・ボードのメモリ拡張スロッ
トに挿入されるプリント回路基板によって、７２メガビ
ット、３６メガビット、及び、他の組み合わせのＲＡＭ
記憶容量が得られる。
ｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．によって製造されるエ
ンジニアリング・ワークステーションのような、いくつ
かのコンピュータ・システムには、ワークステーション
の主プリント回路基板（「マザー・ボード」）にプラグ
で接続されるＤＲＡＭモジュールを利用して、ダイナミ
ックＲＡＭメモリが設けられている。これらのＤＲＡＭ
モジュールは、所定のサイクル時間及び動作モードに関
して、モジュール毎に既知量の記憶を可能にする。例え
ば、東芝によって提供されるＤＲＡＭモジュールの場
合、コンピュータのマザー・ボードのメモリ拡張スロッ
トに挿入されるプリント回路基板によって、７２メガビ
ット、３６メガビット、及び、他の組み合わせのＲＡＭ
記憶容量が得られる。
【０００４】本出願が一部継続出願になる、１９９０年
７月１７日に提出の特許出願第０７／５５４，２８３号
には、デジタル・コンピュータ・システムに用いられる
複数のＤＲＡＭを含む、改良形単一イン・ライン・メモ
リ・モジュールが開示されている。この出願に開示のデ
ータ処理システムは、ＳＩＭＭとして知られる複数メモ
リ・モジュールを利用している。これらのＳＩＭＭのそ
れぞれに、ＤＲＡＭが含まれており、これらのＤＲＡＭ
のそれぞれが、所定のサイクル時間及び動作モードに関
して既知の記憶量を提供する。
７月１７日に提出の特許出願第０７／５５４，２８３号
には、デジタル・コンピュータ・システムに用いられる
複数のＤＲＡＭを含む、改良形単一イン・ライン・メモ
リ・モジュールが開示されている。この出願に開示のデ
ータ処理システムは、ＳＩＭＭとして知られる複数メモ
リ・モジュールを利用している。これらのＳＩＭＭのそ
れぞれに、ＤＲＡＭが含まれており、これらのＤＲＡＭ
のそれぞれが、所定のサイクル時間及び動作モードに関
して既知の記憶量を提供する。
【０００５】一般に、複数メモリ・モジュールを利用し
たシステム内では、メモリの操作のタイミングが固定さ
れ、あるいは、ハード配線されている。ＤＲＡＭの取り
替えまたは置換が所望の場合、この固定タイミングは、
問題を生じる可能性がある。一般的な問題として、市場
では、現在、さまざまなタイミング要件を備えた各種Ｄ
ＲＡＭの入手が可能である。第１の売り手のＤＲＡＭの
タイミング要件は、第２の売り手のＤＲＡＭのタイミン
グ要件と異なっている。従って、固定タイミングのデー
タ処理システムの場合、個人が、必ずしも、第１の売り
手のＤＲＡＭと第２の売り手のＤＲＡＭを交換すること
ができるとは限らない。とりわけ、ＳＩＭＭシステム内
において、固定タイミングは、第１の売り手のＤＲＡＭ
を含む第１のグループをなすＳＩＭＭと第２の売り手の
ＤＲＡＭを含む第２のグループをなすＳＩＭＭの交換は
容易ではない。
たシステム内では、メモリの操作のタイミングが固定さ
れ、あるいは、ハード配線されている。ＤＲＡＭの取り
替えまたは置換が所望の場合、この固定タイミングは、
問題を生じる可能性がある。一般的な問題として、市場
では、現在、さまざまなタイミング要件を備えた各種Ｄ
ＲＡＭの入手が可能である。第１の売り手のＤＲＡＭの
タイミング要件は、第２の売り手のＤＲＡＭのタイミン
グ要件と異なっている。従って、固定タイミングのデー
タ処理システムの場合、個人が、必ずしも、第１の売り
手のＤＲＡＭと第２の売り手のＤＲＡＭを交換すること
ができるとは限らない。とりわけ、ＳＩＭＭシステム内
において、固定タイミングは、第１の売り手のＤＲＡＭ
を含む第１のグループをなすＳＩＭＭと第２の売り手の
ＤＲＡＭを含む第２のグループをなすＳＩＭＭの交換は
容易ではない。
【０００６】おそらく、固定タイミングの場合、データ
処理システムがＤＲＡＭタイミングの進みを利用できな
いのが最も重要である。新世代の各ＤＲＡＭは、前世代
のＤＲＡＭに比べてサイクル時間が速くなる傾向にあ
る。従って、データ処理システムは、新しい高速世代の
各ＤＲＡＭに適応できるのが理想である。
処理システムがＤＲＡＭタイミングの進みを利用できな
いのが最も重要である。新世代の各ＤＲＡＭは、前世代
のＤＲＡＭに比べてサイクル時間が速くなる傾向にあ
る。従って、データ処理システムは、新しい高速世代の
各ＤＲＡＭに適応できるのが理想である。
【０００７】
【発明が解決しようとする課題】本発明の目的は、デー
タ処理システムにおけるプログラマブル・メモリ・タイ
ミングを可能にする装置を提供することにある。適正な
プログラミングを施してしまえば、プログラマブル・メ
モリ・タイミングによって、全てのメモリ操作について
最適なタイミング信号が得られる。従って、本発明のも
う１つの目的は、データ処理システムが異なるタイミン
グ要件を備えたＤＲＡＭに容易に適応し、これを利用す
ることができるようにすることにある。
タ処理システムにおけるプログラマブル・メモリ・タイ
ミングを可能にする装置を提供することにある。適正な
プログラミングを施してしまえば、プログラマブル・メ
モリ・タイミングによって、全てのメモリ操作について
最適なタイミング信号が得られる。従って、本発明のも
う１つの目的は、データ処理システムが異なるタイミン
グ要件を備えたＤＲＡＭに容易に適応し、これを利用す
ることができるようにすることにある。
【０００８】
【課題を解決するための手段】本発明は、メモリ・モジ
ュールを備えたデータ処理システム内において機能す
る。本発明データ処理システムには、システム・バスに
結合されたプロセッサが含まれている。メモリ・コント
ローラは、システム・バス、及び単一イン・ライン・メ
モリ・モジュール（ＳＩＭＭ）のグループに通じたメモ
リ・バスにも結合されている。メモリ・コントローラ内
においては、データ処理システムのプログラマブル・メ
モリ・タイミングのためにＲＡＭが利用されている。Ｍ
ＣＲＡＭと呼ばれるこのＲＡＭは、メモリ操作に関する
タイミング・データの記憶に利用される。すなわち、Ｍ
ＣＲＡＭは、読み取り、書き込み、及び、再生の各メモ
リ操作毎に、ＲＡＳ、ＣＡＳ、ＬＤ、及び、ＡＤタイミ
ング信号を発生するために用いられる関連のタイミング
・データを記憶する。メモリ・サイクルが開始するとＭ
ＣＲＡＭのワードは、順次刻時され、ＲＡＳ、ＣＡＳ、
ＬＤ、及び、ＡＤラインのそれぞれが、これらのワード
から特定のデータ・ストリームを受信して、必要なタイ
ミング信号を発生する。ＭＣＲＡＭは、第１のＳＩＭＭ
グループに関するメモリ操作に必要なタイミング・デー
タについて有効にプログラミングを施し、続いて、異な
るタイミング要件を有する第２のＳＩＭＭグループに関
するメモリ操作に必要なタイミング・データについてプ
ログラミングを施すことが可能である。従って、プログ
ラマブルＭＣＲＡＭは、メモリ・コントローラのアーキ
テクチャの対応する変更を必要とすることなく、さまざ
まなタイミング要件を備えたさまざまなＳＩＭＭグルー
プに対する適応を可能にする。
ュールを備えたデータ処理システム内において機能す
る。本発明データ処理システムには、システム・バスに
結合されたプロセッサが含まれている。メモリ・コント
ローラは、システム・バス、及び単一イン・ライン・メ
モリ・モジュール（ＳＩＭＭ）のグループに通じたメモ
リ・バスにも結合されている。メモリ・コントローラ内
においては、データ処理システムのプログラマブル・メ
モリ・タイミングのためにＲＡＭが利用されている。Ｍ
ＣＲＡＭと呼ばれるこのＲＡＭは、メモリ操作に関する
タイミング・データの記憶に利用される。すなわち、Ｍ
ＣＲＡＭは、読み取り、書き込み、及び、再生の各メモ
リ操作毎に、ＲＡＳ、ＣＡＳ、ＬＤ、及び、ＡＤタイミ
ング信号を発生するために用いられる関連のタイミング
・データを記憶する。メモリ・サイクルが開始するとＭ
ＣＲＡＭのワードは、順次刻時され、ＲＡＳ、ＣＡＳ、
ＬＤ、及び、ＡＤラインのそれぞれが、これらのワード
から特定のデータ・ストリームを受信して、必要なタイ
ミング信号を発生する。ＭＣＲＡＭは、第１のＳＩＭＭ
グループに関するメモリ操作に必要なタイミング・デー
タについて有効にプログラミングを施し、続いて、異な
るタイミング要件を有する第２のＳＩＭＭグループに関
するメモリ操作に必要なタイミング・データについてプ
ログラミングを施すことが可能である。従って、プログ
ラマブルＭＣＲＡＭは、メモリ・コントローラのアーキ
テクチャの対応する変更を必要とすることなく、さまざ
まなタイミング要件を備えたさまざまなＳＩＭＭグルー
プに対する適応を可能にする。
【０００９】操作時、ＭＣＲＡＭには、まず、データ処
理システムに用いることの可能なＳＩＭＭグループにア
クセスできる一般タイミング・データがロードされる。
このローディング操作に続いて、プロセッサは、ＳＩＭ
Ｍグループに用いられるＤＲＡＭのタイプを識別するＩ
Ｄバイトを得るためのメモリ操作を要求する。プロセッ
サは、このＩＤバイトを利用して、メモリに記憶されて
いるルック・アップ・テーブルの相互参照を行う。この
ルック・アップ・テーブルには、潜在的にＳＩＭＭグル
ープ内で用いられる可能性のある全てのＤＲＡＭにとっ
て最適なタイミング・データが含まれている。プロセッ
サは、このルック・アップ・テーブルから、ＩＤバイト
に対応するＤＲＡＭに最適なタイミング・データを読み
取り、このデータをＭＣＲＡＭに書き込む。その後、全
てのメモリ操作は、ＭＣＲＡＭに記憶されたこの最適な
タイミング・データから発生するタイミング信号を利用
することになる。
理システムに用いることの可能なＳＩＭＭグループにア
クセスできる一般タイミング・データがロードされる。
このローディング操作に続いて、プロセッサは、ＳＩＭ
Ｍグループに用いられるＤＲＡＭのタイプを識別するＩ
Ｄバイトを得るためのメモリ操作を要求する。プロセッ
サは、このＩＤバイトを利用して、メモリに記憶されて
いるルック・アップ・テーブルの相互参照を行う。この
ルック・アップ・テーブルには、潜在的にＳＩＭＭグル
ープ内で用いられる可能性のある全てのＤＲＡＭにとっ
て最適なタイミング・データが含まれている。プロセッ
サは、このルック・アップ・テーブルから、ＩＤバイト
に対応するＤＲＡＭに最適なタイミング・データを読み
取り、このデータをＭＣＲＡＭに書き込む。その後、全
てのメモリ操作は、ＭＣＲＡＭに記憶されたこの最適な
タイミング・データから発生するタイミング信号を利用
することになる。
【００１０】
【実施例】後述のように、本発明は、複数メモリ・モジ
ュールを用いたシステムにおいて利用される。とりわ
け、本発明は、１９９０年７月１７日に提出の同時係属
特許出願第０７／５５４，２８３号に解説のシステムに
適用可能である。この特許出願には、データ及びプログ
ラムを記憶し、検索するため、デジタル・コンピュータ
によって用いられる特定の用途を備えたダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）を用いた、改
良形単一イン・ライン・メモリ・モジュール（ＳＩＭ
Ｍ）が開示されている。
ュールを用いたシステムにおいて利用される。とりわ
け、本発明は、１９９０年７月１７日に提出の同時係属
特許出願第０７／５５４，２８３号に解説のシステムに
適用可能である。この特許出願には、データ及びプログ
ラムを記憶し、検索するため、デジタル・コンピュータ
によって用いられる特定の用途を備えたダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）を用いた、改
良形単一イン・ライン・メモリ・モジュール（ＳＩＭ
Ｍ）が開示されている。
【００１１】解説を目的とした以下の説明において、本
発明の理解を完全なものにするため特定のメモリ・サイ
ズ、帯域幅、データ経路等のような多くの細部について
示される。ただし、当該技術の熟練者には明らかなよう
に、これらの特定の細部は、ＳＩＭＭシステムの実施に
とって必要というわけではない。他の例の場合、ＳＩＭ
Ｍシステムを不必要に曖昧にしないため周知の電気構造
及び回路については、ブロック図で示されている。
発明の理解を完全なものにするため特定のメモリ・サイ
ズ、帯域幅、データ経路等のような多くの細部について
示される。ただし、当該技術の熟練者には明らかなよう
に、これらの特定の細部は、ＳＩＭＭシステムの実施に
とって必要というわけではない。他の例の場合、ＳＩＭ
Ｍシステムを不必要に曖昧にしないため周知の電気構造
及び回路については、ブロック図で示されている。
【００１２】次に、図１を参照すると、プロセッサ１０
は、入力／出力装置１４、並びに、システム・バス１２
に結合されたメモリ・コントローラ１６を含む各種シス
テム・コンポーネントとの通信のため、システムバス１
２に結合されている。さらに十分に後述するように、プ
ロセッサ１０は、単一イン・ライン・メモリ・モジュー
ル（ＳＩＭＭ）２０、２１、２２、及び２３内のプログ
ラムと英数字データ及び他のデータの両方または一方か
ら構成されるデータを記憶し、検索する。例示のよう
に、ＳＩＭＭ２０〜２３は、メモリ・バス２４を介して
メモリ・コントローラ１６との通信を行う。さらに、ク
ロック２６は、メモリ・バス２４を介して、ＳＩＭＭ２
０〜２３に定時デジタル・クロック信号を加える。図１
には、メモリ・バス２４に結合された４つの単一イン・
ライン・メモリ・モジュールが示されているが、当該技
術における熟練者には明らかなように、ＳＩＭＭ・シス
テムは、メモリ・バス２４に結合されたさまざまな数の
ＳＩＭＭに用いることが可能である。
は、入力／出力装置１４、並びに、システム・バス１２
に結合されたメモリ・コントローラ１６を含む各種シス
テム・コンポーネントとの通信のため、システムバス１
２に結合されている。さらに十分に後述するように、プ
ロセッサ１０は、単一イン・ライン・メモリ・モジュー
ル（ＳＩＭＭ）２０、２１、２２、及び２３内のプログ
ラムと英数字データ及び他のデータの両方または一方か
ら構成されるデータを記憶し、検索する。例示のよう
に、ＳＩＭＭ２０〜２３は、メモリ・バス２４を介して
メモリ・コントローラ１６との通信を行う。さらに、ク
ロック２６は、メモリ・バス２４を介して、ＳＩＭＭ２
０〜２３に定時デジタル・クロック信号を加える。図１
には、メモリ・バス２４に結合された４つの単一イン・
ライン・メモリ・モジュールが示されているが、当該技
術における熟練者には明らかなように、ＳＩＭＭ・シス
テムは、メモリ・バス２４に結合されたさまざまな数の
ＳＩＭＭに用いることが可能である。
【００１３】操作時、プロセッサ１０は、ＳＩＭＭ２０
〜２３のそれぞれに配置されたダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）にデータを記憶する。
プロセッサ１０が記憶すべきデータは、システム・バス
１２を介してメモリ・コントローラ１６に与えられる。
メモリ・コントローラは次に、記憶すべきデータと共
に、ＳＩＭＭ内におけるデータ記憶場所のアドレスをメ
モリ・バスに結合する。後述のように、ＳＩＭＭにおけ
るデータの記憶並びに検索を行うため、メモリ・コント
ローラ１６によってさまざまな制御信号が加えられる。
さらに、留意すべきは、メモリ・コントローラ１６によ
って、ＳＩＭＭに配置されたＤＲＡＭに関する行アドレ
ス及び列アドレス・ストローブが与えられ、また、メモ
リ・コントローラ１６によって、ＳＩＭＭにおけるデー
タの記憶及び検索に関連した他のタイミング信号も加え
られるということである。従って、全てのタイミング信
号がメモリ・コントローラ１６から発生するので、本発
明の単一イン・ライン・メモリ・モジュールは、さまざ
まな記憶能力を備えたダイナミック・ランダム・アクセ
ス・メモリを利用することができる。
〜２３のそれぞれに配置されたダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）にデータを記憶する。
プロセッサ１０が記憶すべきデータは、システム・バス
１２を介してメモリ・コントローラ１６に与えられる。
メモリ・コントローラは次に、記憶すべきデータと共
に、ＳＩＭＭ内におけるデータ記憶場所のアドレスをメ
モリ・バスに結合する。後述のように、ＳＩＭＭにおけ
るデータの記憶並びに検索を行うため、メモリ・コント
ローラ１６によってさまざまな制御信号が加えられる。
さらに、留意すべきは、メモリ・コントローラ１６によ
って、ＳＩＭＭに配置されたＤＲＡＭに関する行アドレ
ス及び列アドレス・ストローブが与えられ、また、メモ
リ・コントローラ１６によって、ＳＩＭＭにおけるデー
タの記憶及び検索に関連した他のタイミング信号も加え
られるということである。従って、全てのタイミング信
号がメモリ・コントローラ１６から発生するので、本発
明の単一イン・ライン・メモリ・モジュールは、さまざ
まな記憶能力を備えたダイナミック・ランダム・アクセ
ス・メモリを利用することができる。
【００１４】ＳＩＭＭシステムの現在のところ望ましい
実施例の場合、ＳＩＭＭ２０〜２３は、各トランザクシ
ョン毎に６４データ・バイトのデータ転送サイズを備え
たメモリ・システムにおいて利用される。さらに、６４
ビットのデータ毎に、８つのエラー検査ビットが設けら
れる。各ＳＩＭＭ（２０〜２３）は、データの１６ビッ
ト及びエラー検査のための２ビットを供給する。現在の
ところ望ましい実施例の場合、１つのデータ転送トラン
ザクションのための７２ビットを供給するために４つの
ＳＩＭＭが利用されている。現在、ＳＩＭＭ２０〜２３
に配置された、ＳＩＭＭシステムによって利用されるＤ
ＲＡＭは、１００ナノ秒のアクセス速度を用いて操作し
ており、６４バイトのデータを得るには、２回の連続し
たアクセスが必要になる。ただし、各ＳＩＭＭ毎にＳＩ
ＭＭシステムのクロス・バー・スイッチ（ＣＢＳ）を利
用することによって、１００ナノ秒に３２バイトの変換
が行われるので、メモリ・バス２４を介したコントロー
ラ１６へのデータ転送速度は、実際には２５ナノ秒に８
バイトということになる。
実施例の場合、ＳＩＭＭ２０〜２３は、各トランザクシ
ョン毎に６４データ・バイトのデータ転送サイズを備え
たメモリ・システムにおいて利用される。さらに、６４
ビットのデータ毎に、８つのエラー検査ビットが設けら
れる。各ＳＩＭＭ（２０〜２３）は、データの１６ビッ
ト及びエラー検査のための２ビットを供給する。現在の
ところ望ましい実施例の場合、１つのデータ転送トラン
ザクションのための７２ビットを供給するために４つの
ＳＩＭＭが利用されている。現在、ＳＩＭＭ２０〜２３
に配置された、ＳＩＭＭシステムによって利用されるＤ
ＲＡＭは、１００ナノ秒のアクセス速度を用いて操作し
ており、６４バイトのデータを得るには、２回の連続し
たアクセスが必要になる。ただし、各ＳＩＭＭ毎にＳＩ
ＭＭシステムのクロス・バー・スイッチ（ＣＢＳ）を利
用することによって、１００ナノ秒に３２バイトの変換
が行われるので、メモリ・バス２４を介したコントロー
ラ１６へのデータ転送速度は、実際には２５ナノ秒に８
バイトということになる。
【００１５】次に、図２を参照すると、図１に示す各Ｓ
ＩＭＭ（２０〜２３）は、図２に示すＣＢＳ０、ＣＢＳ
１、及び、ＣＢＳ３を含む４つのクロス・バー・スイッ
チ（ＣＢＳ）に結合された１６のＤＲＡＭから構成され
る。各ＳＩＭＭ（例えば、図２に示すＳＩＭＭ２０）に
は、４つのクロス・バー・スイッチ（ＣＢＳ０〜ＣＢＳ
３）が含まれており、各クロス・バー・スイッチは、図
示のように、メモリ・バス２４に結合されている。１６
のダイナミックＲＡＭ（ＤＲＡＭ）は、アドレス及び制
御バス５０に結合されており、図示のように、全部で６
４ビットのデータをデータ・バスに送り出す。さらに、
図２にＤＲＡＭ５２及びＤＲＡＭ５５として示された２
つのＤＲＡＭは、それぞれ、クロス・バー・スイッチの
２つに４つのエラー検査ビットを供給する（図２に示す
場合には、ＤＲＡＭ５２は、ＣＢＳ０に４つのエラー検
査ビットを供給し、ＤＲＡＭ５５は、ＣＢＳ２に４つの
エラー検査ビットを供給する）。図示のように、１６の
ＤＲＡＭによって与えれるデータは、データ・バス６０
に結合され、従って、クロス・バー・スイッチのそれぞ
れに供給され、最終的には、メモリ・バス２４に送り出
される。現在のところ望ましい実施例の場合、各ＣＢＳ
は、ＡＳＩＣから構成されるが、標準セル、カスタムま
たはセミ・カスタム製作技法を利用して、クロス・バー
・スイッチを製造することもできるのは明らかである。
ＩＭＭ（２０〜２３）は、図２に示すＣＢＳ０、ＣＢＳ
１、及び、ＣＢＳ３を含む４つのクロス・バー・スイッ
チ（ＣＢＳ）に結合された１６のＤＲＡＭから構成され
る。各ＳＩＭＭ（例えば、図２に示すＳＩＭＭ２０）に
は、４つのクロス・バー・スイッチ（ＣＢＳ０〜ＣＢＳ
３）が含まれており、各クロス・バー・スイッチは、図
示のように、メモリ・バス２４に結合されている。１６
のダイナミックＲＡＭ（ＤＲＡＭ）は、アドレス及び制
御バス５０に結合されており、図示のように、全部で６
４ビットのデータをデータ・バスに送り出す。さらに、
図２にＤＲＡＭ５２及びＤＲＡＭ５５として示された２
つのＤＲＡＭは、それぞれ、クロス・バー・スイッチの
２つに４つのエラー検査ビットを供給する（図２に示す
場合には、ＤＲＡＭ５２は、ＣＢＳ０に４つのエラー検
査ビットを供給し、ＤＲＡＭ５５は、ＣＢＳ２に４つの
エラー検査ビットを供給する）。図示のように、１６の
ＤＲＡＭによって与えれるデータは、データ・バス６０
に結合され、従って、クロス・バー・スイッチのそれぞ
れに供給され、最終的には、メモリ・バス２４に送り出
される。現在のところ望ましい実施例の場合、各ＣＢＳ
は、ＡＳＩＣから構成されるが、標準セル、カスタムま
たはセミ・カスタム製作技法を利用して、クロス・バー
・スイッチを製造することもできるのは明らかである。
【００１６】望ましい実施例の場合、各ＳＩＭＭ（図１
参照）は、１６ビットのデータを送り出すので、ＳＩＭ
Ｍ２０〜２３の出力の和は、コンピュータ・システムに
おける１つの「ワード」を構成する、全部で６４ビット
のデータになる。さらに、各ＳＩＭＭ（２０〜２３）
は、２ビットのエラー検査ビットを供給するので、８ビ
ットのエラー検査ビットが生じることになる。各ＳＩＭ
Ｍによって得られる１６ビットのデータのうち、各クロ
ス・バー・スイッチが（図２参照）、４ビットのデータ
を提供し、図２に示すように、各クロス・バー・スイッ
チは、４データ・ラインをメモリ・バス２４に提供して
おり、また、３つのアドレス・ラインによってメモリ・
バス２４に結合されている。ＳＩＭＭ内における各クロ
ス・バー・スイッチの働きについては、さらに詳細に後
述することにする。
参照）は、１６ビットのデータを送り出すので、ＳＩＭ
Ｍ２０〜２３の出力の和は、コンピュータ・システムに
おける１つの「ワード」を構成する、全部で６４ビット
のデータになる。さらに、各ＳＩＭＭ（２０〜２３）
は、２ビットのエラー検査ビットを供給するので、８ビ
ットのエラー検査ビットが生じることになる。各ＳＩＭ
Ｍによって得られる１６ビットのデータのうち、各クロ
ス・バー・スイッチが（図２参照）、４ビットのデータ
を提供し、図２に示すように、各クロス・バー・スイッ
チは、４データ・ラインをメモリ・バス２４に提供して
おり、また、３つのアドレス・ラインによってメモリ・
バス２４に結合されている。ＳＩＭＭ内における各クロ
ス・バー・スイッチの働きについては、さらに詳細に後
述することにする。
【００１７】操作時、プロセッサ１０は、ＳＩＭＭ２０
〜２３からデータを読み取り、あるいは、これらにデー
タを書き込むためのアドレスを提供する。アドレスはメ
モリ・システム・バス１２を介してメモリ・コントロー
ラ１６に結合される。メモリ・コントローラ１６は、メ
モリ・バス２４にアドレスを結合し、アドレスのビット
値に基づいて、アドレス・ビットを各ＳＩＭＭにおける
それぞれのクロス・バー・スイッチのそれぞれに対して
分解する（現在のところ、１度に３ビット）。後述のよ
うに、各クロス・バー・スイッチは、アドレスを増幅し
て、アドレスのその部分をアドレス及び制御バス５０に
結合し、これによって、アドレス・ビットが図２の１６
のＤＲＡＭに供給されることになる。エラー検査に関す
るＤＲＡＭ５２またはＤＲＡＭ５５に関連したアドレス
は、同様に、図２に示すように、ＣＢＳ０またはＣＢＳ
２を介して適合するＤＲＡＭに結合される。現在のとこ
ろ望ましい実施例の場合、利用されるエラー検出及びエ
ラー訂正方法は、「単一ビット・エラー訂正／ダブル・
ビット・エラー検出／単一４ビット・バイト・エラー検
出」（ＳＥＣ−ＤＥＤ−Ｓ４ＥＤ）として知られてい
る。ただし、当該技術の熟練者には明らかなように、Ｓ
ＩＭＭシステムの教示に従って、各種エラー検出及び訂
正メカニズムを利用することが可能である。さらに、本
実施例の場合、エラー検出及び訂正はメモリ・コントロ
ーラ１６によって行われるが、他の用途の場合、プロセ
ッサ１０を利用してこれらの機能を果たすことも可能で
ある。
〜２３からデータを読み取り、あるいは、これらにデー
タを書き込むためのアドレスを提供する。アドレスはメ
モリ・システム・バス１２を介してメモリ・コントロー
ラ１６に結合される。メモリ・コントローラ１６は、メ
モリ・バス２４にアドレスを結合し、アドレスのビット
値に基づいて、アドレス・ビットを各ＳＩＭＭにおける
それぞれのクロス・バー・スイッチのそれぞれに対して
分解する（現在のところ、１度に３ビット）。後述のよ
うに、各クロス・バー・スイッチは、アドレスを増幅し
て、アドレスのその部分をアドレス及び制御バス５０に
結合し、これによって、アドレス・ビットが図２の１６
のＤＲＡＭに供給されることになる。エラー検査に関す
るＤＲＡＭ５２またはＤＲＡＭ５５に関連したアドレス
は、同様に、図２に示すように、ＣＢＳ０またはＣＢＳ
２を介して適合するＤＲＡＭに結合される。現在のとこ
ろ望ましい実施例の場合、利用されるエラー検出及びエ
ラー訂正方法は、「単一ビット・エラー訂正／ダブル・
ビット・エラー検出／単一４ビット・バイト・エラー検
出」（ＳＥＣ−ＤＥＤ−Ｓ４ＥＤ）として知られてい
る。ただし、当該技術の熟練者には明らかなように、Ｓ
ＩＭＭシステムの教示に従って、各種エラー検出及び訂
正メカニズムを利用することが可能である。さらに、本
実施例の場合、エラー検出及び訂正はメモリ・コントロ
ーラ１６によって行われるが、他の用途の場合、プロセ
ッサ１０を利用してこれらの機能を果たすことも可能で
ある。
【００１８】次に、図３を参照すると、各クロス・バー
・スイッチ（ＣＢＳ）は、図示の構成要素から構成され
る。図示のように、３ビット・メモリ・アドレス（ＭＥ
ＭＡＤＤＲ）を構成する３つのラインが、メモリ・バス
２４からメモリ・アドレス・レジスタ７０に結合されて
いる。同様に、メモリ制御の２つのライン（図２の各Ｃ
ＢＳに対する単一ラインとして示されている）が、それ
ぞれ、レジスタ７２及び７４に結合されている。メモリ
・バス２４には、ＬＤ＿Ｌ制御ラインも結合されてい
て、メモリ・アクセス・サイクルを開始するための信号
を送り出すようになっており、図３に示すように、ＬＤ
＿Ｌラインは、レジスタ７６に結合されている。指示読
み取り（Ｄｉｒｅｃ．ＲＤ）ラインは、ＤＲＡＭに対す
る読み取りまたは書き込み操作として操作を指定する信
号を供給する。指示読み取り信号は、メモリ・バス２４
に結合されたＤｉｒｅｃ．ＲＤラインを介して供給さ
れ、図示のように、このラインはレジスタ７８に結合さ
れている。
・スイッチ（ＣＢＳ）は、図示の構成要素から構成され
る。図示のように、３ビット・メモリ・アドレス（ＭＥ
ＭＡＤＤＲ）を構成する３つのラインが、メモリ・バス
２４からメモリ・アドレス・レジスタ７０に結合されて
いる。同様に、メモリ制御の２つのライン（図２の各Ｃ
ＢＳに対する単一ラインとして示されている）が、それ
ぞれ、レジスタ７２及び７４に結合されている。メモリ
・バス２４には、ＬＤ＿Ｌ制御ラインも結合されてい
て、メモリ・アクセス・サイクルを開始するための信号
を送り出すようになっており、図３に示すように、ＬＤ
＿Ｌラインは、レジスタ７６に結合されている。指示読
み取り（Ｄｉｒｅｃ．ＲＤ）ラインは、ＤＲＡＭに対す
る読み取りまたは書き込み操作として操作を指定する信
号を供給する。指示読み取り信号は、メモリ・バス２４
に結合されたＤｉｒｅｃ．ＲＤラインを介して供給さ
れ、図示のように、このラインはレジスタ７８に結合さ
れている。
【００１９】動作時、ＣＢＳはメモリ・バス２４を介し
て、ＳＩＭＭ ＤＲＡＭの１つにおけるアドレスに対応
したメモリ・アドレス（ＭＥＭＡＤＤＲ）を受信する。
アドレス及びメモリ制御信号（ＣＴＲＬ１及びＣＴＲＬ
０）は、各ＣＢＳによって受信され、それぞれ、レジス
タ７０、７２、及び、７４に記憶される。ＣＢＳは、メ
モリ・アドレスを増幅して、アドレス及び制御バス５０
に再送信する（図２及び３参照）。
て、ＳＩＭＭ ＤＲＡＭの１つにおけるアドレスに対応
したメモリ・アドレス（ＭＥＭＡＤＤＲ）を受信する。
アドレス及びメモリ制御信号（ＣＴＲＬ１及びＣＴＲＬ
０）は、各ＣＢＳによって受信され、それぞれ、レジス
タ７０、７２、及び、７４に記憶される。ＣＢＳは、メ
モリ・アドレスを増幅して、アドレス及び制御バス５０
に再送信する（図２及び３参照）。
【００２０】例示のため、プロセッサ１０が、読み取り
操作を開始して、ＳＩＭＭ２０〜２３に記憶されている
データを検索するものと仮定する。プロセッサ１０は、
記憶されているデータのアドレス（ＭＥＭＡＤＤＲ）を
システム・バス１２に送り出し、メモリ・コントローラ
１６が、このアドレスを受信して、メモリ・バス２４に
送り出す。前述のように、各ＳＩＭＭ内には、４つのク
ロス・バー・スイッチが配置されている。それぞれのＳ
ＩＭＭ内における各ＣＢＳは、それぞれ、レジスタ７
０、７２、及び、７４に記憶されている制御信号（行ア
ドレス・ストローブ（ＲＡＳ）及び列アドレス・ストロ
ーブ（ＣＡＳ）信号を含む）と共に、３ビットのアドレ
スを受信する。アドレス（ＭＥＭＡＤＤＲ）は、各ＣＢ
Ｓのレジスタ７０からシフト・アウトして、アドレス及
び制御バス５０に送り出され、さらに、ダイナミックＲ
ＡＭに結合される（図２参照）。図５に最もよく示され
ているように、ＣＢＳに加えられる各種信号のタイミン
グによって、メモリ・コントローラ１６は、Ｄｉｒｅ
ｃ．ＲＤ信号（高）を各ＣＢＳに加える。Ｄｉｒｅｃ．
ＲＤ信号は、レジスタ７８に記憶されている。
操作を開始して、ＳＩＭＭ２０〜２３に記憶されている
データを検索するものと仮定する。プロセッサ１０は、
記憶されているデータのアドレス（ＭＥＭＡＤＤＲ）を
システム・バス１２に送り出し、メモリ・コントローラ
１６が、このアドレスを受信して、メモリ・バス２４に
送り出す。前述のように、各ＳＩＭＭ内には、４つのク
ロス・バー・スイッチが配置されている。それぞれのＳ
ＩＭＭ内における各ＣＢＳは、それぞれ、レジスタ７
０、７２、及び、７４に記憶されている制御信号（行ア
ドレス・ストローブ（ＲＡＳ）及び列アドレス・ストロ
ーブ（ＣＡＳ）信号を含む）と共に、３ビットのアドレ
スを受信する。アドレス（ＭＥＭＡＤＤＲ）は、各ＣＢ
Ｓのレジスタ７０からシフト・アウトして、アドレス及
び制御バス５０に送り出され、さらに、ダイナミックＲ
ＡＭに結合される（図２参照）。図５に最もよく示され
ているように、ＣＢＳに加えられる各種信号のタイミン
グによって、メモリ・コントローラ１６は、Ｄｉｒｅ
ｃ．ＲＤ信号（高）を各ＣＢＳに加える。Ｄｉｒｅｃ．
ＲＤ信号は、レジスタ７８に記憶されている。
【００２１】図３に示すように、カウンタ及びデコーダ
回路９０は、レジスタ７６とレジスタ７８の両方に結合
されている。一般に、メモリ・コントローラ１６は、Ｄ
ｉｒｅｃ．ＲＤ信号を加えるのと同時に、ＬＤ＿Ｌ信号
（低）をレジスタ７６に加える。読み取り操作時、カウ
ンタ及びデコーダ９０は、出力バッファ９５をイネーブ
ルにして、ＤＲＡＭから読み取られ、データ・バス６０
を介して、それぞれのエラー検査及び訂正ビット（ＥＣ
Ｃ）と共に、バッファ１００、１０１、１０２、及び、
１０３に送り込まれるデータを保持する。検索したデー
タは、さらに、所定のサイクル数の後、バッファ１００
〜１０３に送られる。本発明によって利用されるＲＡ
Ｓ、ＣＡＳ、ＬＤ＿Ｌ、及び、Ｄｉｒｅｃ．ＲＤ信号シ
ーケンスを含む、特定の信号シーケンスについては、図
５のタイミング図を参照する。
回路９０は、レジスタ７６とレジスタ７８の両方に結合
されている。一般に、メモリ・コントローラ１６は、Ｄ
ｉｒｅｃ．ＲＤ信号を加えるのと同時に、ＬＤ＿Ｌ信号
（低）をレジスタ７６に加える。読み取り操作時、カウ
ンタ及びデコーダ９０は、出力バッファ９５をイネーブ
ルにして、ＤＲＡＭから読み取られ、データ・バス６０
を介して、それぞれのエラー検査及び訂正ビット（ＥＣ
Ｃ）と共に、バッファ１００、１０１、１０２、及び、
１０３に送り込まれるデータを保持する。検索したデー
タは、さらに、所定のサイクル数の後、バッファ１００
〜１０３に送られる。本発明によって利用されるＲＡ
Ｓ、ＣＡＳ、ＬＤ＿Ｌ、及び、Ｄｉｒｅｃ．ＲＤ信号シ
ーケンスを含む、特定の信号シーケンスについては、図
５のタイミング図を参照する。
【００２２】カウンタ及びデコーダ９０は、さらに、マ
ルチプレクサ１１０を制御して、ＤＲＡＭから読み取ら
れたデータが、バッファ１００〜１０３に受信される
と、後続のステップが行われる。バッファ１００におい
て最初の４ビットのデータを受信すると、バッファ１０
０のデータは、マルチプレクサ１１０を介して転送さ
れ、レジスタＡR に記憶されている。同時に、バッファ
１０１、１０２、及び、１０３において受信するデータ
は、レジスタＢR、ＣR、及びＤR に記憶される。レジス
タＡRにおけるデータの受信とほぼ同時に、レジスタＡR
に記憶されている４ビットのデータが、メモリ・バス２
４と平行なＭＥＭ ＤＡＴＡラインを介してシフト・ア
ウトされる。レジスタＡR に記憶されているデータ・ビ
ットが、出力バッファ９５を介してシフトすると、カウ
ンタ及びデコーダ９０によって制御されるマルチプレク
サ１１０が、レジスタＢR、ＣR、及びＤR を順次選択
し、これらのレジスタの内容も、出力バッファ９５を介
して、メモリ・バス２４にシフト・アウトされることに
なる。ＳＩＭＭの各ＣＢＳにおける出力バッファ９５を
介してシフトされる４ビットのデータに加えて、エラー
検査ビット（ＥＣＣ）も、１つ追加される。各ＳＩＭＭ
の構造及び動作に関する以上の説明から明らかなよう
に、各ＣＢＳから出力される１６ビットのデータが、８
つの検査ビット（ＥＣＣ）と共に、６４ビットのデータ
・ワードを形成する。
ルチプレクサ１１０を制御して、ＤＲＡＭから読み取ら
れたデータが、バッファ１００〜１０３に受信される
と、後続のステップが行われる。バッファ１００におい
て最初の４ビットのデータを受信すると、バッファ１０
０のデータは、マルチプレクサ１１０を介して転送さ
れ、レジスタＡR に記憶されている。同時に、バッファ
１０１、１０２、及び、１０３において受信するデータ
は、レジスタＢR、ＣR、及びＤR に記憶される。レジス
タＡRにおけるデータの受信とほぼ同時に、レジスタＡR
に記憶されている４ビットのデータが、メモリ・バス２
４と平行なＭＥＭ ＤＡＴＡラインを介してシフト・ア
ウトされる。レジスタＡR に記憶されているデータ・ビ
ットが、出力バッファ９５を介してシフトすると、カウ
ンタ及びデコーダ９０によって制御されるマルチプレク
サ１１０が、レジスタＢR、ＣR、及びＤR を順次選択
し、これらのレジスタの内容も、出力バッファ９５を介
して、メモリ・バス２４にシフト・アウトされることに
なる。ＳＩＭＭの各ＣＢＳにおける出力バッファ９５を
介してシフトされる４ビットのデータに加えて、エラー
検査ビット（ＥＣＣ）も、１つ追加される。各ＳＩＭＭ
の構造及び動作に関する以上の説明から明らかなよう
に、各ＣＢＳから出力される１６ビットのデータが、８
つの検査ビット（ＥＣＣ）と共に、６４ビットのデータ
・ワードを形成する。
【００２３】もう１度図２、３、及び、４を参照しなが
ら各ＳＩＭＭに配置されたＤＲＡＭに対するデータの書
き込みに関連して、ＳＩＭＭシステムによって実行され
る操作のシーケンスについて解説することにする。プロ
セッサ１０、または、他のＩ／Ｏ装置が、ＳＩＭＭメモ
リ・アレイにデータを書き込む場合、データ、並びに、
ＤＲＡＭメモリ内における記憶場所のアドレスは、バス
１２を介してメモリ・コントローラ１６に結合される。
メモリ・コントローラ１６は、データを書き込むべきア
ドレスをメモリ・バス２４に送り出し、これが、さら
に、ＳＩＭＭ２０〜２３に結合されることになる。さら
に、メモリ・コントローラ１６が、制御信号（ＲＡＳ及
びＣＡＳ）をメモリ・バス２４に送り出し、これが、そ
れぞれのＳＩＭＭにおける各ＣＢＳによって受信され
る。読み取り操作の場合と同様、ＳＩＭＭに配置された
各ＣＢＳによって、３ビットのアドレスが、２つの制御
ビットＣＴＬ１及びＣＴＬ０と共に受信される。各ＣＢ
Ｓは、それぞれ、アドレス及び制御ビットを刻時して、
レジスタ７０、７２、及び、７４に送り込み、これらの
信号を増幅して、アドレス及び制御バス５０を介してＤ
ＲＡＭに再送信する。図３及び４に最もよく示されてい
るように、メモリ・コントローラ１６は、Ｄｉｒｅｃ．
ＲＤラインを低状態に維持し、ＬＤ＿Ｌパルスを送り出
して、書き込み操作を開始する。ＬＤ＿Ｌ信号を受信す
ると、カウンタ及びデコーダ９０が出力バッファ９５を
ディスエイブルにし、入力バッファ１２０をイネーブル
にする。記憶されるデータは次に、メモリ・コントロー
ラ１６によって、メモリ・バス２４に加えられ、各ＣＢ
Ｓ毎に４ビットが、順次、（１つのＥＣＣ検査ビットと
共に）入力バッファ１２０に供給される。各ＣＢＳ（図
３参照）は、レジスタＡ'W、Ｂ'W、及び、Ｃ'Wに各４ビ
ットのデータ・グループを漸次記憶するが、受信の第４
サイクルについては、直接レジスタＤW に記憶される。
最後のグループをなす４ビットのデータが、レジスタＤ
W に記憶されると、ＣＢＳは、Ａ'W、Ｂ'W、及び、Ｃ'W
に記憶されているデータを、それぞれ、レジスタＡW、
ＢW、及びＣW にシフトする。これらのレジスタにシフ
トされると、即座に、そのデータは、バッファ１２５、
１２６、１２７、及び、１２８を介して、データ及び制
御バス５０の出力に生じることになる。ＳＩＭＭシステ
ムを利用して書き込み操作を行うため、メモリ・コント
ローラ１６によって与えられる各種信号及び信号のシー
ケンスの識別については、図４を参照のこと。
ら各ＳＩＭＭに配置されたＤＲＡＭに対するデータの書
き込みに関連して、ＳＩＭＭシステムによって実行され
る操作のシーケンスについて解説することにする。プロ
セッサ１０、または、他のＩ／Ｏ装置が、ＳＩＭＭメモ
リ・アレイにデータを書き込む場合、データ、並びに、
ＤＲＡＭメモリ内における記憶場所のアドレスは、バス
１２を介してメモリ・コントローラ１６に結合される。
メモリ・コントローラ１６は、データを書き込むべきア
ドレスをメモリ・バス２４に送り出し、これが、さら
に、ＳＩＭＭ２０〜２３に結合されることになる。さら
に、メモリ・コントローラ１６が、制御信号（ＲＡＳ及
びＣＡＳ）をメモリ・バス２４に送り出し、これが、そ
れぞれのＳＩＭＭにおける各ＣＢＳによって受信され
る。読み取り操作の場合と同様、ＳＩＭＭに配置された
各ＣＢＳによって、３ビットのアドレスが、２つの制御
ビットＣＴＬ１及びＣＴＬ０と共に受信される。各ＣＢ
Ｓは、それぞれ、アドレス及び制御ビットを刻時して、
レジスタ７０、７２、及び、７４に送り込み、これらの
信号を増幅して、アドレス及び制御バス５０を介してＤ
ＲＡＭに再送信する。図３及び４に最もよく示されてい
るように、メモリ・コントローラ１６は、Ｄｉｒｅｃ．
ＲＤラインを低状態に維持し、ＬＤ＿Ｌパルスを送り出
して、書き込み操作を開始する。ＬＤ＿Ｌ信号を受信す
ると、カウンタ及びデコーダ９０が出力バッファ９５を
ディスエイブルにし、入力バッファ１２０をイネーブル
にする。記憶されるデータは次に、メモリ・コントロー
ラ１６によって、メモリ・バス２４に加えられ、各ＣＢ
Ｓ毎に４ビットが、順次、（１つのＥＣＣ検査ビットと
共に）入力バッファ１２０に供給される。各ＣＢＳ（図
３参照）は、レジスタＡ'W、Ｂ'W、及び、Ｃ'Wに各４ビ
ットのデータ・グループを漸次記憶するが、受信の第４
サイクルについては、直接レジスタＤW に記憶される。
最後のグループをなす４ビットのデータが、レジスタＤ
W に記憶されると、ＣＢＳは、Ａ'W、Ｂ'W、及び、Ｃ'W
に記憶されているデータを、それぞれ、レジスタＡW、
ＢW、及びＣW にシフトする。これらのレジスタにシフ
トされると、即座に、そのデータは、バッファ１２５、
１２６、１２７、及び、１２８を介して、データ及び制
御バス５０の出力に生じることになる。ＳＩＭＭシステ
ムを利用して書き込み操作を行うため、メモリ・コント
ローラ１６によって与えられる各種信号及び信号のシー
ケンスの識別については、図４を参照のこと。
【００２４】図２及び３を参照すると、ＳＩＭＭシステ
ムにおける、ＤＲＡＭのサイズ及び速度と共に、特定の
ＤＲＡＭの売り手を識別するためのＩＤ番号の利用が、
８ビット識別バイトの一部として報告されている。Ｄｉ
ｒｅｃ．ＲＤ信号が、対応するＬＤ＿Ｌパルスを伴わず
に、レジスタ７８及びカウンタ及びデコーダ９０に加え
られる場合、カウンタ及びデコーダ９０信号によって、
ＩＤ論理回路１５０がイネーブルになり、２ビットＩＤ
値が各ＣＢＳに結合される。２ビットのＩＤ値が、ビッ
ト・ラインのそれぞれをアースまたはＶｃｃにハード配
線することによって判定される（図２参照のこと）。こ
の２ビットのＩＤ値は、メモリ・バス２４に対して、デ
ータとして、マルチプレクサ１１０を介して結合され、
レジスタＡR 、及び、出力バッファ９５を介してシフト
される。各ＳＩＭＭ毎に４つのＣＢＳ装置があるので、
各ＣＢＳは、２ビットのＩＤバイトを報告するため、全
部で８ビットが、各ＳＩＭＭ毎に報告することになるの
は明らかである。
ムにおける、ＤＲＡＭのサイズ及び速度と共に、特定の
ＤＲＡＭの売り手を識別するためのＩＤ番号の利用が、
８ビット識別バイトの一部として報告されている。Ｄｉ
ｒｅｃ．ＲＤ信号が、対応するＬＤ＿Ｌパルスを伴わず
に、レジスタ７８及びカウンタ及びデコーダ９０に加え
られる場合、カウンタ及びデコーダ９０信号によって、
ＩＤ論理回路１５０がイネーブルになり、２ビットＩＤ
値が各ＣＢＳに結合される。２ビットのＩＤ値が、ビッ
ト・ラインのそれぞれをアースまたはＶｃｃにハード配
線することによって判定される（図２参照のこと）。こ
の２ビットのＩＤ値は、メモリ・バス２４に対して、デ
ータとして、マルチプレクサ１１０を介して結合され、
レジスタＡR 、及び、出力バッファ９５を介してシフト
される。各ＳＩＭＭ毎に４つのＣＢＳ装置があるので、
各ＣＢＳは、２ビットのＩＤバイトを報告するため、全
部で８ビットが、各ＳＩＭＭ毎に報告することになるの
は明らかである。
【００２５】図６を参照すると、現在のところ望ましい
実施例の場合、メモリ・コントローラ１６は、ＳＩＭＭ
において利用される特定のＤＲＡＭに従って要求される
再生モードを開始する。ＳＩＭＭシステムには、メモリ
・コントローラ１６が、再生サイクルを発生する毎に、
ＩＤバイトが、上述のようにメモリ・バス・データ・ラ
インに結合されるようにするための回路要素が組み込ま
れている。ＳＩＭＭシステムによる識別バイトの利用に
よって、ＳＩＭＭアーキテクチャまたはＣＢＳの再設計
を必要とせずに、さまざまなタイプのＤＲＡＭをＳＩＭ
Ｍに組み込むことが可能になる。さらに、全てのタイミ
ングが、後述のように、ＩＤバイトによって報告され
る、用いられているＤＲＡＭのタイプに基づき、メモリ
・コントローラ１６を介して完全にとられることになる
ので、メモリ・コントローラ１６に特定のタイミング回
路構成を設ける必要がなくなる。
実施例の場合、メモリ・コントローラ１６は、ＳＩＭＭ
において利用される特定のＤＲＡＭに従って要求される
再生モードを開始する。ＳＩＭＭシステムには、メモリ
・コントローラ１６が、再生サイクルを発生する毎に、
ＩＤバイトが、上述のようにメモリ・バス・データ・ラ
インに結合されるようにするための回路要素が組み込ま
れている。ＳＩＭＭシステムによる識別バイトの利用に
よって、ＳＩＭＭアーキテクチャまたはＣＢＳの再設計
を必要とせずに、さまざまなタイプのＤＲＡＭをＳＩＭ
Ｍに組み込むことが可能になる。さらに、全てのタイミ
ングが、後述のように、ＩＤバイトによって報告され
る、用いられているＤＲＡＭのタイプに基づき、メモリ
・コントローラ１６を介して完全にとられることになる
ので、メモリ・コントローラ１６に特定のタイミング回
路構成を設ける必要がなくなる。
【００２６】ＳＩＭＭに用いられているＤＲＡＭのタイ
プに基づくメモリ・コントローラ１６を介したメモリ操
作のタイミングについて説明を行う。図８を参照する
と、データ処理システム内におけるメモリ・コントロー
ラ１６のブロック図が示されている。一般に、システム
・バス制御論理回路１６２によって、メモリ・コントロ
ーラ１６がシステム・バス１２に結合される。システム
・バス１２に送り出され、システム・バス制御論理回路
１６２によってメモリ・コントローラ１６に結合された
指令は、指令待ち行列１６４に入れられる。例えば、書
き込み操作において、システム・バス１２に送り出さ
れ、システム・バス制御論理回路１６２を介してメモリ
・コントローラ１６に結合されたデータは、データ・イ
ン待ち行列１６６に入れられる。
プに基づくメモリ・コントローラ１６を介したメモリ操
作のタイミングについて説明を行う。図８を参照する
と、データ処理システム内におけるメモリ・コントロー
ラ１６のブロック図が示されている。一般に、システム
・バス制御論理回路１６２によって、メモリ・コントロ
ーラ１６がシステム・バス１２に結合される。システム
・バス１２に送り出され、システム・バス制御論理回路
１６２によってメモリ・コントローラ１６に結合された
指令は、指令待ち行列１６４に入れられる。例えば、書
き込み操作において、システム・バス１２に送り出さ
れ、システム・バス制御論理回路１６２を介してメモリ
・コントローラ１６に結合されたデータは、データ・イ
ン待ち行列１６６に入れられる。
【００２７】例示のように、指令待ち行列１６４及びデ
ータ・イン待ち行列１６６は、メモリ・コントローラ１
６をメモリ・バス２４に結合する働きをするメモリ制御
論理回路１６８に結合される。前述のように、複数メモ
リ・モジュールＳＩＭＭ２０、ＳＩＭＭ２１、ＳＩＭＭ
２２、及び、ＳＩＭＭ２３は、メモリ・バス２４に結合
される。例えば、読み取り操作の場合、ＳＩＭＭ２０〜
２３からメモリ・バス２４に送り出されたデータは、デ
ータ・アウト待ち行列１６７に結合される。データ・ア
ウト待ち行列１６７は、さらに、システム・バス制御論
理回路１６２に結合され、そこから、システム・バス１
２に読み取りデータが送り出される。
ータ・イン待ち行列１６６は、メモリ・コントローラ１
６をメモリ・バス２４に結合する働きをするメモリ制御
論理回路１６８に結合される。前述のように、複数メモ
リ・モジュールＳＩＭＭ２０、ＳＩＭＭ２１、ＳＩＭＭ
２２、及び、ＳＩＭＭ２３は、メモリ・バス２４に結合
される。例えば、読み取り操作の場合、ＳＩＭＭ２０〜
２３からメモリ・バス２４に送り出されたデータは、デ
ータ・アウト待ち行列１６７に結合される。データ・ア
ウト待ち行列１６７は、さらに、システム・バス制御論
理回路１６２に結合され、そこから、システム・バス１
２に読み取りデータが送り出される。
【００２８】メモリ操作に必要なタイミング信号を送り
出すため、メモリ・コントローラ１６は、プログラマブ
ル・メモリ・タイミング手段を利用している。プログラ
マブル・メモリ・タイミング手段はプログラミング可能
な記憶素子から構成される。現在のところ望ましい実施
例の場合、プログラマブル・メモリ・タイミング手段
は、ＭＣＲＡＭ１６０として図８に示されたＲＡＭディ
バイスから構成される。現在のところ望ましい実施例の
場合、ＭＣＲＡＭ１６０は、メモリ・コントローラ１６
内に配置される。代替案として、ＭＣＲＡＭ１６０は、
メモリ・コントローラ１６外の独立したチップ、あるい
は、ＲＡＭディバイス以外の記憶素子から構成すること
も可能である点に留意されたい。
出すため、メモリ・コントローラ１６は、プログラマブ
ル・メモリ・タイミング手段を利用している。プログラ
マブル・メモリ・タイミング手段はプログラミング可能
な記憶素子から構成される。現在のところ望ましい実施
例の場合、プログラマブル・メモリ・タイミング手段
は、ＭＣＲＡＭ１６０として図８に示されたＲＡＭディ
バイスから構成される。現在のところ望ましい実施例の
場合、ＭＣＲＡＭ１６０は、メモリ・コントローラ１６
内に配置される。代替案として、ＭＣＲＡＭ１６０は、
メモリ・コントローラ１６外の独立したチップ、あるい
は、ＲＡＭディバイス以外の記憶素子から構成すること
も可能である点に留意されたい。
【００２９】ＭＣＲＡＭ１６０は、ＳＩＭＭ２０〜２３
として図８に示す、メモリ・モジュールに関するタイミ
ング信号を送り出す。すなわち、後述のように、読み取
り、書き込み、または、再生といったメモリ操作のそれ
ぞれについて、ＭＣＲＡＭ１６０は、ＲＡＳ、ＣＡＳ、
ＬＤ、及び、ＡＤタイミング信号を納めている。これら
のタイミング信号は、ＭＣＲＡＭ１６０から順次ワード
を読み取ることによって発生する。ワードの読み取り
は、ＭＣＲＡＭ制御カウンタ１７０、及び、メモリ制御
論理回路１６８の制御下において行われる。ＭＣＲＡＭ
１６０内のワードは、順次読み取られるので、ＲＡＳ、
ＣＡＳ、ＬＤ、及び、ＡＤラインが、それぞれ、これら
のワードから特定のデータ・ストリームを受信する。こ
れらのデータ・ストリームは、１と０のシーケンスから
構成されており、さらに、これを利用して、ＲＡＳ、Ｃ
ＡＳ、ＬＤ、及び、ＡＤタイミング信号に必要なパルス
のシーケンスが生成される。
として図８に示す、メモリ・モジュールに関するタイミ
ング信号を送り出す。すなわち、後述のように、読み取
り、書き込み、または、再生といったメモリ操作のそれ
ぞれについて、ＭＣＲＡＭ１６０は、ＲＡＳ、ＣＡＳ、
ＬＤ、及び、ＡＤタイミング信号を納めている。これら
のタイミング信号は、ＭＣＲＡＭ１６０から順次ワード
を読み取ることによって発生する。ワードの読み取り
は、ＭＣＲＡＭ制御カウンタ１７０、及び、メモリ制御
論理回路１６８の制御下において行われる。ＭＣＲＡＭ
１６０内のワードは、順次読み取られるので、ＲＡＳ、
ＣＡＳ、ＬＤ、及び、ＡＤラインが、それぞれ、これら
のワードから特定のデータ・ストリームを受信する。こ
れらのデータ・ストリームは、１と０のシーケンスから
構成されており、さらに、これを利用して、ＲＡＳ、Ｃ
ＡＳ、ＬＤ、及び、ＡＤタイミング信号に必要なパルス
のシーケンスが生成される。
【００３０】現在のところ望ましい実施例の場合、ＭＣ
ＲＡＭ１６０はビット幅が１１で、ワード長が２０であ
る。ただし、本発明が、ＭＣＲＡＭ１６０について多数
の代替寸法を考慮したものであることは、明らかであ
る。図９Ａには、仮想タイミング信号データがＭＣＲＡ
Ｍ１６０にロードされるタイミング例が示されている。
図９Ａを参照すると、最初の３ビット、ＲＤＲＡＳ、Ｗ
ＲＲＡＳ、ＲＦＲＡＳはそれぞれ、読み取り、書き込
み、及び、再生操作に関するＲＡＳパルスに対応する。
第２の３ビット、ＲＤＣＡＳ、ＷＲＣＡＳ、ＲＦＣＡＳ
は、それぞれ、読み取り、書き込み、及び、再生操作に
関するＣＡＳパルスに対応する。第３の３ビットは、そ
れぞれ、読み取り、書き込み、及び、再生操作に関する
ＡＤパルスに対応する。そして、最後の２ビットＲＤＬ
Ｄ及びＷＲＬＤは、それぞれ、読み取り及び書き込み操
作に関するＬＤパルスに対応する。注目できるのは、再
生操作は、ＬＤ信号を必要としないということである。
本発明が、決して、この特定のビット配列に限定される
ものでないことは、もちろんである。多数の代替ビット
配列を容易に読み取ることが可能であり、こうした配列
は、本発明の目的に等しく役立つものである。
ＲＡＭ１６０はビット幅が１１で、ワード長が２０であ
る。ただし、本発明が、ＭＣＲＡＭ１６０について多数
の代替寸法を考慮したものであることは、明らかであ
る。図９Ａには、仮想タイミング信号データがＭＣＲＡ
Ｍ１６０にロードされるタイミング例が示されている。
図９Ａを参照すると、最初の３ビット、ＲＤＲＡＳ、Ｗ
ＲＲＡＳ、ＲＦＲＡＳはそれぞれ、読み取り、書き込
み、及び、再生操作に関するＲＡＳパルスに対応する。
第２の３ビット、ＲＤＣＡＳ、ＷＲＣＡＳ、ＲＦＣＡＳ
は、それぞれ、読み取り、書き込み、及び、再生操作に
関するＣＡＳパルスに対応する。第３の３ビットは、そ
れぞれ、読み取り、書き込み、及び、再生操作に関する
ＡＤパルスに対応する。そして、最後の２ビットＲＤＬ
Ｄ及びＷＲＬＤは、それぞれ、読み取り及び書き込み操
作に関するＬＤパルスに対応する。注目できるのは、再
生操作は、ＬＤ信号を必要としないということである。
本発明が、決して、この特定のビット配列に限定される
ものでないことは、もちろんである。多数の代替ビット
配列を容易に読み取ることが可能であり、こうした配列
は、本発明の目的に等しく役立つものである。
【００３１】図９Ａには、これらの操作を実施するのに
必要な１１ワードしか示されていないのは明らかであ
る。ＭＣＲＡＭ１６０の残りのワード、すなわち、ワー
ド１１〜１９は全て０である。通例、最後のＡＤパルス
に続くＭＣＲＡＭ１６０ワードは、メモリ操作の終了時
におけるスプリアス・パルスを阻止するため、全て、０
でなければならず、残りのワードは現在用いられていな
い。
必要な１１ワードしか示されていないのは明らかであ
る。ＭＣＲＡＭ１６０の残りのワード、すなわち、ワー
ド１１〜１９は全て０である。通例、最後のＡＤパルス
に続くＭＣＲＡＭ１６０ワードは、メモリ操作の終了時
におけるスプリアス・パルスを阻止するため、全て、０
でなければならず、残りのワードは現在用いられていな
い。
【００３２】図９Ｂには、図９Ａの仮想タイミング信号
データから結果として生じるタイミング信号が示されて
いる。全ての信号が実際には低として示されている。前
述のように、ＲＡＳパルスは、行アドレス・ストローブ
に対応し、ＣＡＳパルスは、列アドレス・ストローブに
対応する。現在のところ望ましい実施例の場合、２つの
ＣＡＳパルス、ＣＡＳ０（８進ワード０）及びＣＡＳ１
（８進ワード１）を用いて、高速ページ・モードが実現
される。ＬＤパルスは、読み取りまたは書き込み操作に
おけるデータのローディングのタイミングを決定する。
第１のＡＤパルスは、メモリ・アドレス・ラインをＲＡ
Ｓアドレスから第１のＣＡＳ０アドレスにスイッチす
る。第２のＡＤパルスは、第２のページ・モード・アク
セスのため第２のＣＡＳ１アドレスにスイッチする。第
３のＡＤパルスは、操作を終了させる（パルス後３クロ
ック・サイクルで）。ＣＡＳアドレスを許可する読み取
り及び書き込みのための最初の２つのＡＤパルスは、Ｃ
ＡＳの２クロック前に生じるので、１クロックのアドレ
ス・セットアップ時間が許容される。最終ＡＤは、折り
返し操作のための３サイクルのＲＡＳプリチャージを可
能にするため、最後のＲＡＳクロック・サイクル時に発
生する。
データから結果として生じるタイミング信号が示されて
いる。全ての信号が実際には低として示されている。前
述のように、ＲＡＳパルスは、行アドレス・ストローブ
に対応し、ＣＡＳパルスは、列アドレス・ストローブに
対応する。現在のところ望ましい実施例の場合、２つの
ＣＡＳパルス、ＣＡＳ０（８進ワード０）及びＣＡＳ１
（８進ワード１）を用いて、高速ページ・モードが実現
される。ＬＤパルスは、読み取りまたは書き込み操作に
おけるデータのローディングのタイミングを決定する。
第１のＡＤパルスは、メモリ・アドレス・ラインをＲＡ
Ｓアドレスから第１のＣＡＳ０アドレスにスイッチす
る。第２のＡＤパルスは、第２のページ・モード・アク
セスのため第２のＣＡＳ１アドレスにスイッチする。第
３のＡＤパルスは、操作を終了させる（パルス後３クロ
ック・サイクルで）。ＣＡＳアドレスを許可する読み取
り及び書き込みのための最初の２つのＡＤパルスは、Ｃ
ＡＳの２クロック前に生じるので、１クロックのアドレ
ス・セットアップ時間が許容される。最終ＡＤは、折り
返し操作のための３サイクルのＲＡＳプリチャージを可
能にするため、最後のＲＡＳクロック・サイクル時に発
生する。
【００３３】ＭＣＲＡＭ１６０内のワードには、データ
処理システム内における特定の組をなすアドレスが割り
当てられる点に留意されたい。従って、望ましい実施例
の場合、この組をなすアドレスは、ＭＣＲＡＭ１６０内
における２０ワードに対応する２０のアドレスから構成
されることになる。本発明のやり方が、２０ワードの利
用に限定されるものでないのは明らかである。ＭＣＲＡ
Ｍ１６０内におけるワード数は、読み取り、書き込み、
及び、再生のメモリ操作を完全なものにするためのタイ
ミング信号を発生する必要によって最低限の制限を受け
るだけである。現在のところ望ましい実施例の場合、２
０ワードあれば、読み取り、書き込み、及び、再生操作
のためのタイミング信号を得るのに十分以上である。
処理システム内における特定の組をなすアドレスが割り
当てられる点に留意されたい。従って、望ましい実施例
の場合、この組をなすアドレスは、ＭＣＲＡＭ１６０内
における２０ワードに対応する２０のアドレスから構成
されることになる。本発明のやり方が、２０ワードの利
用に限定されるものでないのは明らかである。ＭＣＲＡ
Ｍ１６０内におけるワード数は、読み取り、書き込み、
及び、再生のメモリ操作を完全なものにするためのタイ
ミング信号を発生する必要によって最低限の制限を受け
るだけである。現在のところ望ましい実施例の場合、２
０ワードあれば、読み取り、書き込み、及び、再生操作
のためのタイミング信号を得るのに十分以上である。
【００３４】もちろん、データ処理システムに関するタ
イミングは、プログラマブル・ディバイスであるＭＣＲ
ＡＭ１６０によってとられるので、タイミング自体をプ
ログラムすることが可能である。従って、データ処理シ
ステムは、メモリ・コントローラ内におけるアーキテク
チャの再設計を必要とせずに、異なるＤＲＡＭを備えた
ＳＩＭＭの異なるグループに関するタイミング要件に対
処することが可能である。次に、現在のところ望ましい
実施例のタイミングに関するプログラミングについて、
解説することにする。
イミングは、プログラマブル・ディバイスであるＭＣＲ
ＡＭ１６０によってとられるので、タイミング自体をプ
ログラムすることが可能である。従って、データ処理シ
ステムは、メモリ・コントローラ内におけるアーキテク
チャの再設計を必要とせずに、異なるＤＲＡＭを備えた
ＳＩＭＭの異なるグループに関するタイミング要件に対
処することが可能である。次に、現在のところ望ましい
実施例のタイミングに関するプログラミングについて、
解説することにする。
【００３５】図８及び１０を参照すると、始動後、メモ
リ操作の前に、このシステムは、ＳＩＭＭ２０〜２３に
含まれているＤＲＡＭのタイプを承知していない。従っ
て、このシステムはこれらのＤＲＡＭに最適なタイミン
グも承知していない。従って、ＭＣＲＡＭ１６０には、
まず、おそらくＳＩＭＭ２０〜２３に用いられている可
能性のあるＤＲＡＭに適したタイミング信号を発生する
タイミング・データがロードされる。この一般的なタイ
ミング・データは、省略時タイプ、あるいは、最悪の場
合のタイミング・シナリオとみなすことができる。同様
に、この一般的なタイミングデータは、かなり高速な能
力を備えたＤＲＡＭにとって低速の部分最適タイミング
信号をもたらすという欠点がある。
リ操作の前に、このシステムは、ＳＩＭＭ２０〜２３に
含まれているＤＲＡＭのタイプを承知していない。従っ
て、このシステムはこれらのＤＲＡＭに最適なタイミン
グも承知していない。従って、ＭＣＲＡＭ１６０には、
まず、おそらくＳＩＭＭ２０〜２３に用いられている可
能性のあるＤＲＡＭに適したタイミング信号を発生する
タイミング・データがロードされる。この一般的なタイ
ミング・データは、省略時タイプ、あるいは、最悪の場
合のタイミング・シナリオとみなすことができる。同様
に、この一般的なタイミングデータは、かなり高速な能
力を備えたＤＲＡＭにとって低速の部分最適タイミング
信号をもたらすという欠点がある。
【００３６】一般的なタイミング信号データのロード
は、一連のＩ／Ｏ書き込み操作において行われる。例え
ば、システム・バス制御論理回路１６２によって、第１
のＩ／Ｏ書き込み操作が、ＭＣＲＡＭ１６０内における
最初のワードに対応するアドレスに対して指示される。
次に、第２のＩ／Ｏ書き込み操作が、ＭＣＲＡＭ１６０
内の第２のワードに対応するアドレスに対して指示され
る。タイミング信号を発生するのに必要なワード数
「ｎ」に基づき、この一連のＩ／Ｏ書き込み操作は、
「ｎ」に達するまで、続行される。従って、一般的なタ
イミング信号の発生に関連したタイミング信号データ
が、順次、ＭＣＲＡＭ１６０に書き込まれる。
は、一連のＩ／Ｏ書き込み操作において行われる。例え
ば、システム・バス制御論理回路１６２によって、第１
のＩ／Ｏ書き込み操作が、ＭＣＲＡＭ１６０内における
最初のワードに対応するアドレスに対して指示される。
次に、第２のＩ／Ｏ書き込み操作が、ＭＣＲＡＭ１６０
内の第２のワードに対応するアドレスに対して指示され
る。タイミング信号を発生するのに必要なワード数
「ｎ」に基づき、この一連のＩ／Ｏ書き込み操作は、
「ｎ」に達するまで、続行される。従って、一般的なタ
イミング信号の発生に関連したタイミング信号データ
が、順次、ＭＣＲＡＭ１６０に書き込まれる。
【００３７】こうして、ＭＣＲＡＭ１６０に記憶された
一般的なタイミング・データによって、メモリ操作を開
始することが可能になる。プロセッサ１０は、Ｉ／０読
み取り操作を開始することによって、ＳＩＭＭ２０〜２
３内で用いられる特定のＤＲＡＭのアイデンティティを
判定する。読み取られたＩ／Ｏは、システム・バス１２
に送り出され、ＳＩＭＭ内のＩＤレジスタのアドレスに
送られる。システム・バス制御論理回路１６２は、次
に、この指令を指令待ち行列１６４に加える。この操作
が、指令待ち行列１６４内に生じると、指令は、メモリ
制御論理回路１６８に結合される。メモリ制御論理回路
１６８には、特定の疑似アドレス、すなわち、ＩＤレジ
スタに送られるものとして、この指令を認識するための
回路要素が組み込まれている。（図２参照のこと）
一般的なタイミング・データによって、メモリ操作を開
始することが可能になる。プロセッサ１０は、Ｉ／０読
み取り操作を開始することによって、ＳＩＭＭ２０〜２
３内で用いられる特定のＤＲＡＭのアイデンティティを
判定する。読み取られたＩ／Ｏは、システム・バス１２
に送り出され、ＳＩＭＭ内のＩＤレジスタのアドレスに
送られる。システム・バス制御論理回路１６２は、次
に、この指令を指令待ち行列１６４に加える。この操作
が、指令待ち行列１６４内に生じると、指令は、メモリ
制御論理回路１６８に結合される。メモリ制御論理回路
１６８には、特定の疑似アドレス、すなわち、ＩＤレジ
スタに送られるものとして、この指令を認識するための
回路要素が組み込まれている。（図２参照のこと）
【００３８】現在のところ望ましい実施例の場合、次
に、再生操作を利用して、ＩＤ番号が求められる。図６
に関連して前述のように、本発明には、メモリ・コント
ローラ１６が読み取りまたは再生サイクルを発生する毎
に、ＳＩＭＭ内におけるＤＲＡＭのＩＤ番号は、メモリ
・バス２４のデータ・ラインに結合される。従って、代
替案として、読み取り操作を利用して、ＩＤ番号を得る
ことができるのは、明らかである。さらに、この場合、
必ずしも、ＤＲＡＭの再生のためとは限らず、ＩＤ番号
を得るためだけに、再生サイクルを利用するのは、一種
の「ダミー再生」を表しているということが分かる。
に、再生操作を利用して、ＩＤ番号が求められる。図６
に関連して前述のように、本発明には、メモリ・コント
ローラ１６が読み取りまたは再生サイクルを発生する毎
に、ＳＩＭＭ内におけるＤＲＡＭのＩＤ番号は、メモリ
・バス２４のデータ・ラインに結合される。従って、代
替案として、読み取り操作を利用して、ＩＤ番号を得る
ことができるのは、明らかである。さらに、この場合、
必ずしも、ＤＲＡＭの再生のためとは限らず、ＩＤ番号
を得るためだけに、再生サイクルを利用するのは、一種
の「ダミー再生」を表しているということが分かる。
【００３９】メモリ・バス２４のデータ・ラインにおけ
るＩＤ番号によって、ＩＤ番号は、データ・アウト待ち
行列１６７に結合され、システム・バス制御論理回路１
６２を介して、プロセッサ１０が読み取ることになるシ
ステム・バス１２に送り出される。プロセッサ１０は、
システム・バス１２からこのＩＤ番号を受信し、このＩ
Ｄ番号を利用して、ルック・アップ・テーブルからこの
ＩＤ番号に対応するＤＲＡＭに関するタイミング・デー
タを求める。このルック・アップ・テーブルは、メモリ
１８０において見つかると、システム・バス１２を介し
て、プロセッサ１０に対するアクセスが可能になる。メ
モリ１８０内のルック・アップ・テーブルには、ＳＩＭ
Ｍ２０〜２３に用いることの可能な全てのＤＲＡＭに関
する、最適な、売り手が指定のタイミング・データが含
まれている。メモリ１８０は、磁気ディスクまたはＲＯ
Ｍを含めて、プロセッサ１０にアクセス可能ないくつか
の外部メモリのうちの任意の形態をとることが可能であ
る。メモリ１８０は、メモリ・コントローラ１６内に配
置することも可能であり、例えば、レジスタ・アレイの
形をとることができる。
るＩＤ番号によって、ＩＤ番号は、データ・アウト待ち
行列１６７に結合され、システム・バス制御論理回路１
６２を介して、プロセッサ１０が読み取ることになるシ
ステム・バス１２に送り出される。プロセッサ１０は、
システム・バス１２からこのＩＤ番号を受信し、このＩ
Ｄ番号を利用して、ルック・アップ・テーブルからこの
ＩＤ番号に対応するＤＲＡＭに関するタイミング・デー
タを求める。このルック・アップ・テーブルは、メモリ
１８０において見つかると、システム・バス１２を介し
て、プロセッサ１０に対するアクセスが可能になる。メ
モリ１８０内のルック・アップ・テーブルには、ＳＩＭ
Ｍ２０〜２３に用いることの可能な全てのＤＲＡＭに関
する、最適な、売り手が指定のタイミング・データが含
まれている。メモリ１８０は、磁気ディスクまたはＲＯ
Ｍを含めて、プロセッサ１０にアクセス可能ないくつか
の外部メモリのうちの任意の形態をとることが可能であ
る。メモリ１８０は、メモリ・コントローラ１６内に配
置することも可能であり、例えば、レジスタ・アレイの
形をとることができる。
【００４０】プロセッサ１０は、メモリ１８０から、Ｉ
Ｄ番号に対応する特定のＤＲＡＭに固有のタイミング・
データを読み取る。プロセッサ１０は、次に、一連のＩ
／Ｏ書き込み操作において、ＭＣＲＡＭ１６０にこの最
適なタイミング・データを書き込む。この場合には、Ｍ
ＣＲＡＭ１６０に最適なタイミング・データが書き込ま
れるという点を除けば、この一連の操作は、一般的タイ
ミング・データに関連した前述の一連の書き込み操作に
類似している。この点から、ＭＣＲＡＭ１６０には、Ｓ
ＩＭＭ内において用いられるＤＲＡＭに固有の、最適化
タイミング・データが含まれている。従って、将来のメ
モリ操作には、全て、この最適化タイミング・データを
利用することができる。
Ｄ番号に対応する特定のＤＲＡＭに固有のタイミング・
データを読み取る。プロセッサ１０は、次に、一連のＩ
／Ｏ書き込み操作において、ＭＣＲＡＭ１６０にこの最
適なタイミング・データを書き込む。この場合には、Ｍ
ＣＲＡＭ１６０に最適なタイミング・データが書き込ま
れるという点を除けば、この一連の操作は、一般的タイ
ミング・データに関連した前述の一連の書き込み操作に
類似している。この点から、ＭＣＲＡＭ１６０には、Ｓ
ＩＭＭ内において用いられるＤＲＡＭに固有の、最適化
タイミング・データが含まれている。従って、将来のメ
モリ操作には、全て、この最適化タイミング・データを
利用することができる。
【００４１】先行方法については、図１０に、プログラ
ミング・プロセスのフローチャートとして要約されてい
る。このプログラミング・プロセスでは、４つの主要な
段階が利用されている。まず、ＭＣＲＡＭに、一般的な
タイミング・データがロードされる。第２に、ＳＩＭＭ
内において利用されるＤＲＡＭのＩＤ番号が求められ
る。第３に、ルック・アップ・テーブルから、このＩＤ
番号を利用してＳＩＭＭ内において利用されるＤＲＡＭ
に最適なタイミング・データが求められる。第４に、最
適なタイミング信号を発生するため、この最適なタイミ
ング・データが、ＭＣＲＡＭに書き込まれる。
ミング・プロセスのフローチャートとして要約されてい
る。このプログラミング・プロセスでは、４つの主要な
段階が利用されている。まず、ＭＣＲＡＭに、一般的な
タイミング・データがロードされる。第２に、ＳＩＭＭ
内において利用されるＤＲＡＭのＩＤ番号が求められ
る。第３に、ルック・アップ・テーブルから、このＩＤ
番号を利用してＳＩＭＭ内において利用されるＤＲＡＭ
に最適なタイミング・データが求められる。第４に、最
適なタイミング信号を発生するため、この最適なタイミ
ング・データが、ＭＣＲＡＭに書き込まれる。
【００４２】従って、ＳＩＭＭに含まれたＤＲＡＭに固
有のタイミング・データによって、データ処理システム
にプログラミングを施すことが可能である。将来、ユー
ザが、このＳＩＭＭの代わりに、タイミングの異なる、
異なるＤＲＡＭを備えた新しいメモリ・モジュール・グ
ループの利用を所望する場合、先行プログラミング・プ
ロセスによって、データ処理システムは、容易にこの新
しいメモリ・モジュール・グループに順応し、適合する
ことが可能である。もちろん、本発明の方法は、それぞ
れ、異なるＳＩＭＭに対応する複数ＭＣＲＡＭを利用
し、例えば、第１のＳＩＭＭ内における第１のタイプの
ＤＲＡＭ、及び、第２のＳＩＭＭ内における第２のタイ
プのＤＲＡＭが可能になるように修正することができ
る。プログラミング・プロセスは、個々のＳＩＭＭのそ
れぞれについて、ＤＲＡＭ ＩＤ番号が得られるように
変更される。次に、ルック・アップ・テーブルによっ
て、これらのＩＤ番号を利用し、対応するＭＣＲＡＭの
それぞれに最適なタイミング・データが書き込まれる。
有のタイミング・データによって、データ処理システム
にプログラミングを施すことが可能である。将来、ユー
ザが、このＳＩＭＭの代わりに、タイミングの異なる、
異なるＤＲＡＭを備えた新しいメモリ・モジュール・グ
ループの利用を所望する場合、先行プログラミング・プ
ロセスによって、データ処理システムは、容易にこの新
しいメモリ・モジュール・グループに順応し、適合する
ことが可能である。もちろん、本発明の方法は、それぞ
れ、異なるＳＩＭＭに対応する複数ＭＣＲＡＭを利用
し、例えば、第１のＳＩＭＭ内における第１のタイプの
ＤＲＡＭ、及び、第２のＳＩＭＭ内における第２のタイ
プのＤＲＡＭが可能になるように修正することができ
る。プログラミング・プロセスは、個々のＳＩＭＭのそ
れぞれについて、ＤＲＡＭ ＩＤ番号が得られるように
変更される。次に、ルック・アップ・テーブルによっ
て、これらのＩＤ番号を利用し、対応するＭＣＲＡＭの
それぞれに最適なタイミング・データが書き込まれる。
【００４３】本発明の解説は、特に、図１〜図１０を参
照し、所定のメモリ・システム・アーキテクチャに重点
をおいて行ってきたが、もちろん、該図は、例示のため
のものでしかなく、本発明に制限を加えるものとみなす
べきではない。さらに、本発明の方法及び装置が、デー
タ処理システムが複数データ水準にアクセスし、あるい
は、マルチビット・ワードを発生する用途において有効
であるのは、明らかである。当該技術の熟練者であれ
ば、上述の本発明の精神及び範囲を逸脱することなく、
多くの変更及び修正を加えることができるように意図さ
れている。
照し、所定のメモリ・システム・アーキテクチャに重点
をおいて行ってきたが、もちろん、該図は、例示のため
のものでしかなく、本発明に制限を加えるものとみなす
べきではない。さらに、本発明の方法及び装置が、デー
タ処理システムが複数データ水準にアクセスし、あるい
は、マルチビット・ワードを発生する用途において有効
であるのは、明らかである。当該技術の熟練者であれ
ば、上述の本発明の精神及び範囲を逸脱することなく、
多くの変更及び修正を加えることができるように意図さ
れている。
【図１】本発明の教示を利用した、典型的なデータ処理
システムの機能ブロック図である。
システムの機能ブロック図である。
【図２】各単一イン・ライン・メモリ・モジュール（Ｓ
ＩＭＭ）内に配置された本発明のクロス・バー・スイッ
チ（ＣＢＳ）を示す機能ブロック図である。
ＩＭＭ）内に配置された本発明のクロス・バー・スイッ
チ（ＣＢＳ）を示す機能ブロック図である。
【図３】本発明で利用される各クロス・バー・スイッチ
の機能ブロック図である。
の機能ブロック図である。
【図４】書き込み操作時に、本発明によって用いられる
各種信号のシーケンスを表したタイミング図である。
各種信号のシーケンスを表したタイミング図である。
【図５】読み取り操作時に本発明によって用いられる各
種信号のタイミング図である。
種信号のタイミング図である。
【図６】再生操作時に、本発明によって利用される操作
のシーケンスを表したタイミング図である。
のシーケンスを表したタイミング図である。
【図７】ＤＲＡＭの動作不良の場合に、データ損失を最
小限に抑えるため、本発明で利用するビット分散の概念
を表した図である。
小限に抑えるため、本発明で利用するビット分散の概念
を表した図である。
【図８】メモリ・コントローラ内におけるＭＣＲＡＭの
利用を表した機能ブロック図である。
利用を表した機能ブロック図である。
【図９】ＭＣＲＡＭにロードする方法の例を示す図、及
び、これら特定の内容から生じるタイミング信号を示す
タイミング図である。
び、これら特定の内容から生じるタイミング信号を示す
タイミング図である。
【図１０】メモリの操作に最適なタイミング信号を発生
するために、ＭＣＲＡＭにプログラミングを施すステッ
プを表したフロー・チャートである。
するために、ＭＣＲＡＭにプログラミングを施すステッ
プを表したフロー・チャートである。
１０ プロセッサ １２ システム・バス １４ 入力／出力装置 １６ メモリ・コントローラ ２０ 単一インライン・メモリ・モジュール ２１ 単一インライン・メモリ・モジュール ２２ 単一インライン・メモリ・モジュール ２３ 単一インライン・メモリ・モジュール ２４ メモリ・バス ２６ クロック ５０ アドレス及び制御バス ５２ ダイナミックＲＡＭ ５５ ダイナミックＲＡＭ ６０ データ・バス ７０ レジスタ ７２ レジスタ ７４ レジスタ ７６ レジスタ ７８ レジスタ ９０ カウンタ及びデコーダ回路 ９５ 出力バッファ １００ バッファ １０１ バッファ １０２ バッファ １０３ バッファ １１０ マルチプレクサ １２０ 入力バッファ １２５ バッファ １２６ バッファ １２７ バッファ １２８ バッファ １６０ ＭＣＲＡＭ １６２ システム・バス制御論理回路 １６４ 指令待ち行列 １６６ データ・イン待ち行列 １６７ データ・アウト待ち行列 １６８ メモリ制御論理回路 １８０ メモリ
フロントページの続き (71)出願人 591174933 ゼロックス・コーポレーション アメリカ合衆国 06904−1600 コネティ カット州・スタンフォード・ロング リッ ジ ロード・800 (72)発明者 ギルマン・チェスレイ アメリカ合衆国 95060 カリフォルニア 州・サンタ クルズ・ペルトン アヴェニ ユ・1010 (72)発明者 ジャン・エイ・ガスティネル アメリカ合衆国 94043 カリフォルニア 州・マウンテン ビュー・スターライト コート・47 (72)発明者 フレッド・セロースキーズ アメリカ合衆国 94043 カリフォルニア 州・マウンテン ビュー・ロック ストリ ート・ナンバー15・1921
Claims (3)
- 【請求項１】 プロセッサと、 メモリ手段と、 前記メモリ手段と前記プロセッサとに結合されて、前記
メモリ手段にタイミング信号を加えるようになってい
て、そのタイミング信号を加えるためのプログラマブル
・メモリ・タイミング手段を備えたメモリ・コントロー
ラ手段とを有するデータ処理システム。 - 【請求項２】 プロセッサと、 タイミング信号に従ってデータを記憶し、かつ検索する
メモリ手段と、 前記メモリ手段と前記プロセッサとに結合されて、前記
メモリ手段にデータ及びタイミング信号を加えるように
なっていて、そのタイミング信号を加えるためのプログ
ラマブル・メモリ・タイミング手段を備えたメモリ・コ
ントローラ手段とを有するデータ処理システム。 - 【請求項３】 プロセッサと、タイミング信号に従って
データを記憶して検索するメモリ手段と、前記メモリ手
段に前記タイミング信号を加えるようになっているてタ
イミング・データから前記タイミング信号を発生するプ
ログラマブル・メモリ・タイミング手段を備えたメモリ
・コントローラ手段とを有するデータ処理システムのメ
モリ・タイミングをプログラムする方法において、 前記プログラマブル・メモリ・タイミング手段にタイミ
ング・データをプログラムし、 前記タイミング・データからタイミング信号を発生し、
前記タイミング信号を前記メモリ手段に加えることを特
徴とするデータ処理システムのメモリ・タイミングをプ
ログラムする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US811825 | 1985-12-20 | ||
| US07/811,825 US5394541A (en) | 1990-07-17 | 1991-12-20 | Programmable memory timing method and apparatus for programmably generating generic and then type specific memory timing signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266607A true JPH06266607A (ja) | 1994-09-22 |
Family
ID=25207699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4355363A Pending JPH06266607A (ja) | 1991-12-20 | 1992-12-21 | データ処理システム及びそのメモリ・タイミングをプログラムする方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5394541A (ja) |
| EP (1) | EP0549139B1 (ja) |
| JP (1) | JPH06266607A (ja) |
| KR (1) | KR100203392B1 (ja) |
| DE (1) | DE69232458T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687783B1 (en) | 1998-07-10 | 2004-02-03 | Tokyo Electron Device Limited | Access apparatus and method for accessing a plurality of storage device having different characteristics |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530944A (en) * | 1991-02-27 | 1996-06-25 | Vlsi Technology, Inc. | Intelligent programmable dram interface timing controller |
| US10361802B1 (en) | 1999-02-01 | 2019-07-23 | Blanding Hovenweep, Llc | Adaptive pattern recognition based control system and method |
| TW390446U (en) * | 1992-10-01 | 2000-05-11 | Hudson Soft Co Ltd | Information processing system |
| US5623506A (en) * | 1994-01-28 | 1997-04-22 | International Business Machines Corporation | Method and structure for providing error correction code within a system having SIMMs |
| US5918242A (en) * | 1994-03-14 | 1999-06-29 | International Business Machines Corporation | General-purpose customizable memory controller |
| AU703750B2 (en) * | 1994-10-14 | 1999-04-01 | Compaq Computer Corporation | Easily programmable memory controller which can access different speed memory devices on different cycles |
| JPH08123717A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US20030009616A1 (en) * | 1994-11-30 | 2003-01-09 | Brian K. Langendorf | Method and apparatus for integrating and determining whether a memory subsystem is installed with standard page mode memory or an extended data out memory |
| US5577236A (en) * | 1994-12-30 | 1996-11-19 | International Business Machines Corporation | Memory controller for reading data from synchronous RAM |
| US5630096A (en) * | 1995-05-10 | 1997-05-13 | Microunity Systems Engineering, Inc. | Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order |
| GB9526383D0 (en) * | 1995-12-22 | 1996-02-21 | Memory Corp Plc | Computers |
| US5802550A (en) * | 1996-01-17 | 1998-09-01 | Apple Computer, Inc. | Processor having an adaptable mode of interfacing with a peripheral storage device |
| GB2309559B (en) * | 1996-01-27 | 2000-01-26 | Motorola Israel Ltd | Microprocessor and system |
| US5819304A (en) * | 1996-01-29 | 1998-10-06 | Iowa State University Research Foundation, Inc. | Random access memory assembly |
| US6662240B1 (en) * | 1996-05-08 | 2003-12-09 | Ncr Corporation | Automated configuration of computer accessories |
| US6226723B1 (en) * | 1996-09-20 | 2001-05-01 | Advanced Memory International, Inc. | Bifurcated data and command/address communication bus architecture for random access memories employing synchronous communication protocols |
| US6088774A (en) | 1996-09-20 | 2000-07-11 | Advanced Memory International, Inc. | Read/write timing for maximum utilization of bidirectional read/write bus |
| EP0831402A1 (en) * | 1996-09-23 | 1998-03-25 | Hewlett-Packard Company | Dynamically configuring timing to match memory bus loading conditions |
| US6249827B1 (en) * | 1997-08-11 | 2001-06-19 | Advanced Memory International, Inc. | Method for transferring data associated with a read/write command between a processor and a reader circuit using a plurality of clock lines |
| US6349352B1 (en) * | 1998-01-06 | 2002-02-19 | Sony Corporation Of Japan | Home audio/video network with both generic and parameterized device control |
| US6052750A (en) * | 1998-01-06 | 2000-04-18 | Sony Corporation Of Japan | Home audio/video network for generating default control parameters for devices coupled to the network, and replacing updated control parameters therewith |
| US6037821A (en) * | 1998-05-28 | 2000-03-14 | General Electric Company | Digital programmable clock generator with improved accuracy |
| US6037809A (en) * | 1998-06-02 | 2000-03-14 | General Electric Company | Apparatus and method for a high frequency clocked comparator and apparatus for multi-phase programmable clock generator |
| US6304923B1 (en) * | 1998-10-14 | 2001-10-16 | Micron Technology, Inc. | Method for prioritizing data transfer request by comparing a latency identifier value received from an I/O device with a predetermined range of values |
| KR100578112B1 (ko) * | 1998-10-16 | 2006-07-25 | 삼성전자주식회사 | 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 |
| TW494303B (en) * | 1998-10-20 | 2002-07-11 | Via Tech Inc | Input/output controller |
| WO2000026793A1 (en) * | 1998-10-30 | 2000-05-11 | Atmel Corporation | System and method for accessing data from an external memory using dual read timing protocols |
| US7966078B2 (en) | 1999-02-01 | 2011-06-21 | Steven Hoffberg | Network media appliance system and method |
| US20020144173A1 (en) * | 2001-03-30 | 2002-10-03 | Micron Technology, Inc. | Serial presence detect driven memory clock control |
| US7234099B2 (en) * | 2003-04-14 | 2007-06-19 | International Business Machines Corporation | High reliability memory module with a fault tolerant address and command bus |
| US7275120B2 (en) * | 2003-05-15 | 2007-09-25 | Michael Ou | Configurable advanced technology attachment/integrated drive electronics host controller with programmable timing registers that store timing parameters that control communications |
| KR100714396B1 (ko) * | 2005-07-18 | 2007-05-04 | 삼성전자주식회사 | 메모리의 처리속도를 향상시킨 컴퓨터 시스템 |
| US7508723B2 (en) * | 2007-05-24 | 2009-03-24 | Entorian Technologies, Lp | Buffered memory device |
| US20100325519A1 (en) * | 2009-06-17 | 2010-12-23 | Microsoft Corporation | CRC For Error Correction |
| CN102713832A (zh) * | 2010-01-21 | 2012-10-03 | 惠普发展公司，有限责任合伙企业 | 存储控制器 |
| US20140122775A1 (en) * | 2012-10-31 | 2014-05-01 | Freescale Semiconductor, Inc. | Memory controller for memory device |
| KR102161311B1 (ko) * | 2014-12-03 | 2020-10-05 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 |
| WO2017149362A1 (en) * | 2016-03-04 | 2017-09-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Application-specific integrated circuit (asic) memory parameter lookup |
| US10628049B2 (en) | 2017-07-12 | 2020-04-21 | Sandisk Technologies Llc | Systems and methods for on-die control of memory command, timing, and/or control signals |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585602B2 (ja) * | 1987-06-10 | 1997-02-26 | 株式会社日立製作所 | 半導体記憶装置 |
| US4785428A (en) * | 1987-06-18 | 1988-11-15 | Intel Corporation | Programmable memory array control signals |
| JPH0212541A (ja) * | 1988-04-29 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユーテイング・システム及びその動作方法 |
| US5276856A (en) * | 1989-09-28 | 1994-01-04 | Pixel Semiconductor, Inc. | Memory controller flexible timing control system and method |
| US5202857A (en) * | 1990-11-07 | 1993-04-13 | Emc Corporation | System for generating memory timing and reducing memory access time |
-
1991
- 1991-12-20 US US07/811,825 patent/US5394541A/en not_active Expired - Lifetime
-
1992
- 1992-11-25 EP EP92310797A patent/EP0549139B1/en not_active Expired - Lifetime
- 1992-11-25 DE DE69232458T patent/DE69232458T2/de not_active Expired - Fee Related
- 1992-12-21 JP JP4355363A patent/JPH06266607A/ja active Pending
- 1992-12-21 KR KR1019920024896A patent/KR100203392B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687783B1 (en) | 1998-07-10 | 2004-02-03 | Tokyo Electron Device Limited | Access apparatus and method for accessing a plurality of storage device having different characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| US5394541A (en) | 1995-02-28 |
| DE69232458T2 (de) | 2002-12-12 |
| KR930013964A (ko) | 1993-07-22 |
| EP0549139A1 (en) | 1993-06-30 |
| KR100203392B1 (ko) | 1999-06-15 |
| EP0549139B1 (en) | 2002-03-06 |
| DE69232458D1 (de) | 2002-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06266607A (ja) | データ処理システム及びそのメモリ・タイミングをプログラムする方法 | |
| JP3271121B2 (ja) | データ処理装置 | |
| KR100385370B1 (ko) | 개선된 메모리 시스템 장치 및 방법 | |
| US7464241B2 (en) | Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding | |
| US6167487A (en) | Multi-port RAM having functionally identical ports | |
| US7082491B2 (en) | Memory device having different burst order addressing for read and write operations | |
| US5844855A (en) | Method and apparatus for writing to memory components | |
| JP7244263B2 (ja) | メモリ装置 | |
| KR102558827B1 (ko) | 반도체 메모리 장치, 및 이 장치를 구비하는 메모리 시스템 및 전자 장치 | |
| JPS61161562A (ja) | 階層メモリ・システム | |
| US9141472B2 (en) | Sharing a check bit memory device between groups of memory devices | |
| US6138214A (en) | Synchronous dynamic random access memory architecture for sequential burst mode | |
| US5532970A (en) | No latency pipeline | |
| US20230124660A1 (en) | Semiconductor memory devices and methods of operating the same | |
| JP3561502B6 (ja) | 改良されたメモリシステムおよび方法 | |
| JP3561502B2 (ja) | 改良されたメモリシステムおよび方法 | |
| JPS58199498A (ja) | メモリシステム | |
| JPH0756753B2 (ja) | メモリ装置 | |
| JPS60254477A (ja) | メモリシステム | |
| JPS6349808B2 (ja) | ||
| JPH04274083A (ja) | データ書き込み方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |