JPH04108216A - 半導体論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体論理集積回路に係り、特にインピーダ
ンス整合を必要とする高い動作周波数を有する論理集積
回路の入力回路部の改良に関する。

（従来の技術） 高速で動作させる必要のある半導体論理集積回路を組み
合わせた装置においては、各回路間を接続する配線上に
生じる反射波が問題になる。この反射波の発生を防止す
るために、配線の終端部に終端抵抗を設けることが通常
行われる。

第８図にその構成例を示す。図のＩＣＩＩ　Ｃ２、Ｉ　
Ｃ３、Ｉ　Ｃ４は例えば、シリコンのＥＣＬ回路からな
る集積回路である。この様に、集積回路ＩＣＩの出力を
長い配線を介して他の集積回路Ｉ　Ｃ２、Ｉ　Ｃ３、Ｉ
　Ｃ４に導く場合、その長い配線の終端部に図示の用に
配線の特性インピーダンス２゜と等しい抵抗値Ｒ５の終
端抵抗が設けられる。図に示すように終端抵抗は、集積
回路ＩＣＩから最も遠い集積回路ＩＣ４の入力端子近く
に配置されていればよい。このため、終端抵抗が集積回
路ＩＣ４に内蔵されることがある。また回路の動作周波
数が上がってくると、１８８図に示す集積回路ＩＣＩの
出力端子に繋がる長い配線から集積回路ＩＣ２，ＩＣ３
，ＩＣ４への分岐を極力短くすることが必要である。こ
の必要性のために各集積回路の本体またはパッケージ内
に終端抵抗が取り込まれる傾向が生じている。

第９図はその様な終端抵抗を内蔵した集積回路の入力回
路部の構成例である。この例では、ノーマリ・オン型の
ｎチャネル電界効果トランジスタ（ＦＥＴ）を用いた差
動増幅回路を示している。

図示のように差動増幅回路の入力端子に終端抵抗ＲＬが
接続されている。伝送線路の特性インピーダンスはその
構造上の制約から３０〜１００Ωの範囲に設定されるこ
とが多く、さらに一般的な測定器や治具類を用いること
を考慮して５０Ωが最も普通に用いられる。終端抵抗Ｒ
Ｌには前述のようにその伝送線路の特性インピーダンス
に合わせた抵抗値のものが用いられる。

この様な終端抵抗を持つ従来の論理集積回路には、次の
ような問題があった。

第１に、終端抵抗での消費電力が無視できないことであ
る。例えば一般的な論理振幅１ｖを想定すると、５０Ω
の終端抵抗での消費電力は２０ｍＷになる。多入力の集
積回路では入力端子数だけ終端抵抗が必要であるから、
消費電力の増大は大きい。

第２に、入力部ＦＥＴ、すなわち第８図で言えば、ＦＥ
ＴＩ、ＦＥＴ２のゲート容量と、終端抵抗部からこれら
ＦＥＴのゲートまでの配線長に起因する反射があること
である。終端抵抗自体は高周波的に純粋なものが得られ
るが、上述のゲート容量と配線抵抗が終端抵抗に並列に
入るため、高周波動作において負の反射波が生じる。と
くに終端抵抗を集積回路チップとは別に形成して外付け
した場合に、その終端低後部から入力部ＦＥＴのゲート
までの配線は無視できないものとなり、反射が大きい問
題になる。

第３に、入力部での論理振幅の問題がある。高速論理集
積回路のインターフェースでどの様な論理振幅を選択す
るかは、入出力回路の利得性能、外来ノイズや電源ノイ
ズに対するマージン、素子のばらつき等を考慮して総合
的に行われるが、現実には０．９Ｖを下回ることはほと
んどない。これは、内部回路で必要な論理振幅を入力回
路のみで変換することが困難だからである。そしてこの
論理振幅の大きさが、前述の終端抵抗での消費電力を決
定することになる。

（発明が解決しようとする課題） 以上のように高速動作の論理集積回路において入力部に
終端抵抗を設ける従来技術においては、回路の消費電力
増大をもたらし、また入力部ゲート容量等による反射に
より高速性能が十分発揮できない、といった問題があっ
た。

本発明は、こめ様な問題を解決した入力回路を持つ半導
体論理集積回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、半導体論理集積回路の入力回路を、ゲート接
地型電界効果トランジスタ回路により構成したことを特
徴とする。

（作用） ケート接地の電界効果トランジスタ（ＦＥＴ）では、ソ
ースに入力された信号電流はそのほとんどがドレインに
流れるがら、入力インピーダンスは低周波数領域から低
く、またこの入力インピーダンスはＦＥＴの相互コンダ
クタンスｇ■を変えることにより変えることができる。

したがって伝送線路のインピーダンスと整合をとること
が容易である。またコレクタに接続される負荷抵抗はＦ
ＥＴの相互コンダクタンスと共に入力回路の利得を決定
する。モしてコレクタ負荷抵抗には、入力信号がない状
態では従来の終端抵抗のように直流電流が流れることは
ない。したがってこの入力回路での消費電力は小さいも
のとなる。またこのゲート接地ＦＥＴによって、入力端
子からは論理回路入力部のゲート容量は見えず、高周波
領域での反射は小さい。さらにＦＥＴのゲートと交流的
接地端子の間に抵抗およびキャパシタにより帰還回路を
入れれば、特に高周波領域での利得特性が改善され、優
れた高周波動作が可能になる。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のＧａＡｓ論理集積回路の入力部の構
成である。用いるＦＥＴはすべてノーマリ・オン型のｎ
チャネルＭＥＳＦＥＴである。

入力部の基本構成は、公知の差動論理回路である。

すなわち、差動回路は、ソースが共通接続されたＭＥＳ
ＦＥＴ−Ｉ６．Ｉ７を基本とする。これらＭＥＳＦＥＴ
−Ｉ６　、Ｉ７の共通ソースは電流源ＭＥＳＦＥＴ−Ｊ
８および抵抗Ｒｂ８を介して“Ｌ”レベル側電源電位ｖ
ＳＳに接続され、それぞれのドレインは負荷抵抗ＲＬ、
、　ＲＬ、を介し、電流源抵抗Ｒｃ２を介して“Ｈ”レ
ベル側電源電位ＶＤＤに接続されている。この差動回路
のＭＥＳＦＥＴ−Ｉ６゜Ｉ７のゲートには、それぞれレ
ベルシフト回路が設けられている。レベルシフト回路は
、Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　−Ｊ　１１．　　Ｊ　２１
、レベルシフトダイオードＤ　１１．　Ｄ　Ｉ２．　Ｄ
　２１．　Ｄ　２２、電流源ＭＥＳＦＥＴ−Ｊ４　、Ｉ
５および抵抗Ｒｂ４．　Ｒｂ５により構成されている。

この様な差動論理回路の入力端子に、ゲート接地型のＭ
ＥＳＦＥＴ−Ｊｌ　、Ｉ２を用いた入力回路が設けられ
ている。ＭＥＳＦＥＴ−Ｊｌ、Ｊｌのソースがそれぞれ
信号入力端子となり、それらのドレインが差動回路の各
入力端子に接続されると共に、負荷抵抗ＲＬＩ＋　ＲＬ
２を介して電源電位ＶＤＤｊ、：接続されティる。ＭＥ
ＳＦＥＴ−Ｊｌ　。

Ｉ２の各ゲートには、ゲート・ソース間に接続された抵
抗Ｒｇｓｌ　、　Ｒｇｓ２　、ゲートと中間電源電位Ｖ
ａｓ間に接続されたＲｇｔｌ　、　　Ｒｇｔ２　、およ
び両ゲート間に接続されたキャパシタＣｇｇにより帰還
回路が構成されている。このキャパシタＣｇｇの接続法
は、キャパシタＣｇｇの中点が交流的接地と見なせるか
ら、それぞれのゲートと電源電位Ｖｇｇ間に別個にキャ
パシタを設けた場合と等価の特性が、１／２の容量で実
現できる接続法となっている。

またＭＥＳＦＥＴ−Ｊｌ　、Ｉ２のソースと電源電位Ｖ
ＳＳの間には保護用の抵抗ＲＬ、、　ＲＬ２が設けられ
ている。

第２図は、第１図に用いたゲート接地回路部の一つを取
り出して示している。第３図はさらにその基本回路構成
を示している。第２図を用いてこのゲート接地ＦＥＴ回
路の特性を説明すれば、ソースから見た入力インピーダ
ンスはＭＥ　Ｓ　Ｆ　ＥＴの相互コンダクタンスにより
設定することができる。この入力インピーダンスを伝送
線路の特性インピーダンスに一致させることにより、入
力端子での反射をなくすことができる。また負荷抵抗Ｒ
ＬはＭＥＳＦＥＴの相互コンダクタンスと共に回路利得
を決定する。抵抗ＲｇｓおよびＲｇｔは帰還抵抗であっ
て、その帰還量は、Ｒｇｔ／　（Ｒｇｔ＋　Ｒｇｓ）で
表される。Ｒｇ５−ｏａ、Ｒｇｔ−０とすれば、帰還量
は零となる。この帰還量を適当に設定することにより、
入力の直線性すなわち入力抵抗の入力レベル依存性を改
善することができる。抵抗Ｒｇｔに並列接続されたキャ
パシタＣｇｔは高周波領域での帰還量を減じる働き、換
言すれば、高周波領域での利得低下を補償する働きをす
る。

次に具体的なデータを説明する。

第４図は、第１図の構成において、Ｒｇｓｌ　−Ｒｇｓ
２＝２００Ω、Ｒｇｔｌ　−Ｒｇｔ２−４５Ω。

Ｃｇｇ−０，５５ｐＦとしたときのゲート接地ＭＥＳＦ
ＥＴからなる入力回路の入出力特性および入力抵抗特性
である。ＭＥＳＦＥＴ−Ｊｌ　。

Ｉ２には、ゲート長０．５μｍ、ゲート幅５４μｍのノ
ーマリ・オン型を用い、負荷抵抗をＲＬ−１２６Ω、電
源ハＶ　ｏｏ−ＯＶ　、　Ｖ　ｇｇ−２Ｖ　。

Ｖａｓ−４，４Ｖ、Ｖｓｓ−−５，２Ｖとした。

第５図は帰還抵抗が、ない場合、すなわちＲｇｓｌ　−
Ｒｇｓ２−ｏｏ、　Ｒｇｔｌ　−Ｒｇｔ２−０の場合で
ある。

これらを比較して明らかなように、帰還抵抗を入れるこ
とより、入力電流−４〜ＯｍＡの範囲で入力抵抗の直線
性は大きく改善されて、目標値５０Ωが広い範囲で実現
されている。また、入力電圧と出力電圧の傾きから、こ
のゲート接地ＭＥＳＦＥＴ部で約２倍の利得が得られて
いる。

第６図は、同じくその入力回路の利得の周波数特性であ
る。キャパシタＣｇｇ（−０，５５９Ｆ）がある場合と
ない場合を比較して示している。

キャパシタＣｇｇを入れることによって、例えば１０Ｇ
Ｈｚの点で比較して利得が約２．４ｄＢ改善されている
。

一般にパルス信号を通すべき回路は、周波数特性がフラ
ットな範囲を使うことが必要である。利得が小さくなる
と振幅が振り切れなくなり、正常な論理振幅が得られな
くなるからである。したがってこの実施例のようにキャ
パシタＣｇｇを挿入して高周波特性領域での利得低下を
補償することにより、高速論理動作が可能になる。

また第４図で説明したようにこの実施例の入力回路では
、単なる終端のみでなく利得が得られる。

この入力回路での利得は、内部論理振幅を得ることのみ
を考えれば、インターフェースの信号レベルが十分であ
れば必ずしも必要ではない。しかし同じ内部論理振幅を
得る条件でインターフェースレベルを下げることができ
れば、すなわちインターフェースの論理振幅が小さけれ
ば、それだけ電力を低減することができる。具体的に第
４図のデータでいえば、 ０．５５２１０．９５２〜０．３３５ すなわち約１／３まで電力を削減することができる。こ
れは入出力インターフェースのためにかなりの電力を消
費している従来技術に対して有効である。

第７図は、本発明の他の実施例の構成である。

先の実施例では差動型論理回路を説明したが、この実施
例はシングルエンド型の論理回路の場合である。すなわ
ち入力段は、ドライバＭＥＳＦＥＴ−Ｊ３と負荷Ｍ　Ｅ
　Ｓ　Ｆ　Ｅ　Ｔ　−Ｊ　４により構成されたインバー
タとなっている。その入力端子に先の実施例と同様にゲ
ート接地型のＭＥＳＦＥＴ−Ｊｌを用いた入力回路を設
けている。ＭＥＳＦＥＴ−Ｊｌのドレインに設けられる
負荷としてこの実施例では、ｋｉ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ
　−Ｊ　２を用いている。

この実施例によっても、先の実施例と同様の効果が得ら
れる。

本発明は上記した実施例に限られるものではない。例え
ば実施例では、ＭＥＳＦＥＴを用いたが、ＭＯＳ型のＦ
ＥＴを用いても同様に本発明を適用することができる。

またｎチャネルに代ってｎチャネルを用いても、同様に
本発明は有効である。

［発明の効果コ 以上述べたように本発明によれば、ゲート接地型ＦＥＴ
を用いて入力回路を構成することにより、消費電力が低
減され、優れた高速動作特性が得られる論理集積回路を
得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を示す図、第２図
はその入力回路構成を取り出して示す図、第３図は同じ
くその基本回路を示す図、第４図は実施例の入力回路部
の特性を示す図、第５図は帰還抵抗がない場合の入力回
路部の特性を示す図、 第６図は入力回路部の利得の周波数特性を示す図、 第７図は他の実施例の回路構成を示す図、第８図は従来
の終端法を説明するための図、第９図は終端抵抗を内蔵
した論理集積回路構成例を示す図である。 Ｊｌ、Ｊ２・・・入力回路ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｒ
ＬＩＲＬ２・・・負荷抵抗、Ｒｇｓｌ　、　Ｒｇｓ２．
Ｒｇｔｌ　、　Ｒｇｔ２・・帰還抵抗、Ｃｇｇ・・補償
用キャパシタ。 出願人代理人　弁理士　鈴江武彦 −一人一一 入力ｔう丸（ｍＡ） 第４図 人力ｔ５良（ｍＡ） 第５図 第２図 １３図 第６図 第 図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板に集積形成された論理回路と、この論
   理回路への入力信号を取り込むために前記基板に形成さ
   れたゲート接地型電界効果トランジスタを用いた入力回
   路と、 を備えたことを特徴とする半導体論理集積回路。
2. （２）前記入力回路は、電界効果トランジスタのゲート
   に帰還抵抗が設けられて、ドレインが負荷抵抗を介して
   電源端子に接続されて構成されている請求項１記載の半
   導体論理集積回路。
3. （３）前記入力回路は、前記帰還抵抗に並列に高周波利
   得補償用のキャパシタが設けられている請求項２記載の
   半導体論理集積回路。