JPH0319425A - ドライバ回路 - Google Patents

ドライバ回路

Info

Publication number
JPH0319425A
JPH0319425A JP2123223A JP12322390A JPH0319425A JP H0319425 A JPH0319425 A JP H0319425A JP 2123223 A JP2123223 A JP 2123223A JP 12322390 A JP12322390 A JP 12322390A JP H0319425 A JPH0319425 A JP H0319425A
Authority
JP
Japan
Prior art keywords
transistor
channel
voltage
output
driver circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2123223A
Other languages
English (en)
Other versions
JPH0761001B2 (ja
Inventor
Charles K Erdelyi
チヤールズ・カロリイ・エーデリイー
Timothy P Reed
テイモシイー・パターソン・リイード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0319425A publication Critical patent/JPH0319425A/ja
Publication of JPH0761001B2 publication Critical patent/JPH0761001B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はドライバ回路に関し、具体的にはドライバ回路
と相互接続された伝送線との間のインピーダンスの不整
合をほとんどまたは全くなくすることを目的とする、伝
送線等のチップ外のネットワークまたは回路に接続され
た、相補型金属酸化物半導体（ＣＭＯＳ）技術によるプ
ッシュ・プル型のドライバ回路に関するものである。
Ｂ，従来の技術 既知のＣＭＯＳドライバ回路またはバッファ回路は、ド
ライバ回路の出力段で、デバイスやトランジスタが制御
される方式の結果、および製造プロセス、温度、供給電
圧の変動等により、その出力インピーダンスが比較的大
きく変動する。これらのドライバ回路が伝送線に接続さ
れると、インピーダンスの不整合を生じ、著しい電圧反
射および電圧のオーバシュートやアンダシュートの問題
が発生する。このような状況では、システムの性能が悪
影響を受ける。
従来技術では、米国特許第４８１２４８θ号明細書は、
増幅手段と、出力段と増幅手段との間に結合された、増
幅手段の信号伝達特性を出力段の出力電圧の関数として
変化させて、回路の応答速度を増大させるためのフィー
ドバック手段とを有する、ＣＭＯＳドライバ回路を開示
している。
米国特許第４５４２３１０号明細書には、動作速度を高
め効率を改善するため、プルアソブ・トランジスタと、
プルアップ・トランジスタの制御電極に完全に放電する
事前充電されたブートストラップ・キャパシタとを含む
、ＣＭＯＳドライバ回路が開示されている。
米国防衛公開第Ｔ９５５００８号明細書は、ＣＭＯＳ出
力インバータを制御するため、回路の出力からＰチャネ
ル・トランジスタおよびＮチャネル・トランジスタへフ
ィードバックを行なうという、遅延回路を開示している
。
ＩＢＭテクニカル・ディスクロージャ・ブルテン（ＩＢ
Ｍ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕ
ｌｌｅｔｉｎ）、Ｖｏ　ｌ．２５、Ｎｏ．７Ａ　（１９
８２年１２月）、１）．３５０５には、分圧器として機
能し、ドライバのプルダウン・デバイスの最適動作電圧
をもたらす、第１および第２のデブリーション・デバイ
スを有するドライバが開示されている。プルダウン・デ
バイスは、ドライバの出力段から、第１および第２のデ
ブリーション・デバイスの一方の制御電極へ正のフィー
ドバックを行なう。プルダウン・デバイスのドレインの
可変電圧は、他方のデプリーシａン・デバイスを出力負
荷と直列に付加することにより、可変電流に変換される
。
Ｃ．発明が解決しようとする課題 本発明の目的は、ドライバ回路の出力段のデバイスのチ
ャネル抵抗を適切に制御することにより、ドライビング
・インピーダンスの精度の許容誤差を改善した、従来よ
り簡単な高性能のドライバ回路を提供することにある。
Ｄ．課題を解決するための手段 本発明の方法によれば、第１および第２の基準電位点を
備えた電圧源と、出力端子および第１と第２の基準電位
点の間に結合された第１の導電型の第１のトランジスタ
とを含む出力段を有し、第１のトランジスタが出力端子
と第１および第２の基準電位点の一方との間に結合され
た、ドライバ回路が提供される。それぞれ第２の導電型
を存する第２および第３のトランジスタを有する分圧器
も、第１と第２の基準電位点の間に結合されている。第
２と第３のトランジスタの間の共通点は、第１のトラン
ジスタの制御電極に接続され、入力端子は第２のトラン
ジスタの制御電極に接続され、出力端子は第３のトラン
ジスタの制＠電極ニ接続されている。
本発明のドライバ回路のプッシュ・プル配置構成では、
出力段は、出力端子と他方の基準電位点の間に接続され
た、第２の導電型の第４のトランジスタをも含み、ドラ
イバ回路はさらに、第１と第２の基準電位点の間に接続
された、それぞれ第１の導電型の第５および第６のトラ
ンジスタを有する、第２の分圧器を含む。第５と第６の
トランジスタの間の共通点は、第４のトランジスタの制
御電極に接続され、入力端子は第５のトランジスタの制
御電極に接続され、出力端子は第６のトランジスタの制
御電極に接続されている。
Ｅ．実施例 第２図に、従来のＣＭＯＳ技術による既知のドライバ回
路またはパッファ回路の回路図を示す。
図のＣＭＯＳ回路は、対角線を引いた長方形で示すＰチ
ャネル電界効果トランジスタと、その長方形の一辺に隣
接した平行線で示すゲートまたは制御電極、および対角
線のない長方形で示ナＮチャネル電界効果トランジスタ
と、その長方形の一辺に隣接した平行線で示すゲートま
たは制御電極を有する。
第２図に示した既知のドライバ回路またはバッファ回路
は、入力端子ＩＮと、第１の基準電位点を正電圧端子Ｖ
ＤＤとし、第２の基準電位点をアースとする、電圧源に
接続され直列に配置されたＰチャネルおよびＮチャネル
電界効果トランジスタを有する第１のＣＭＯＳインバー
タＩｆとを含み、Ｎチャネル電界効果トランジスタは、
Ｐチャネル電界効果トランジスタと大地の間に配設され
ている。ノードＮ１で示す出力は、上記２つのトランジ
スタの間の共通点にある。この既知のドライバ回路はま
た、第１と第２の基準電位点の間に結合され、直列に配
置されたＰチャネルおよびＮチャネル電界効果トランジ
スタを有する第２のＣＭＯＳインバータＩ２を含み、そ
の入力は第１のインバータＩ１の出力ノードＮ１に接続
され、第２のインバータＩ２の出力は出力端子ＯＵＴに
接続されている。
周知のように、この従来技術によるＣＭＯＳドライバ回
路は、第２すなわち出力インバータＩ２のＰチャネルお
よびＮチャネル電界効果トランジスタが制御される方式
のせいで、また製造プロセス、温度、および供給電圧の
変動により、その出力インピーダンスの変動が比較的大
きい。第３図のグラフは、入力端子ＩＮの電圧がＯＶ１
すなわち人力端子が接地されているときの、出力端子Ｏ
ＵＴに接続された伝送線に印加される外部電圧に対して
プロットした、既知のドライバ出力インピーダンスの変
動を破線Ａで示す。この場合、伝送線のインピーダンス
は４０Ωであり、第２図の既知のドライバ回路は、４０
Ωの整合インピーダンスを持つように設計されていると
仮定する。第３図からわかるように、この既知のドライ
バ回路では、出力インピーダンスは、伝送線に印加され
る外部電圧が約３．５Ｖのときだけ、伝送線のインピー
ダンスと一致する。インピーダンスが４００の伝送線の
電圧がＯＶの場合、この既知のドライバ回路の出力イン
ピーダンスはわずか約３００となり、伝送線と既知のド
ライバ回路のインピーダンスの間に不整合が生じ、伝送
線における好ましくない電圧反射の原因となる。この既
知のドライバ回路におけるこのような出力インピーダン
スの低下は、第２のインバータＩ２のＮチャネル・デバ
イスのゲート電圧が高く、伝送線およびこのＮチャネル
・デバイスのドレイン電圧が低いために生じる。やはり
第３図の曲線Ａからわかるように、インピーダンスが４
００の伝送線の電圧が＋５Ｖの場合、既知のドライバ回
路の出力インピーダンスは約５００と高くなり、この場
合も、伝送線と既知のドライバ回路のインピーダンスの
間に不整合が生じ、やはり伝送線における好ましくない
電圧反射の原因となる。既知のドライバ回路におけるこ
のようナ出力インピーダンスの上昇は、第２のインバー
タＩ２のＮチャネル・デバイスのゲート電圧が高く，伝
送線およびこのＮチャネル・デバイスのドレイン電圧も
同様に高いために生じる。
第４図のグラフは、入力端子ＩＮの電圧が＋５Ｖのとき
の、出力端子ＯＵＴに接続された伝送線に印加される外
部電圧に対してプロットした、既知のドライバの出力イ
ンピーダンスの変動を破線で示す。この場合も、伝送線
のインピーダンスは４０Ωであり、第２図の既知のドラ
イバ回路は、４０Ωの出力インピーダンスを持つように
設計されていると仮定する。図からわかるように、この
既知のドライバ回路では、出力インピーダンスは、伝送
線に印加される外部電圧が約２Ｖのときだけ、伝送線の
インピーダンスと一致する。インピーダンスが４００の
伝送線の電圧がＯＶの場合、この既知のドライバ回路の
出力インピーダンスは約４５０と高くなり、伝送線と既
知のドライバ回路のインピーダンスの間に不整合が生じ
、伝送線における好ましくない電圧反射の原因となる。
この既知のドライバ回路におけるこのような出力インピ
ーダンスの上昇は、第２のインバータＩ２のＮチャネル
・デバイスのゲート電圧が低く、伝送線およヒコのＮチ
ャネル・デバイスのドレイン電圧も同様に低いために生
じる。やはり第４図の曲線Ｂからわかるように、インピ
ーダンスが４００の伝送線の電圧が＋５Ｖの場合、既知
のドライバ回路の出力インピーダンスは約３５０と低く
なり、伝送線と既知のドライバ回路のインピーダンスの
間に不整合が生じ、やはり伝送線における好ましくない
電圧反射の原因となる。既知のドライバ回路におけるこ
のような出力インピーダンスの低下は、第２のインバー
タＩ２のＮチャネル・デバイスのゲート電圧が低く、伝
送線およびこのＮチャネル・デバイスのトレイン電圧が
高いために生じる。したがって、第２図に示すタイプの
ドライバ回路またはバッファ回路は、高性能の回路中で
は満足に使用できないことが分る。
第１図は、相互接続した伝送線に印加される外部電圧の
広い範囲にわたってほぼ一定の出力インピーダンスを与
える、本発明のドライバ回路の好ましい実施例の回路図
を示す。
第１図のドライバ回路は、ＣＭＯＳ技術によって製造し
たもので、それぞれ電圧が約＋４．５〜５．５Ｖ（好ま
しくは＋５Ｖ）の電圧源の正の電圧端子ＶＤＤに接続さ
れたソースを有する、第１、第２、第３のＰチャネル電
界効果トランジスタ．ＴＰｉ、ＴＰ２、ＴＰ３と、それ
ぞれ電圧源の基準電位点、好ましくはアースに接続され
たソースを有する、第１、第２、第３のＮチャネル電界
効果トランジスタＴＮＩ、ＴＮ２、ＴＮ３を有する。
第４のＰチャネル電界効果トランジスタＴＰ４が、第２
のＰチャネル・トランジスタＴＰ２のドレインと大地の
間に接続され、第４のＮチャネル電界効果トランジスタ
ＴＮ４が、第２のＮチャネル・トランジスタＴＮ２のド
レインと電圧供給端子ＶＤＤの間に接続されている。第
２および第４のＰチャネル・トランジスタＴＰ２および
ＴＰ４は、端子ＶＤＤと大地の間に接続された第１の分
圧器を形成し、第２および第４のＮチャネル・トランジ
スタＴＮ２およびＴＮ４は、やはり端子ＶＤＤと大地の
間に接続された第２の分圧器を形成する。
第１および第２の分圧器は、第３のＰチャネルおよびＮ
チャネル・トランジスタＴＰ３およびＴＮ３の制御電極
の電圧を制御するドライブ制限ブロックとして使用され
る。第２と第４のＮチャネル・トランジスタＴＮ２とＴ
Ｎ４の間の共通点Ｎ２は、第３のＰチャネル・トランジ
スタＴＰ３の制御電極と、第１のＰチャネル・トランジ
スタＴＰＩのドレインとに接続され、第２と第４のＰチ
ャネル・トランジスタＴＰ２とＴＰ４の間の共通点Ｎ３
は、第３のＮチャネル・トランジスタＴＮ３の制御電極
と、第１のＮチャネル・トランジスタＴＮＩのドレイン
とに接続されている。入力端子ＩＮは、第１および第２
のＰチャネル・トランジスタＴＰ１およびＴＰ２の制御
電極と、第１および第２のＮチャネル・トランジスタＴ
ＮＩおよびＴＮ２の制御電極とに接続されている。出力
端子ＯＵＴは、第１の負荷抵抗Ｒ１を介して第３のＰチ
ャネル・トランジスタＴＰ３のドレインに、また第２の
負荷抵抗Ｒ２を介して第３のＮチャネル・トランジスタ
ＴＮ３のドレインに接続されている。トランジスタＴＰ
３およびＴＮ３、抵抗Ｒ１およびＲ２は、出力端子ＯＵ
Ｔとともに、ドライバ回路の出力段を形成する。たとえ
ば４０Ωの特性インピーダンスを有する伝送線ＴＬが、
出力端子ＯＵＴに接続されている。
第３図のグラフの実線Ｃを参照するとわかるように、第
１図のドライバ回路のトランジスタまたはデバイスを、
伝送線ＴＬのインピーダンス４０Ωに整合ナるようにそ
の出力インピーダンスを４００に設計することにより、
本発明のドライバ回路の出力インピーダンスは、端子Ｉ
Ｎの入力電圧がＯＶ１すなわち端子ＩＮが接地されてい
るとき、伝送線ＴＬに印加される外部電圧の広い範囲に
わたって、きわめて一定に保たれる。具体的には、曲線
Ｃからわかるように、外部電圧がＯＶのとき、本発明の
ドライバ回路の出力インピーダンスは約３９０であり、
その後外部電圧が＋５■になっても、出力インピーダン
スはせいぜい約４００にしか増大しない。同様に、端子
ＩＮの入力電圧が＋５Ｖのときも、第４図のグラフに実
線Ｄで示すように、本発明のドライバ回路の出力インピ
ーダンスは、伝送線ＴＬに印加される外部電圧の広い範
囲にわたって、きわめて一定に保たれる。具体的には、
曲線Ｄからわかるよろに、外部電圧がＯＶのとき、本発
明のドライバ回路の出力インピーダンスは約４１０であ
り、その後出力インピーダンスは約４００に低下して約
４００に保たれ、外部から印加される電圧が＋５Ｖにな
ると、わずかに上昇して約４１Ωになる。したがって、
本発明のドライバ回路の出力インピーダンスをたとえば
４０Ωに設計すると、入力端子ＩＮの電圧がＯＶ（２進
数Ｏで表す）であろうと＋５Ｖ（２進数１で表す）であ
ろうと、伝送線に外部から印加される電圧の広い範囲に
わたって、伝送線の特性インピーダンス４０Ωによく整
合することが分かる。
したがって、４０Ωの伝送線を本発明のドライバ回路の
出力に相互接続すると、伝送線中の好ましくない電圧反
射は、あったとしてもごくわずかであり、きわめて高性
能の回路が得られる。
本発明のドライバ回路の出力における出力インピーダン
スを一定にするため、ドライバ回路の出力段のＰチャネ
ルおよびＮチャネル・トランジスタＴＰ３およびＴＮ３
の制御電極すなわちゲートの電圧を、デバイスの導適時
に適切に制御する必要がある。制御の性質は、Ｐチャネ
ルおよびＮチャネル・トランジスタＴＰ３およびＴＮ３
のゲート電圧が、ＰチャネルおよびＮチャネル・トラン
ジスタＴＰ３およびＴＮ３のドレイン電圧を追跡して、
補償変動を除き、制御電圧すなわちゲートの電圧と出力
トランジスタＴＰ３およびＴＮ３のそれぞれのドレイン
の電圧との差を一定にする必要があるようなものである
。その制御電極が出力端子ＯＵＴに接続されたＰチャネ
ル・トランジスタＴＰ４の両端間にかかる電圧により、
出力Ｎチャネル・トランジスタＴＮ３の制御電極におけ
るドライブが制限される。同様に、その制御電極が出力
端子ＯＵＴに接続されたＮチャネル・トランジスタＴＮ
４の両端間にかかる電圧により、出力Ｐチャネル・トラ
ンジスタＴＰ３の制御電極におけるドライブが制限され
る。出力トランジスタＴＮ３およびＴＰ３の制御電極の
電圧が、トランジスタＴＮ３およびＴＰ３の導通時に注
意深く制御されることに特に注目されたい。
下記の簡略式を参照すると、本発明がさらによく理解さ
れる。
Ｉｄｓ　＝Ｂ　ｘ　（Ｖｇｓ　−　Ｖｔ　−　Ｖｄｓ／
２）　ｘ　Ｖｄｓ上式で、ＩｄｓはＮチャネル・トラン
ジスタＴＮ３中を流れる電流、Ｂはベータとも呼ばれ、
トランジスタＴＮ３の幅／長さの比×ガンマ、すなわち
トランジスタＴＮ３のトランスコンダクタンスで定数、
ＶｇｓはトランジスタＴＮ３のゲートすなわち制御電極
とソースの間の電圧、ＶｔはトランジスタＴＮ３のしき
い電圧、ＶｄｓはトランジスタＴＮ３のドレインとソー
スの間の電圧である。したがって、 ｄＩｄｓ／ｄＶｄｓ　　：　Ｂ（Ｖｇｓ　　−　　Ｖｔ
　　−　Ｖｄｓ）Ｒｄｓ　　：ｄＶｄｓ／ｄＩｄｓ　：
１／（Ｂ（Ｖｇｓ　−　Ｖｔ　　−　Ｖｄｓ））上式で
Ｎ　ＲｄｓはトランジスタＴＮ３のドレインとソースの
間の抵抗で、トランスコンダクタンスの逆数である。
抵抗Ｒｄｓは、ＢとＶｇｓ　−　（Ｖｔ　＋　Ｖｄｓ）
　　をほぼ一定にすることにより、ほぼ一定にすること
ができる。
本発明のドライバ回路がプルダウン状態の場合は、各構
成要素は下記の役割を果たす。
トランジスタＴＰ２はオンになり、トランジスタＴＮ３
の制御電極すなわちゲートをプルアップする。
トランジスタＴＰ４は、出力端子ＯＵＴの電圧に応じて
、トランジスタＴＮ３のゲートの電圧の上昇限度を制限
するデバイスである。
トランジスタＴＮ３は、そのチャネル抵抗が制御される
プルダウン・デバイスである。
第２の抵抗Ｒ２は、出力電流をサンプリングし、これに
よりトランジスタＴＮ３のソース・ドレイン電圧ととも
に、トランジスタＴＰ４のゲートを通るフィードバック
を制御するための電圧成分を発生させる抵抗器である。
Ｎチャネル・トランジスタＴＮ２、ＴＮ４および第１の
抵抗Ｒ１は、本発明のドライバ回路がプルアップ状態に
あるとき、Ｐチャネル・トランジスタＴＰ３と同様に機
能する。
第１図のドライバ回路の動作中、入力端子ＩＮにたとえ
ばＯＶの低電圧が印加されると、第１のＮチャネル・ト
ランジスタＴＮＩがオフとなり、Ｐチャネル・トランジ
スタＴＰＩおよびＴＰ２はオンとなる。したがって、出
力端子ＯＵＴの電圧が、トランジスタＴＰ４がオフの状
態に維持するのに十分な高さである限り、出力Ｐチャネ
ル・トランジスタＴＰ３はオフとなり、出力Ｎチャネル
・トランジスタＴＮ３はオンとなる。出力端子ＯＵＴの
電圧が、供給電圧ＶＤＤより、Ｐチャネル・トランジス
タＴＰ４のしきい電圧以上低下したとき、トランジスタ
ＴＰ４は導通を開始し、これにより出力Ｎチャネル・ト
ランジスタＴＮ３のゲート電圧が低下する。この時点か
ら、インピーダンスの整合を維持するために、出力Ｎチ
ャネル・トランジスタＴＮ３の抵抗が注意深く制御され
る。
出力Ｎチャネル・トランジスタＴＮ３のゲートに印加さ
れる電圧は、出力端子ＯＵＴの電圧より高いほぼ一定の
値であるが、これはＰチャネル・トランジスタＴＰ４の
しきい電圧の関数であり、したがって温度および製造プ
ロセス条件の関数でもある。ＰチャネルおよびＮチャネ
ル・トランジスタの寸法と抵抗Ｒ２を適切に選択するこ
とにより、制御電極のドライブ電圧がＮチャネル・トラ
ンジスタＴＮａ中を通る電流に比例するよつな、望まし
い出力抵抗の値が得られる。
特定の実施例で、４０，８０，および６００Ωの抵抗に
ついて解析を行なった。これらの解析から、温度、供給
電圧、およびプロセス条件を一定に保つ限り、０〜３ｖ
の出力範囲で、出力抵抗は±２％の範囲で線形であるこ
とが分かった。同様の条件で、第２図に示したドライバ
回路などの既知のドライバ回路中の出力電界効果トラン
ジスタの出力抵抗は、約±３４％変動する。
出力電圧がＯ〜３ｖの場合の、温度Ｔ１プロセスＮＲＮ
，供給電圧ＶＤＤの関数としての抵抗Ｒの変動は、次の
とおりである。
ＶＤＤ＝＋５Ｖ．正常プロセスＮＲＮ＝０．５における
温度Ｔ依存性 上式で、ＮＲＮは、半導体プロセスモデル化技術で統計
的分布の特定の点を表すのに従来から用いている、公称
乱数である。この数が０．５より小さい場合は速いプロ
セスを示し、５．０より大きい場合は遅いプロセスを示
す。
Ｔ　　　２０℃　　　　５５℃　　　　８０″ＣＲ　　
　０．８５Ｒｏ　　　　Ｒｏ　　　　　　１．ＩＲｏ上
式で、Ｒｏは、５５℃における公称抵抗値である。
第２図に示したタイプの既知のドライバ回路テは、後者
の状況における出力トランジスタの通常のバイアスによ
って、出力電圧がＯ〜３ｖのとき、抵抗の変動は０．５
２〜１．４Ｒｏとなる。
ＶＤＤ＝＋５Ｖ１Ｔ＝５５℃におけるプロセスＮＲＮ依
存性 ＮＲＮ　　Ｏ．０６５６７　　　０．５　　　　　０．
９０９Ｒ　　　　Ｏ．８５Ｒｏ　　　Ｒｏ　　　　　１
．１５Ｒｏ第２図に示したタイプの既知のドライバ回路
テは、後者の状況における出力トランジスタの通常のバ
イアスによって、出力電圧がＯ〜３Ｖの場合、抵抗の変
動は０．５２〜１．５Ｒｏとなる。
Ｔ＝５５℃、ＮＲＮ＝０．５における電源ＶＤＤ依存性 ＶＤＤ　　　　５．５　　　　５　　　　　４．５Ｒ　
　　　　　０．９５Ｒｏ　　　Ｒｏ　　　　１．ＩＲｏ
第２図に示したタイプの既知のドライバ回路テは、後者
の状況における出力トランジスタの通常のバイアスによ
って、出力電圧が０〜３Ｖの場合、抵抗の変動は０．５
６〜１．５２Ｒｏとなる。
極端な条件が同時に発生した場合、 Ｔ　　　　　　２０℃　　　５５℃　　８５℃Ｎ　Ｒ　
Ｎ　　　　Ｏ．０６５６７　　　０．５　　　　０．９
０９ＶＤＤ　　　　５．５　　　　５　　　　　４．５
Ｒ　　　　　　Ｏ．７２Ｒｏ　　　Ｒｏ　　　　１．４
Ｒｏ第２図に示したタイプの既知のドライバ回路では、
後者の状況における出力トランジスタの通常のバイアス
によって、出力電圧がＯ〜３Ｖの場合、抵抗の変動は０
．４〜１．９Ｒｏとなる。
したがって、ドライバの出力段のデバイス、部品または
トランジスタを適切に制御することにより、広い電圧の
範囲にわたって、所与の伝送線のインピーダンスと整合
するほぼ一定の出力インピーダンスを有する、高性能の
プッシュ・プル型ドライバ回路が得られることが分かる
。さらに、ドライバ回路は必要に応じて、かなり広い電
圧の範囲にわたって伝送線の対応するインピーダンスと
整合する、たとえば４０Ω未満の比較的低い一定の出力
インピーダンス、またはたとえば６００Ωを超える比較
的高いインピーダンスをもつことができる。
【図面の簡単な説明】
第１図は、本発明のＣＭＯＳドライバ回路の好ましい実
施例の回路図である。 第２図は、１対のインパータを使用した既知のＣＭＯＳ
ドライバまたはバッファ回路の回路図である。 第３図は、ダウン・レベルを保持した場合のドライバ出
力インピーダンスを示すグラフである。 第４図は、アップ・レベルを保持した場合のドライバ出
力インピーダンスを示すグラフである。

Claims (2)

    【特許請求の範囲】
  1. （１）第１および第２の基準電位点と、 出力端子と、上記第１と第２の基準電位点の間に結合さ
    れた第１の導電型の第１のトランジスタとを含み、上記
    トランジスタが上記出力端子と上記第１および第２の基
    準電位点の一方との間にある出力回路と、 上記第１と第２の基準電位点の間にそれぞれ結合された
    第２および第３のトランジスタを含み、上記第２および
    第３のトランジスタがそれぞれ第２の導電型で、上記第
    ２と第３のトランジスタの間の共通点が上記第１のトラ
    ンジスタの制御電極に結合されている分圧器と、 入力電圧を上記第３のトランジスタの制御電極に印加す
    る手段と、 上記出力端子を上記第２のトランジスタの制御電極に結
    合する手段と を含むドライバ回路。
  2. （２）第１および第２の基準電位点を有する電圧源と、 出力端子と、第１および第２のトランジスタとを含み、
    上記第１のトランジスタが第１の導電型で、上記出力端
    子と上記第１の基準電位点の間にあり、上記第２のトラ
    ンジスタが第２の導電型で、上記出力端子と上記第２の
    基準電位点との間にある出力回路と、 上記第１と第２の基準電位点の間に配設された第３およ
    び第４のトランジスタを含み、上記第３および第４のト
    ランジスタがそれぞれ上記第２の導電型で、上記第３と
    第４のトランジスタの間の共通点が上記第１のトランジ
    スタの制御電極に結合されている、第１の分圧器と 上記第１と第２の基準電位点の間に配設された第５およ
    び第６のトランジスタを含み、上記第５および第６のト
    ランジスタがそれぞれ上記第１の導電型で、上記第５と
    第６のトランジスタの間の共通点が上記第２のトランジ
    スタの制御電極に結合されている、第２の分圧器と、 入力電圧を、上記第４のトランジスタの制御電極および
    上記第５のトランジスタの制御電極に印加する手段と、 上記出力端子を、上記第３のトランジスタの制御電極お
    よび上記第６のトランジスタの制御電極と結合する手段
    と を含むドライバ回路。
JP2123223A 1989-05-17 1990-05-15 ドライバ回路 Expired - Lifetime JPH0761001B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/353,378 US4952818A (en) 1989-05-17 1989-05-17 Transmission line driver circuits
US353378 1989-05-17

Publications (2)

Publication Number Publication Date
JPH0319425A true JPH0319425A (ja) 1991-01-28
JPH0761001B2 JPH0761001B2 (ja) 1995-06-28

Family

ID=23388850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2123223A Expired - Lifetime JPH0761001B2 (ja) 1989-05-17 1990-05-15 ドライバ回路

Country Status (3)

Country Link
US (1) US4952818A (ja)
EP (1) EP0398016A3 (ja)
JP (1) JPH0761001B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997033370A1 (fr) * 1996-03-06 1997-09-12 Advantest Corporation Circuit de commande compense en temperature
US5754480A (en) * 1995-02-17 1998-05-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including an output buffer circuit that can output data while establishing impedance matching with an external data transmission line

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5165046A (en) * 1989-11-06 1992-11-17 Micron Technology, Inc. High speed CMOS driver circuit
US5111076A (en) * 1990-09-05 1992-05-05 Min Ming Tarng Digital superbuffer
JPH07114078B2 (ja) * 1990-09-26 1995-12-06 株式会社東芝 不揮発性半導体記憶装置
JPH04153761A (ja) * 1990-10-17 1992-05-27 Nec Corp 出力バッファ
US5604453A (en) * 1993-04-23 1997-02-18 Altera Corporation Circuit for reducing ground bounce
US5453705A (en) * 1993-12-21 1995-09-26 International Business Machines Corporation Reduced power VLSI chip and driver circuit
US5786720A (en) * 1994-09-22 1998-07-28 Lsi Logic Corporation 5 volt CMOS driver circuit for driving 3.3 volt line
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
JP3262481B2 (ja) * 1995-07-21 2002-03-04 東芝マイクロエレクトロニクス株式会社 半導体集積回路
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
US5621342A (en) * 1995-10-27 1997-04-15 Philips Electronics North America Corporation Low-power CMOS driver circuit capable of operating at high frequencies
US6051378A (en) 1996-03-04 2000-04-18 Genetrace Systems Inc. Methods of screening nucleic acids using mass spectrometry
SG68690A1 (en) 1997-10-29 1999-11-16 Hewlett Packard Co Integrated circuit assembly having output pads with application specific characteristics and method of operation
US6114895A (en) * 1997-10-29 2000-09-05 Agilent Technologies Integrated circuit assembly having output pads with application specific characteristics and method of operation
US6054881A (en) * 1998-01-09 2000-04-25 Advanced Micro Devices, Inc. Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto
US6084432A (en) * 1998-03-30 2000-07-04 International Business Machines Corporation Driver circuit having reduced noise
US6380772B1 (en) * 2000-05-17 2002-04-30 Marvell International, Ltd. Self-limiting pad driver
US6441653B1 (en) * 2001-02-20 2002-08-27 Texas Instruments Incorporated CMOS output driver with slew rate control
US6812733B1 (en) 2002-08-02 2004-11-02 Pmc-Sierra, Inc. High-efficiency mixed voltage/current mode output driver
US20040075468A1 (en) * 2002-10-16 2004-04-22 Bryan Haskin Digital signal driver circuit
GB2435726B (en) * 2003-10-28 2008-04-16 Micron Technology Europ Ltd MOS linear region impedance curvature correction
GB2407721B (en) * 2003-10-28 2008-01-02 Micron Technology Europ Ltd MOS linear region impedance curvature correction.
DE102005062410A1 (de) * 2005-12-23 2007-08-09 Forschungsgemeinschaft Der Drk-Blutspendedienste E.V. Verfahren zur Bestrahlung von Thrombozytenkonzentraten in flexiblen Behältnissen mit ultraviolettem Licht
DE102005062634A1 (de) 2005-12-23 2007-06-28 Blutspendedienst der Landesverbände des Deutschen Roten Kreuzes Niedersachsen, Sachsen-Anhalt, Thüringen, Oldenburg und Bremen gGmbH Verfahren zur Inaktivierung von Pathogenen in Spenderblut, Blutplasma oder Erythrozytenkonzentraten in flexiblen Behältnissen unter Bewegung
EP1902740A1 (en) * 2006-09-19 2008-03-26 Maco Pharma S.A. Blood bag system and process for the inactivation of pathogens in platelet concentrates by use of the blood bag system
EP2008669A1 (en) 2007-06-22 2008-12-31 Maco Pharma S.A. Irradiation apparatus for inactivating pathogens and/or leukocytes in a biological fluid and process
TW201308903A (zh) * 2011-08-11 2013-02-16 Univ Nat Chiao Tung 延遲元件及數位控制振盪器
US9667244B1 (en) * 2015-11-16 2017-05-30 Analog Devices Global Method of and apparatus for biasing switches
US9712158B1 (en) 2016-04-07 2017-07-18 Analog Devices Global Apparatus and methods for biasing radio frequency switches
WO2021085791A1 (ko) * 2019-10-29 2021-05-06 한국과학기술원 피드백 기반의 온 다이 터미네이션 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US955006A (en) * 1909-01-27 1910-04-12 Joseph Everett Sparks Abdominal retractor.
JPS5178665A (ja) 1974-12-24 1976-07-08 Ibm
JPS5838032A (ja) * 1981-08-13 1983-03-05 Fujitsu Ltd Ｃ―ｍｏｓインバータ駆動用バッファ回路
US4542310A (en) * 1983-06-29 1985-09-17 International Business Machines Corporation CMOS bootstrapped pull up circuit
US4612466A (en) * 1984-08-31 1986-09-16 Rca Corporation High-speed output driver
US4694201A (en) * 1985-04-30 1987-09-15 Motorola, Inc. Current-saving CMOS input buffer
US4721866A (en) * 1985-11-21 1988-01-26 Digital Equipment Corporation CMOS current switching circuit
US4791323A (en) * 1986-10-23 1988-12-13 Silicon Systems, Inc. Level translation circuit
JPS63125017A (ja) * 1986-11-14 1988-05-28 Mitsubishi Electric Corp ３ステ−ト付相補型ｍｏｓ集積回路
US4818901A (en) * 1987-07-20 1989-04-04 Harris Corporation Controlled switching CMOS output buffer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754480A (en) * 1995-02-17 1998-05-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including an output buffer circuit that can output data while establishing impedance matching with an external data transmission line
WO1997033370A1 (fr) * 1996-03-06 1997-09-12 Advantest Corporation Circuit de commande compense en temperature
GB2316559A (en) * 1996-03-06 1998-02-25 Advantest Corp Temperature-compensated driver circuit
GB2316559B (en) * 1996-03-06 2000-12-13 Advantest Corp Driver circuit with temperature correction circuit

Also Published As

Publication number Publication date
JPH0761001B2 (ja) 1995-06-28
EP0398016A2 (en) 1990-11-22
US4952818A (en) 1990-08-28
EP0398016A3 (en) 1992-12-16

Similar Documents

Publication Publication Date Title
JPH0319425A (ja) ドライバ回路
US5034629A (en) Output control circuit for reducing through current in CMOS output buffer
US4857863A (en) Low power output driver circuit with slew rate limiting
JP3334548B2 (ja) 定電流駆動回路
US7554379B2 (en) High-speed, low-power level shifter for mixed signal-level environments
US4247824A (en) Linear amplifier
JPS5923915A (ja) シユミツトトリガ回路
EP0405319B1 (en) Delay circuit having stable delay time
JPH07297678A (ja) Ｃｍｏｓ終端抵抗回路
JPS6161295B2 (ja)
US4782252A (en) Output current control circuit for reducing ground bounce noise
US6437628B1 (en) Differential level shifting buffer
US10840907B1 (en) Source-coupled logic with reference controlled inputs
US4563654A (en) MOS-Transistor amplifier
JPS6225510A (ja) 電流切換え回路
JP3256715B2 (ja) 電流制限出力ドライバ
EP0720296B1 (en) Buffer circuit and bias circuit
JPS6358493B2 (ja)
JPH08195666A (ja) 電流スイッチ回路
JPH0514174A (ja) レベルシフタ回路
JPH04317219A (ja) 出力回路
US20100073037A1 (en) Output impedance control circuit
US5773992A (en) Output buffer circuit capable of supressing ringing
JPH06203560A (ja) センスアンプ回路
JPH048661Y2 (ja)