JPH08265065A - 増幅回路 - Google Patents
増幅回路Info
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- JPH08265065A JPH08265065A JP7069026A JP6902695A JPH08265065A JP H08265065 A JPH08265065 A JP H08265065A JP 7069026 A JP7069026 A JP 7069026A JP 6902695 A JP6902695 A JP 6902695A JP H08265065 A JPH08265065 A JP H08265065A
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Abstract
(57)【要約】
【目的】本発明はソースフォロワ回路の周波数特性を改
善する事を目的とする。 【構成】本発明は、ソースフォロワＦＥＴのドレインと
高電位の電源との間に接続された第１の抵抗、バイアス
電位とプルダウンＦＥＴのゲートとの間に接続された第
２の抵抗、及びソースフォロワＦＥＴのドレインとプル
ダウンＦＥＴのゲートとの間に接続された容量を具備し
てなり、より広帯域の周波数特性を有する半導体増幅回
路である。 【効果】本発明によれば、周波数特性の帯域が大幅に向
上する。
善する事を目的とする。 【構成】本発明は、ソースフォロワＦＥＴのドレインと
高電位の電源との間に接続された第１の抵抗、バイアス
電位とプルダウンＦＥＴのゲートとの間に接続された第
２の抵抗、及びソースフォロワＦＥＴのドレインとプル
ダウンＦＥＴのゲートとの間に接続された容量を具備し
てなり、より広帯域の周波数特性を有する半導体増幅回
路である。 【効果】本発明によれば、周波数特性の帯域が大幅に向
上する。
Description
【０００１】
【産業上の利用分野】本発明は増幅回路、特に半導体増
幅回路に関する。
幅回路に関する。
【０００２】
【従来の技術】近年、光通信システムなどの超高速通信
システム用ＩＣの開発が盛んである。これらの超高速Ｉ
Ｃは、ＧａＡｓ ＭＥＳＦＥＴ、Ｓｉバイポーラ・トラ
ンジスタ、ヘテロバイポーラ・トランジスタなど高速性
に優れた半導体素子により実現されている。
システム用ＩＣの開発が盛んである。これらの超高速Ｉ
Ｃは、ＧａＡｓ ＭＥＳＦＥＴ、Ｓｉバイポーラ・トラ
ンジスタ、ヘテロバイポーラ・トランジスタなど高速性
に優れた半導体素子により実現されている。
【０００３】超高速ＩＣの構成要素として増幅回路は基
本的かつ必須なものである。光通信システムにおける増
幅回路は、主に、光信号から微弱な電気信号に変換され
たデータ信号を増幅する役割を担い、総合利得として６
０ｄＢ程度という大きな利得が要求される。また、ラン
ダムなデータパターンを増幅しなければならないため、
周波数特性として、直流からデータレート（単位時間当
たりのデータ転送量）のクロック周波数の１／２以上の
広帯域特性が要求される。例えば、１０Ｇｂ／ｓのデー
タレートの信号を増幅するためには７ＧＨｚ程度、或い
はそれ以上の帯域が要求される事になる。
本的かつ必須なものである。光通信システムにおける増
幅回路は、主に、光信号から微弱な電気信号に変換され
たデータ信号を増幅する役割を担い、総合利得として６
０ｄＢ程度という大きな利得が要求される。また、ラン
ダムなデータパターンを増幅しなければならないため、
周波数特性として、直流からデータレート（単位時間当
たりのデータ転送量）のクロック周波数の１／２以上の
広帯域特性が要求される。例えば、１０Ｇｂ／ｓのデー
タレートの信号を増幅するためには７ＧＨｚ程度、或い
はそれ以上の帯域が要求される事になる。
【０００４】増幅回路の基本形としては、ＦＥＴを用い
た回路を例に取ると、ソース接地回路、ゲート接地回
路、ソース接地回路とゲート接地回路を組み合わせたカ
スケード接続回路、及びソースフォロワ回路がその代表
として挙げられる。これらの内、ソース接地回路は最も
基本的回路であり最も頻繁に用いられる。
た回路を例に取ると、ソース接地回路、ゲート接地回
路、ソース接地回路とゲート接地回路を組み合わせたカ
スケード接続回路、及びソースフォロワ回路がその代表
として挙げられる。これらの内、ソース接地回路は最も
基本的回路であり最も頻繁に用いられる。
【０００５】さて、大きい総合利得を達成する為に、通
常は、複数の基本増幅回路を多段接続して増幅回路を構
成する。また、直流から高周波までフラットな利得特性
が要求されるため、各基本増幅回路は結合容量を介さず
直接結合される。よって、各基本増幅回路の出力レベル
は次段の基本増幅回路の動作点に一致していなければな
らない。例えば、ソース接地回路を基本回路とし、これ
を直接結合しようとした場合、何等かのレベル調整が必
要となる。というのは、ソース接地回路の出力電位は次
段の動作点よりも高くなるからである。
常は、複数の基本増幅回路を多段接続して増幅回路を構
成する。また、直流から高周波までフラットな利得特性
が要求されるため、各基本増幅回路は結合容量を介さず
直接結合される。よって、各基本増幅回路の出力レベル
は次段の基本増幅回路の動作点に一致していなければな
らない。例えば、ソース接地回路を基本回路とし、これ
を直接結合しようとした場合、何等かのレベル調整が必
要となる。というのは、ソース接地回路の出力電位は次
段の動作点よりも高くなるからである。
【０００６】そこで通常、ソース接地回路の次段に、レ
ベルシフト回路としての機能を持つソースフォロワ回路
を接続する事が多い。このソースフォロワ回路のソース
フォロワＦＥＴのソースと出力端子の間にダイオード等
のレベルシフト素子を適宜挿入する事により、所望のレ
ベルシフト量を得る事が出来、その出力レベルを次段に
来るソース接地回路の動作点に合わせる事が出来るから
である。
ベルシフト回路としての機能を持つソースフォロワ回路
を接続する事が多い。このソースフォロワ回路のソース
フォロワＦＥＴのソースと出力端子の間にダイオード等
のレベルシフト素子を適宜挿入する事により、所望のレ
ベルシフト量を得る事が出来、その出力レベルを次段に
来るソース接地回路の動作点に合わせる事が出来るから
である。
【０００７】また、従来の超高速通信システム用半導体
増幅回路としては、図４に示すように、ソースフォロワ
回路としてのＦＥＴ（Ｑ３）とプルダウン回路としての
ＦＥＴ（Ｑ４）とを直列接続して構成した回路がある。
この回路は、ＧＮＤと低電位の電源Ｖｓｓとの間にＦＥ
Ｔ（Ｑ３）とＦＥＴ（Ｑ４）とを直列に接続し、ＦＥＴ
（Ｑ３）のゲートを入力とし、ＦＥＴ（Ｑ３）のソース
とＦＥＴ（Ｑ４）のドレインとの中間点を出力とし、Ｆ
ＥＴ（Ｑ４）のソースを前記低電位の電源Ｖｓｓに接続
し、ＦＥＴ（Ｑ４）のゲートにバイアス電位Ｖｂを印加
して構成されている。このＦＥＴ（Ｑ３）とＦＥＴ（Ｑ
４）のゲート幅は、共に５６μｍであり、ＦＥＴ（Ｑ
４）のゲート・ソース間電圧は、０．３５Ｖであり、負
荷容量は、２００ｆＦである。
増幅回路としては、図４に示すように、ソースフォロワ
回路としてのＦＥＴ（Ｑ３）とプルダウン回路としての
ＦＥＴ（Ｑ４）とを直列接続して構成した回路がある。
この回路は、ＧＮＤと低電位の電源Ｖｓｓとの間にＦＥ
Ｔ（Ｑ３）とＦＥＴ（Ｑ４）とを直列に接続し、ＦＥＴ
（Ｑ３）のゲートを入力とし、ＦＥＴ（Ｑ３）のソース
とＦＥＴ（Ｑ４）のドレインとの中間点を出力とし、Ｆ
ＥＴ（Ｑ４）のソースを前記低電位の電源Ｖｓｓに接続
し、ＦＥＴ（Ｑ４）のゲートにバイアス電位Ｖｂを印加
して構成されている。このＦＥＴ（Ｑ３）とＦＥＴ（Ｑ
４）のゲート幅は、共に５６μｍであり、ＦＥＴ（Ｑ
４）のゲート・ソース間電圧は、０．３５Ｖであり、負
荷容量は、２００ｆＦである。
【０００８】ところで、ソースフォロワのＤＣ利得は理
想値が０ｄＢであり、実際はＦＥＴのドレインコンダク
タンスが零でないため０ｄＢ以下である。よって、ソー
スフォロワは総合利得には寄与する事が出来ず、むしろ
高周波においては減衰により利得損失を招く。このた
め、利得の嫁ぎ役であるソース接地回路に比べて十分な
帯域が要求される。
想値が０ｄＢであり、実際はＦＥＴのドレインコンダク
タンスが零でないため０ｄＢ以下である。よって、ソー
スフォロワは総合利得には寄与する事が出来ず、むしろ
高周波においては減衰により利得損失を招く。このた
め、利得の嫁ぎ役であるソース接地回路に比べて十分な
帯域が要求される。
【０００９】しかし、従来のソースフォロワ回路はソー
ス接地回路に比べ十分に大きい帯域を実現していたとは
言い難く、ソースフォロワ回路が増幅回路全体の帯域を
劣化させる大きな要因となっていた。例えば、図２中の
周波数特性曲線１０で示すように、１０ＧＨｚ以上の周
波数で極端な減衰が生じていることがわかる。
ス接地回路に比べ十分に大きい帯域を実現していたとは
言い難く、ソースフォロワ回路が増幅回路全体の帯域を
劣化させる大きな要因となっていた。例えば、図２中の
周波数特性曲線１０で示すように、１０ＧＨｚ以上の周
波数で極端な減衰が生じていることがわかる。
【００１０】
【発明が解決しようとする課題】本発明は、前述したよ
うな従来のソースフォロワ回路では、ソース接地回路に
比べ十分大きい帯域を実現出来ていたとは言い難く、ソ
ースフォロワ回路が増幅回路全体の帯域を劣化させる大
きな要因となっていたという欠点を解決することにあ
り、ソースフォロワ回路を用いたものであっても広帯域
特性を発揮できる増幅回路を提供することを目的とす
る。
うな従来のソースフォロワ回路では、ソース接地回路に
比べ十分大きい帯域を実現出来ていたとは言い難く、ソ
ースフォロワ回路が増幅回路全体の帯域を劣化させる大
きな要因となっていたという欠点を解決することにあ
り、ソースフォロワ回路を用いたものであっても広帯域
特性を発揮できる増幅回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、第１のＦＥＴ
のドレインと高電位の電源との間に接続された第１の抵
抗、バイアス電位と第２のＦＥＴのゲートとの間に接続
された第２の抵抗、第１のＦＥＴのドレインと第２のＦ
ＥＴのゲートとの間に接続された容量とを設けることに
より広帯域特性を持った増幅回路である。また、この増
幅回路の次段に接続されるべき回路が、入力抵抗の比較
的大きい回路である場合には、その出力と低電位の間に
第３の抵抗を接続して構成してもよい。
のドレインと高電位の電源との間に接続された第１の抵
抗、バイアス電位と第２のＦＥＴのゲートとの間に接続
された第２の抵抗、第１のＦＥＴのドレインと第２のＦ
ＥＴのゲートとの間に接続された容量とを設けることに
より広帯域特性を持った増幅回路である。また、この増
幅回路の次段に接続されるべき回路が、入力抵抗の比較
的大きい回路である場合には、その出力と低電位の間に
第３の抵抗を接続して構成してもよい。
【００１２】
【作用】本発明の半導体増幅回路は、第１のＦＥＴのド
レインと高電位の電源との間に第１の抵抗を挿入して構
成する事により、第１のＦＥＴのドレインから入力と逆
相の信号を取り出す事ができ、この逆相信号を第２のＦ
ＥＴのゲートに容量を介して与える事により、高周波領
域において従来定電流原として動作していた第２のＦＥ
Ｔをアクティブに動作させることができる。すなわち、
第１のＦＥＴと第２のＦＥＴが高周波領域でプッシュプ
ルとして動作するようになる。これにより、高周波領域
で従来のソースフォロワよりも大きい利得を得る事が出
来る。これにより周波数特性においてピーキング特性を
生じ、広帯域化を実現する。尚、バイアス電位と第２の
ＦＥＴのゲートの間に設けられた第２の抵抗は容量と共
に、ハイパスフィルタを形成しており、第１のＦＥＴの
ドレインの信号が高周波領域で第２のＦＥＴのゲートに
供給する役割を担っている。容量と共に、第２の抵抗の
存在が第２のＦＥＴをアクティブに動作させるのに重要
となるのである。
レインと高電位の電源との間に第１の抵抗を挿入して構
成する事により、第１のＦＥＴのドレインから入力と逆
相の信号を取り出す事ができ、この逆相信号を第２のＦ
ＥＴのゲートに容量を介して与える事により、高周波領
域において従来定電流原として動作していた第２のＦＥ
Ｔをアクティブに動作させることができる。すなわち、
第１のＦＥＴと第２のＦＥＴが高周波領域でプッシュプ
ルとして動作するようになる。これにより、高周波領域
で従来のソースフォロワよりも大きい利得を得る事が出
来る。これにより周波数特性においてピーキング特性を
生じ、広帯域化を実現する。尚、バイアス電位と第２の
ＦＥＴのゲートの間に設けられた第２の抵抗は容量と共
に、ハイパスフィルタを形成しており、第１のＦＥＴの
ドレインの信号が高周波領域で第２のＦＥＴのゲートに
供給する役割を担っている。容量と共に、第２の抵抗の
存在が第２のＦＥＴをアクティブに動作させるのに重要
となるのである。
【００１３】尚、出力と低電位の電源との間に設けた第
３の抵抗は、第１のＦＥＴと第２のＦＥＴによるソース
フォロワとしての機能、すなわち、ソースフォロワとし
てのＤＣ利得を減少させてしまうものの、この第３の抵
抗を存在させることにより（あるいは非常に大きい値で
なければ）、第１のＦＥＴのドレインと高電位の電源と
の間に第１の抵抗を設ける事により第１のＦＥＴのドレ
インから振幅を持った信号を得ることができるのであ
る。
３の抵抗は、第１のＦＥＴと第２のＦＥＴによるソース
フォロワとしての機能、すなわち、ソースフォロワとし
てのＤＣ利得を減少させてしまうものの、この第３の抵
抗を存在させることにより（あるいは非常に大きい値で
なければ）、第１のＦＥＴのドレインと高電位の電源と
の間に第１の抵抗を設ける事により第１のＦＥＴのドレ
インから振幅を持った信号を得ることができるのであ
る。
【００１４】また、半導体増幅回路の次段にゲート接地
回路のような入力抵抗が比較的小さい回路が接続される
場合には、次段の入力抵抗が第３の抵抗の役割を果たし
てくれるために、この第３の抵抗を必要としないように
構成することもできる。
回路のような入力抵抗が比較的小さい回路が接続される
場合には、次段の入力抵抗が第３の抵抗の役割を果たし
てくれるために、この第３の抵抗を必要としないように
構成することもできる。
【００１５】
【実施例】図１に本発明に係わる増幅回路の第１の実施
例を示す。この増幅回路は、ソースフォロワ回路として
の第１のＦＥＴ（Ｑ１）とプルダウン回路としての第２
のＦＥＴ（Ｑ２）とを直列接続して構成されている。Ｆ
ＥＴ（Ｑ１）は、そのドレイン１１が高電位の電源Ｖｃ
ｃとの間に第１の抵抗Ｒｄを介して接続され、ゲート１
２が入力端子１３に接続され、ソース１４がＦＥＴ（Ｑ
２）のドレイン１５及び出力端子１６に接続されてい
る。ＦＥＴ（Ｑ２）は、そのドレイン１５がＦＥＴ（Ｑ
１）のソース１４及び出力端子１６に接続され、ソース
１７が低電位の電源Ｖｓｓに接続され、ゲート１８が容
量Ｃｘを介してＦＥＴ（Ｑ１）のドレイン１１に接続さ
れ、かつ、このＦＥＴ（Ｑ２）のゲート１８には第２の
抵抗Ｒｂを介してバイアス電位Ｖｂに接続されている。
また、ＦＥＴ（Ｑ２）のドレイン１５とソース１４には
第３の抵抗Ｒｓが並列接続されている。更に、第１のＦ
ＥＴ（Ｑ１）のソース１４と出力端子１６との間には、
１段ないし複数段直列接続されたレベルシフト用ダイオ
ード１９が接続してもよい。
例を示す。この増幅回路は、ソースフォロワ回路として
の第１のＦＥＴ（Ｑ１）とプルダウン回路としての第２
のＦＥＴ（Ｑ２）とを直列接続して構成されている。Ｆ
ＥＴ（Ｑ１）は、そのドレイン１１が高電位の電源Ｖｃ
ｃとの間に第１の抵抗Ｒｄを介して接続され、ゲート１
２が入力端子１３に接続され、ソース１４がＦＥＴ（Ｑ
２）のドレイン１５及び出力端子１６に接続されてい
る。ＦＥＴ（Ｑ２）は、そのドレイン１５がＦＥＴ（Ｑ
１）のソース１４及び出力端子１６に接続され、ソース
１７が低電位の電源Ｖｓｓに接続され、ゲート１８が容
量Ｃｘを介してＦＥＴ（Ｑ１）のドレイン１１に接続さ
れ、かつ、このＦＥＴ（Ｑ２）のゲート１８には第２の
抵抗Ｒｂを介してバイアス電位Ｖｂに接続されている。
また、ＦＥＴ（Ｑ２）のドレイン１５とソース１４には
第３の抵抗Ｒｓが並列接続されている。更に、第１のＦ
ＥＴ（Ｑ１）のソース１４と出力端子１６との間には、
１段ないし複数段直列接続されたレベルシフト用ダイオ
ード１９が接続してもよい。
【００１６】このように構成されている本発明の増幅回
路によれば、図２中に周波数特性曲線２０として示すよ
うに、従来例に対する周波数特性曲線１０と比較して、
低周波領域では本発明の実施例を従来ソースフォロワ回
路と同様の特性を有して動作を行うが、高周波領域で
は、プルダウンＦＥＴ（Ｑ２）がアクティブに動作する
事により周波数特性の利得にピーキング２１が生じ帯域
が広がっている事がわかる。すなわち、利得が３ｄＢ減
衰する周波数を比べると従来のソースフォロワ回路が１
５．６ＧＨｚであるのに対し、本発明による実施例で
は、２７．８ＧＨｚであり、従来に対して７８％の向上
していることがわかる。
路によれば、図２中に周波数特性曲線２０として示すよ
うに、従来例に対する周波数特性曲線１０と比較して、
低周波領域では本発明の実施例を従来ソースフォロワ回
路と同様の特性を有して動作を行うが、高周波領域で
は、プルダウンＦＥＴ（Ｑ２）がアクティブに動作する
事により周波数特性の利得にピーキング２１が生じ帯域
が広がっている事がわかる。すなわち、利得が３ｄＢ減
衰する周波数を比べると従来のソースフォロワ回路が１
５．６ＧＨｚであるのに対し、本発明による実施例で
は、２７．８ＧＨｚであり、従来に対して７８％の向上
していることがわかる。
【００１７】この回路シミュレーションに用いた回路パ
ラメータにおいて、ＦＥＴ（Ｑ１）のゲート幅は５６μ
ｍ、プルダウンＦＥＴ（Ｑ２）のゲート幅は２８μｍ、
ドレイン側抵抗Ｒｄは２５０Ω、ソース側抵抗Ｒｓは５
００Ω、容量Ｃｘは５００ｆＦ、バイアス抵抗Ｒｂは１
ＫΩである。プルダウンＦＥＴ（Ｑ２）のゲート・ソー
ス間電圧は０．３５Ｖに設定した。また、第１の抵抗Ｒ
ｄには、第３の抵抗Ｒｓに流れる電流とプルダウンＦＥ
Ｔ（Ｑ２）のドレイン電流との両者が流れる為、バラン
スを取る為に、第３の抵抗Ｒｓよりも第１の抵抗Ｒｄを
小さく設定した。また、負荷容量は２００ｆＦとした。
ラメータにおいて、ＦＥＴ（Ｑ１）のゲート幅は５６μ
ｍ、プルダウンＦＥＴ（Ｑ２）のゲート幅は２８μｍ、
ドレイン側抵抗Ｒｄは２５０Ω、ソース側抵抗Ｒｓは５
００Ω、容量Ｃｘは５００ｆＦ、バイアス抵抗Ｒｂは１
ＫΩである。プルダウンＦＥＴ（Ｑ２）のゲート・ソー
ス間電圧は０．３５Ｖに設定した。また、第１の抵抗Ｒ
ｄには、第３の抵抗Ｒｓに流れる電流とプルダウンＦＥ
Ｔ（Ｑ２）のドレイン電流との両者が流れる為、バラン
スを取る為に、第３の抵抗Ｒｓよりも第１の抵抗Ｒｄを
小さく設定した。また、負荷容量は２００ｆＦとした。
【００１８】さて、本発明の実施例において、ＦＥＴの
ゲート・ソース電圧以上にレベルシフトが必要な場合
は、ＦＥＴ（Ｑ１）のソース１２と出力端子１６の間に
ダイオード等のレベルシフト素子１９を必要な数だけ直
列に挿入すればよい。また、ミラー効果による入力容量
が問題となる場合は、ＦＥＴ（Ｑ１）と第３の抵抗Ｒｓ
の間にゲート接地回路を設ける事により基本回路部をカ
スコード型回路にすればミラー容量を低減できる。ま
た、ドレイン・コンダクタンスの大きいＦＥＴをプルダ
ウンＦＥＴとして採用する事により第３の抵抗Ｒｓを省
略してもよい。この場合、プルダウンＦＥＴが第３の抵
抗Ｒｓを包含する事になるからである。
ゲート・ソース電圧以上にレベルシフトが必要な場合
は、ＦＥＴ（Ｑ１）のソース１２と出力端子１６の間に
ダイオード等のレベルシフト素子１９を必要な数だけ直
列に挿入すればよい。また、ミラー効果による入力容量
が問題となる場合は、ＦＥＴ（Ｑ１）と第３の抵抗Ｒｓ
の間にゲート接地回路を設ける事により基本回路部をカ
スコード型回路にすればミラー容量を低減できる。ま
た、ドレイン・コンダクタンスの大きいＦＥＴをプルダ
ウンＦＥＴとして採用する事により第３の抵抗Ｒｓを省
略してもよい。この場合、プルダウンＦＥＴが第３の抵
抗Ｒｓを包含する事になるからである。
【００１９】次に、本発明に係る第２の実施例について
説明する。図３は本発明の第２の実施例である増幅回路
を示す回路図である。この第２の実施例は本発明の特徴
である容量Ｃｘが存在しないとすれば、単相駆動方式の
ＳＣＦＬ（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌ
ｏｇｉｃ）回路に一致する。ここで、単相駆動方式のＳ
ＣＦＬ回路は、ソースフォロワ回路とゲート接地回路の
２段構成と見なす事も出来、ゲート接地回路の存在によ
り入出力間アイソレーションの優れた回路である。さ
て、本実施例の特徴は、従来の単相駆動方式のＳＣＦＬ
回路において、入力に対して逆相となる側の出力信号を
電流源のゲート電極に容量結合したところにある。
説明する。図３は本発明の第２の実施例である増幅回路
を示す回路図である。この第２の実施例は本発明の特徴
である容量Ｃｘが存在しないとすれば、単相駆動方式の
ＳＣＦＬ（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌ
ｏｇｉｃ）回路に一致する。ここで、単相駆動方式のＳ
ＣＦＬ回路は、ソースフォロワ回路とゲート接地回路の
２段構成と見なす事も出来、ゲート接地回路の存在によ
り入出力間アイソレーションの優れた回路である。さ
て、本実施例の特徴は、従来の単相駆動方式のＳＣＦＬ
回路において、入力に対して逆相となる側の出力信号を
電流源のゲート電極に容量結合したところにある。
【００２０】そして、その構成は、ソースフォロワ回路
としての第１のＦＥＴ（Ｑ５）とプルダウン回路として
の第２のＦＥＴ（Ｑ６）とを直列接続して構成されてい
る。ＦＥＴ（Ｑ５）は、そのドレイン３１が高電位の電
源Ｖｃｃとの間に第１の抵抗Ｒ１を介して接続され、ゲ
ート３２が入力端子３３に接続され、ソース３４がＦＥ
Ｔ（Ｑ６）のドレイン３５に接続されている。ＦＥＴ
（Ｑ６）は、そのドレイン３５がＦＥＴ（Ｑ５）のソー
ス３４に接続され、ソース３７が低電位の電源Ｖｓｓに
接続され、ゲート３８が容量Ｃｘを介してＦＥＴ（Ｑ
５）のドレイン３１に接続され、かつ、このＦＥＴ（Ｑ
２）のゲート３８には第２の抵抗Ｒｂを介してバイアス
電位Ｖｂに接続されている。ＦＥＴ（Ｑ５）のソース３
４とＦＥＴ（Ｑ６）のドレイン３５との接続点３９と出
力端子３６との間には、ゲート接地回路４０が接続さ
れ、ソースフォロワ回路との２段構成になっている。こ
のゲート接地回路４０は、第３のＦＥＴ（Ｑ７）と第４
の抵抗Ｒ２とで構成され、ＦＥＴ（Ｑ７）のソース４１
はＦＥＴ（Ｑ５）のソース３４とＦＥＴ（Ｑ６）のドレ
イン３５との接続点３９に接続され、ドレイン４２は出
力端子３６に接続され、かつ、第４の抵抗Ｒ２を介して
高電位の電源Ｖｃｃに接続され、ゲート４３には参照電
位Ｖｒ（交流的には接地電位）に接続されている。
としての第１のＦＥＴ（Ｑ５）とプルダウン回路として
の第２のＦＥＴ（Ｑ６）とを直列接続して構成されてい
る。ＦＥＴ（Ｑ５）は、そのドレイン３１が高電位の電
源Ｖｃｃとの間に第１の抵抗Ｒ１を介して接続され、ゲ
ート３２が入力端子３３に接続され、ソース３４がＦＥ
Ｔ（Ｑ６）のドレイン３５に接続されている。ＦＥＴ
（Ｑ６）は、そのドレイン３５がＦＥＴ（Ｑ５）のソー
ス３４に接続され、ソース３７が低電位の電源Ｖｓｓに
接続され、ゲート３８が容量Ｃｘを介してＦＥＴ（Ｑ
５）のドレイン３１に接続され、かつ、このＦＥＴ（Ｑ
２）のゲート３８には第２の抵抗Ｒｂを介してバイアス
電位Ｖｂに接続されている。ＦＥＴ（Ｑ５）のソース３
４とＦＥＴ（Ｑ６）のドレイン３５との接続点３９と出
力端子３６との間には、ゲート接地回路４０が接続さ
れ、ソースフォロワ回路との２段構成になっている。こ
のゲート接地回路４０は、第３のＦＥＴ（Ｑ７）と第４
の抵抗Ｒ２とで構成され、ＦＥＴ（Ｑ７）のソース４１
はＦＥＴ（Ｑ５）のソース３４とＦＥＴ（Ｑ６）のドレ
イン３５との接続点３９に接続され、ドレイン４２は出
力端子３６に接続され、かつ、第４の抵抗Ｒ２を介して
高電位の電源Ｖｃｃに接続され、ゲート４３には参照電
位Ｖｒ（交流的には接地電位）に接続されている。
【００２１】すなわち、第１の実施例による回路と、ゲ
ート接地回路４０との２段構成になっていて、第２の実
施例のＦＥＴ（Ｑ５）、ＲＥＴ（Ｑ６）、第１の抵抗Ｒ
１は、それぞれ、第１の実施例のＦＥＴ（Ｑ１）、ＦＥ
Ｔ（Ｑ２）、第１の抵抗Ｒｄに対応して構成されてい
る。また、第２の実施例のゲート接地回路４０の入力抵
抗が第１の実施例の第３の抵抗Ｒｓに相当する。すなわ
ち、第２の実施例において第１の実施例の第３の抵抗Ｒ
ｓに相当するものは、ＦＥＴ（Ｑ７）の相互コンダクタ
ンスの逆数となる（ドレイン・コンダクタンスが０であ
る理想的なＦＥＴを想定した場合）。また、第１の抵抗
Ｒ１は第４の抵抗Ｒ２と同じである必要はなく、ピーキ
ング効果が最適となる値に選べばよい。
ート接地回路４０との２段構成になっていて、第２の実
施例のＦＥＴ（Ｑ５）、ＲＥＴ（Ｑ６）、第１の抵抗Ｒ
１は、それぞれ、第１の実施例のＦＥＴ（Ｑ１）、ＦＥ
Ｔ（Ｑ２）、第１の抵抗Ｒｄに対応して構成されてい
る。また、第２の実施例のゲート接地回路４０の入力抵
抗が第１の実施例の第３の抵抗Ｒｓに相当する。すなわ
ち、第２の実施例において第１の実施例の第３の抵抗Ｒ
ｓに相当するものは、ＦＥＴ（Ｑ７）の相互コンダクタ
ンスの逆数となる（ドレイン・コンダクタンスが０であ
る理想的なＦＥＴを想定した場合）。また、第１の抵抗
Ｒ１は第４の抵抗Ｒ２と同じである必要はなく、ピーキ
ング効果が最適となる値に選べばよい。
【００２２】このような第２の実施例は、第１の実施例
と同様に、広帯域周波数特性を有する等の優れた性能を
発揮する。尚、回路シミュレーションに用いたＦＥＴの
モデルは、半絶縁性ＧａＡｓ基板にＳｉの選択イオン注
入により活性層を形成し、ゲートにタングステンを積層
したタングステンナイトライドを用いて構成されたＭＥ
ＳＦＥＴであり、ゲート長０．５μｍのＰ層埋め込みプ
ロセスを用いて形成されたものである。また、ここでは
ＦＥＴを用いて本発明の実施例を示したが、バイポーラ
・トランジスタを用いた場合も同様な構成により帯域の
向上が実現できる。
と同様に、広帯域周波数特性を有する等の優れた性能を
発揮する。尚、回路シミュレーションに用いたＦＥＴの
モデルは、半絶縁性ＧａＡｓ基板にＳｉの選択イオン注
入により活性層を形成し、ゲートにタングステンを積層
したタングステンナイトライドを用いて構成されたＭＥ
ＳＦＥＴであり、ゲート長０．５μｍのＰ層埋め込みプ
ロセスを用いて形成されたものである。また、ここでは
ＦＥＴを用いて本発明の実施例を示したが、バイポーラ
・トランジスタを用いた場合も同様な構成により帯域の
向上が実現できる。
【００２３】
【発明の効果】以上述べたように本発明によれば、ソー
スフォロワ回路に於ける周波数特性の帯域を広くするこ
とができる。
スフォロワ回路に於ける周波数特性の帯域を広くするこ
とができる。
【図１】 本発明に係る第１の実施例を示す回路図。
【図２】 周波数特性を示す曲線図。
【図３】 本発明に係る第２の実施例を示す回路図。
【図４】 従来例のソースフォロワ回路を示す回路図。
Ｖｓｓ 低電位電源 Ｖｃｃ 高電位電源 Ｖｂ バイアス電位 Ｒｄ 第１の抵抗 Ｒｂ 第２の抵抗 Ｒｓ 第３の抵抗 Ｑ１ 第１のＦＥＴ Ｑ２ 第２のＦＥＴ Ｃｘ 容量素子 ４０ ゲート接地回路
Claims (4)
- 【請求項１】高電位の電源と低電位の電源との間に第１
のＦＥＴと第２のＦＥＴとを直列に接続してなり、前記
第１のＦＥＴのゲートを入力とし、前記第１のＦＥＴの
ソースと前記第２のＦＥＴのドレインとの中間点を出力
とし、前記第２のＦＥＴのソースを前記低電位の電源に
接続し、前記第２のＦＥＴのゲートにバイアス電位を印
加してなるものにおいて、前記第１のＦＥＴのドレイン
と前記高電位の電源との間に第１の抵抗を接続し、前記
第１のＦＥＴのドレインと前記第２のＦＥＴのゲートと
の間を容量を介して接続し、かつ、前記第２のＦＥＴの
ゲートに第２の抵抗を介して前記バイアス電位に接続し
てなる事を特徴とする増幅回路。 - 【請求項２】前記第１のＦＥＴのソースと前記第２のＦ
ＥＴのドレインとの間に、１段ないし複数段直列接続さ
れたレベルシフト用ダイオードを接続し、前記第２のＦ
ＥＴのドレインから出力を取り出してなる事を特徴とす
る請求項１記載の増幅回路。 - 【請求項３】前記出力と前記低電位の電源との間に第３
の抵抗が接続されている事を特徴とする請求項１記載の
増幅回路。 - 【請求項４】前記増幅回路の次段にゲ−ト接地回路が接
続されていることを特徴とする請求項１記載の増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069026A JPH08265065A (ja) | 1995-03-28 | 1995-03-28 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069026A JPH08265065A (ja) | 1995-03-28 | 1995-03-28 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265065A true JPH08265065A (ja) | 1996-10-11 |
Family
ID=13390669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069026A Pending JPH08265065A (ja) | 1995-03-28 | 1995-03-28 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265065A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794287B1 (ko) * | 2000-04-12 | 2008-01-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 구동방법 |
| JPWO2010100741A1 (ja) * | 2009-03-05 | 2012-09-06 | 株式会社日立製作所 | 光通信装置 |
| US9184735B1 (en) | 2014-04-16 | 2015-11-10 | Qualcomm Incorporated | High-voltage input receiver using low-voltage devices |
| US9735763B1 (en) | 2016-03-28 | 2017-08-15 | Qualcomm Incorporated | High voltage input receiver using low-voltage devices |
| US10700683B1 (en) | 2018-08-28 | 2020-06-30 | Qualcomm Incorporated | Dynamic power supply shifting |
-
1995
- 1995-03-28 JP JP7069026A patent/JPH08265065A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8203636B2 (en) | 2000-04-12 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
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| US9019408B2 (en) | 2000-04-12 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| KR100794287B1 (ko) * | 2000-04-12 | 2008-01-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 구동방법 |
| US9568615B2 (en) | 2000-04-12 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
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| US8445832B2 (en) | 2009-03-05 | 2013-05-21 | Hitachi, Ltd. | Optical communication device |
| US9184735B1 (en) | 2014-04-16 | 2015-11-10 | Qualcomm Incorporated | High-voltage input receiver using low-voltage devices |
| WO2015160452A3 (en) * | 2014-04-16 | 2016-01-21 | Qualcomm Incorporated | High-voltage input receiver using low-voltage devices |
| CN106464238A (zh) * | 2014-04-16 | 2017-02-22 | 高通股份有限公司 | 使用低压器件的高压输入接收机 |
| CN106464238B (zh) * | 2014-04-16 | 2019-04-16 | 高通股份有限公司 | 使用低压器件的高压输入接收机 |
| US9735763B1 (en) | 2016-03-28 | 2017-08-15 | Qualcomm Incorporated | High voltage input receiver using low-voltage devices |
| US10700683B1 (en) | 2018-08-28 | 2020-06-30 | Qualcomm Incorporated | Dynamic power supply shifting |
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