JP4206589B2 - 分布増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、分布増幅器に関する。
【従来の技術】
分布増幅器は、広帯域特性を有するので、ＥＯ変換前やＯＥ変換後の段などに用いられている。
図７は、従来の典型的な分布増幅器を示す。
要素２１〜２８を有する出力側伝送線路２０の終端回路２９は、伝送線路２０の特性インピーダンスにほぼ等しい終端抵抗２９１と、交流接地用のキャパシタ２９２とが直列接続され、このキャパシタ２９２により、ドレインバイアス電圧ＶＤＤが終端抵抗２９１に流れて電力が消費されるのを防止することができる。Ｖin＝０のとき、Ｖout＝０であり、ＦＥＴ３１〜３４の各々のゲート及びドレインにそれぞれ直流のゲートバイアス電圧ＶＧＧ及びドレインバイアス電圧ＶＤＤが印加され、ＦＥＴ３１〜３４の各々に直流バイアス電流が流れる。
バイアス電圧ＶＧＧに入力電圧信号Ｖinを重ね合わせると、信号Ｖinが入力伝送線路１０上を伝播し、その一部がＦＥＴ３１〜３４のゲートに印加される。例えばＦＥＴ３１については、該バイアス電流に信号成分（ｉ１＋ｉ２）が重ね合わされる。ここに、ｉ１及びｉ２はそれぞれ、出力伝送線路２０の終端回路２９側及び出力端子ＯＵＴ側に流れる電流である。ＦＥＴ３１〜３４でそれぞれ増幅された電流のうち、出力端子ＯＵＴへ流れるものは、入力端子ＩＮから出力端子ＯＵＴまでの各経路の長さが同一であるので、出力端子ＯＵＴで互いに同一位相となって、強め合う。
ゲインの周波数特性をより広帯域にするには、ＦＥＴ３１〜３４のゲート容量を小さくする必要がある。しかし、ゲート容量を小さくすると、ＦＥＴ３１〜３４の増幅率が低下する。
この問題を解決するために、図８に示す如く、ＦＥＴ３１〜３４のゲートと入力伝送線路１０との間にそれぞれキャパシタ５１〜５４を接続することによりゲート容量との合成容量を低減した分布増幅器が用いられている。この構成の場合、ゲートバイアス電圧ＶＧＧは抵抗４１〜４４を介してＦＥＴ３１〜３４のゲートに印加される。
【発明が解決しようとする課題】
図７及び図８のいずれの分布増幅器についても、入力電圧信号Ｖinの高周波成分については、キャパシタ２９２のインピーダンスを無視することができるので、ＦＥＴ３１のドレインから見た終端回路２９側及び出力端子ＯＵＴ側のインピーダンスはほぼ特性インピーダンスに等しくなり、ｉ１＝ｉ２となる。これは、ＦＥＴ３２〜３４についても同様である。
しかし、入力電圧信号Ｖinの低周波成分についてはキャパシタ２９２のインピーダンスを無視することができないので、ｉ１＜ｉ２となる。これは、ＦＥＴ３２〜３４についても同様である。このため、図４に示す如く、分布増幅器のゲインが低周波数帯域において、周波数が低くなるほど、フラットな高周波数帯域よりも高くなる。
これを防止するためにキャパシタ２９２を省略すれば、終端抵抗２９１の端子間にドレインバイアス電圧ＶＤＤが印加されて分布増幅器の消費電力が増大する。
本発明の目的は、このような問題点に鑑み、出力伝送線路の終端回路に交流接地用キャパシタを用いた場合における低周波数帯域でのゲインの平坦性を改善することが可能な分布増幅器を提供することにある。
【課題を解決するための手段及びその作用効果】
請求項１では、例えば図１に示す如く、入力伝送線路（１０）と出力伝送線路（２０）との間に複数の増幅回路が接続され、各増幅回路に増幅用トランジスタ（３１〜３４）を備え、該トランジスタの制御入力端には該入力伝送路（１０）が結合され、該出力伝送線路（２０）に終端回路（２９）が接続され、該終端回路は第１キャパシタ（２９２）と第１抵抗（２９１）とが直列接続されている分布増幅器において、
該トランジスタの制御入力端と基準電位との間に第２キャパシタ（７１）と第２抵抗（６１）との直列接続回路が接続され、該直列接続回路のインピーダンスは、該トランジスタの入力インピーダンスと比べて、所定周波数より低い周波数帯域で低くなり該所定周波数より高い周波数帯域で高くなるように定められている。
第２キャパシタ（７１）と第２抵抗（６１）との直列接続回路を流れる電流は、高周波数帯域においては無視することができるが、低周波数帯域においては無視できず、周波数が低くなるほど該トランジスタの入力信号が低下して、該トランジスタの出力信号が低下する。一方、終端回路（２９）には第１抵抗（２９１）に直列接続された第１キャパシタ（２９２）が含まれているので、低周波数帯域においては、周波数が低くなるほど終端回路（２９）のインピーダーンスが大きくなる。このため、該トランジスタの出力信号（ｉ１＋ｉ２）のうち、該トランジスタから該出力伝送線路（２０）の出力端子（ＯＵＴ）側へ流れる信号（ｉ２）の方が、反対方向の終端回路（２９）側へ流れる信号（ｉ１）よりも大きくなる。
したがって、出力端子（ＯＵＴ）側へ流れる信号（ｉ２）の振幅を低周波数帯域において平坦化することが可能となる。すなわち、分布増幅器の低周波数帯域におけるゲインの平坦性を改善することができる。
請求項２の分布増幅器では、請求項１において、上記第２抵抗を介して上記トランジスタの上記制御入力端にバイアス電圧（ＶＧＧ）が印加される。
請求項３の分布増幅器では、請求項２において、上記トランジスタはＦＥＴであり、該ＦＥＴは、上記制御入力端としてのゲート電極と、上記出力伝送線路に結合されたドレイン電極と、上記基準電位が印加されるソース電極とを有する。請求項４の分布増幅器では、請求項３において、上記増幅回路は、上記トランジスタと上記出力伝送線路との間に、該トランジスタにカスケード接続されたトランジスタを有する。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の分布増幅器を示す。この回路は、図８の回路を、低周波数帯域でゲインがフラットな形になるように改良したものであり、半導体基板上、例えば化合物半導体チップに形成されている。
入力伝送線路１０の要素１１〜１８及び出力伝送線路２０の要素２１〜２８はいずれも、伝送線路又はインダクタである。インダクタの場合には、トランジスタのゲート容量及びキャパシタ５１〜５４が線路と結合して、入力伝送線路１０及び出力伝送線路２０が構成される。
伝送線路１０と２０との間には、増幅回路素子としてＦＥＴ３１〜３４が結合されている。すなわち、ｉ＝１〜４の各ｉについて、ＦＥＴ３ｉのドレイン及びソースがそれぞれ出力伝送線路２０及びグランド電位に接続され、ＦＥＴ３ｉのゲートがキャパシタ５ｉを介して入力伝送線路１０に接続され、抵抗４ｉと６ｉの直列接続を介してＦＥＴ３ｉのゲートにバイアス電圧ＶＧＧが印加されている。
ＦＥＴ３１〜３４は、周波数帯域を広くするためにＭＥＳ形が用いられている。
入力伝送線路１０の一端である入力端子ＩＮには、入力電圧信号Ｖinが印加される。入力伝送線路１０の他端は、終端抵抗１９を介し接地されている。出力伝送線路２０の一端は、一方では終端回路２９を介して接地され、他方ではドレインバイアス電圧ＶＤＤを生成する回路３０に接続されている。
終端回路２９は、伝送線路２０の特性インピーダンスにほぼ等しい値の終端抵抗２９１と、交流接地用のキャパシタ２９２とが直列接続されている。出力伝送線路２０の他端である出力端子ＯＵＴから、電圧（ＶＤＤ＋Ｖout）が取り出される。
図１の回路は、ＦＥＴ３１のゲートとグランド電位との間に、抵抗６１とキャパシタ７１とが直列接続され、他のＦＥＴについても同様である点で、図８の回路と相違している。
図２は、図１のＦＥＴ３１のゲート周辺の等価回路を示す。
図２中、Ｃgs、ｇm、Ｒds及びＣdsはそれぞれ、ＦＥＴ３１のゲート・ソース間容量、相互コンダクタンス、ドレイン・ソース間の抵抗及び容量である。図２では、ＦＥＴ３１のゲート・ドイレン間容量がＣgsに比し小さくて無視できるものと仮定してこれが図示省略されている。
ＦＥＴ３１のＣgsと、抵抗６１とキャパシタ７１の直列接続回路との並列回路の合成インピーダンスＺは、次式で表される。
Ｚ＝Ｚgs・Ｚcr／（Ｚgs＋Ｚcr） ・・・（１）
ここにＺgsはＦＥＴ３１のゲート・ソース間のインピーダーンスであり、Ｚcrは該直列接続回路のインピーダーンスであり、虚数単位をｊ、角周波数をω、キャパシタ７１の容量をＣdcで表すと、これらは次式で表される。
Ｚgs＝１／（ｊωＣgs） ・・・（２）
Ｚcr＝Ｒ＋１／（ｊωＣdc） ・・・（３）
キャパシタ５１の入力側電極に電圧信号Ｖiが印加されたときのＦＥＴ３１のゲート・ソース間に印加される電圧Ｖgsは、キャパシタ５１の容量をＣdivで表すと、次式で表される。
Ｖgs＝Ｖｉ・Ｚ／（Ｚ＋１／（ｊωＣdiv））
＝Ｖｉ／（１＋１／（ｊωＣdivＺ）） ・・・（４）
インピーダンスＺcrは、インピーダンスＺgsと比べて、低周波数帯域において低くなり高周波数帯域において高くなるように定められている。すなわち、低周波数帯域において、
｜Ｒ＋１／（ｊωＣdc）｜＜１／ωＣgs
∴ ｜ｊωＣgsＲ＋Ｃgs／Ｃdc｜＜１ ・・・（５）
が成立し、高周波数帯域において、
｜ｊωＣgsＲ＋Ｃgs／Ｃdc｜＞１ ・・・（６）
が成立するように、該直列接続回路のパラメータＲ及びＣdcが定められている。
（Ａ）これにより、該直列接続回路を流れる電流は、高周波数帯域においては無視することができるが、低周波数帯域においては無視できず、周波数が低くなるほどＦＥＴ３１のゲート・ソース間へ流れる電流が少なくなって、ＦＥＴ３１のゲート・ソース間の電圧信号振幅｜Ｖgs｜が低くなる。すなわち、上式（４）においてωが小さくなるほど｜１／（ｊωＣdivＺ）｜が大きくなって｜Ｖgs｜が低くなる。このため、ＦＥＴ３１のドレイン電流信号（ｉ１＋ｉ２）の振幅が、周波数が低くなるほど低くなる。
図３は、Ｖgsの周波数特性を示しており、低周波数帯域においてＶgsが低くなり、また、抵抗６１の値Ｒが大きくなるほどこの傾向が著しくなる。
（Ｂ）一方、終端回路２９には終端抵抗２９１に直列接続されたキャパシタ２９２が含まれているので、低周波数帯域においては、周波数が低くなるほど終端回路２９のインピーダーンスＺtが大きくなる。このため、ＦＥＴ３１のドレイン電流信号（ｉ１＋ｉ２）のうち、ＦＥＴ３１のドレインから出力端子ＯＵＴ側へ流れる信号ｉ２の方が、終端回路２９側へ流れる信号ｉ１よりも大きくなる。
すなわち、周波数が低くなるほど、
ｉ２／（ｉ１＋ｉ２）＝Ｚt／（Ｚt＋Ｒl）
＝１／（１＋（Ｒl／Ｚt））
の絶対値が大きくなる。ここに、Ｒlは出力端子ＯＵＴに接続された負荷抵抗であり、出力伝送線路２０の特性インピーダーンスにほぼ等しい。また、終端抵抗２９１の抵抗値及びキャパシタ２９２の容量をそれぞれＲt及びＣtで表すと、終端回路２９のインピーダーンスＺtは、
Ｚt＝Ｒt＋１／（ｊωＣt）
と表される。Ｒtは、出力伝送線路２０の特性インピーダーンスにほぼ等しくされている。
以上の（Ａ）と（Ｂ）とから、上記パラメータを適当に定めることにより、ｉ２の振幅を低周波数帯域においてほぼ一定にすることが可能となる。ＦＥＴ３２〜３４についてもＦＥＴ３１と同様である。
したがって、分布増幅器のゲインＧ＝Ｖout／Ｖｉ＝４・ｉ２・Ｒl／Ｖiを、低周波数帯域においてもほぼフラットにすることが可能となる。
図４は、このような作用により分布増幅器のゲインが、５００ＭＨｚ以下の低周波数帯域において平坦性が改善され、６０ＧＨｚ以下の周波数帯域においてフラットになった場合を示している。
［第２実施形態］
図５は、本発明の第２実施形態の分布増幅器を示す。
この回路では、ＦＥＴ３１のドレインと出力伝送線路２０との間にＦＥＴ３１Ａが接続されている。すなわち、ＦＥＴ３１とＦＥＴ３１Ａとがカスケード接続されている。ＦＥＴ３１Ａのゲートは、キャパシタ８１により交流接地され、また、このゲートには抵抗６１Ａを介してゲートバイアス電圧ＶＧＧＡが印加される。他の増幅段についても同様である。
公知のように、このようなカスケード接続により、ミラー効果が抑制されて、ゲインがフラットになる周波数範囲がより広くなる。
抵抗６１とキャパシタ７１との直列接続回路による効果は、上記第１実施形態の場合と同様である。
［第３実施形態］
図６は、本発明の第３実施形態の分布増幅器を示す。
この回路では、図５のＦＥＴ３１ＡとＦＥＴ３１とのカスケード接続の替わりに、デュアルゲートＦＥＴ３１Ｂが用いられている。他の増幅段についても同様である。
このような回路の動作は、図５のそれと同様である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、入力伝送線路と出力伝送線路との間に接続された増幅回路の個数は、４に限定されず、２以上であればよい。
また、増幅回路素子としてのトランジスタは、使用周波数帯域に応じて選定され、ＭＥＳ(Metal Semiconductor)構造に限定されず、ＭＩＳ(Metal Insulator Semiconductor)構造又はバイポーラ形であってもよい。ＭＥＳ形の場合、ＨＥＭＴ(Heigh Electron Mobility Transistor)であってもよく、また、バイポーラ形の場合、ＨＢＴ(Hetero Bipolar Transistor)であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の分布増幅器を示す回路図である。
【図２】図１中のＦＥＴのゲート周辺の等価回路図である。
【図３】このＦＥＴのゲート・ソース間電圧Ｖgsの周波数特性図である。
【図４】図１の分布増幅器のゲインの周波数特性図である。
【図５】本発明の第２実施形態の分布増幅器を示す回路図である。
【図６】本発明の第３実施形態の分布増幅器を示す回路図である。
【図７】従来の典型的な分布増幅器を示す回路図である。
【図８】従来の他の分布増幅器を示す回路図である。
【符号の説明】
１０ 入力伝送線路
２０ 出力伝送線路
１１〜１８、２１〜２８ 要素
１９、２９１ 終端抵抗
２９ 終端回路
２９２、５１〜５４、７１、８１ キャパシタ
３０ ドレインバイアス電圧生成回路
３１〜３４、３１Ａ ＦＥＴ
３１Ｂ デュアルゲートＦＥＴ
４１〜４４、６１、６１Ａ 抵抗
Ｒl 負荷抵抗
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｖin、Ｖi 入力電圧信号
Ｖout 出力電圧信号
ＶＧＧ、ＶＧＧＡ ゲートバイアス電圧
ＶＤＤ ドレインバイアス電圧
本発明は、分布増幅器に関する。
【従来の技術】
分布増幅器は、広帯域特性を有するので、ＥＯ変換前やＯＥ変換後の段などに用いられている。
図７は、従来の典型的な分布増幅器を示す。
要素２１〜２８を有する出力側伝送線路２０の終端回路２９は、伝送線路２０の特性インピーダンスにほぼ等しい終端抵抗２９１と、交流接地用のキャパシタ２９２とが直列接続され、このキャパシタ２９２により、ドレインバイアス電圧ＶＤＤが終端抵抗２９１に流れて電力が消費されるのを防止することができる。Ｖin＝０のとき、Ｖout＝０であり、ＦＥＴ３１〜３４の各々のゲート及びドレインにそれぞれ直流のゲートバイアス電圧ＶＧＧ及びドレインバイアス電圧ＶＤＤが印加され、ＦＥＴ３１〜３４の各々に直流バイアス電流が流れる。
バイアス電圧ＶＧＧに入力電圧信号Ｖinを重ね合わせると、信号Ｖinが入力伝送線路１０上を伝播し、その一部がＦＥＴ３１〜３４のゲートに印加される。例えばＦＥＴ３１については、該バイアス電流に信号成分（ｉ１＋ｉ２）が重ね合わされる。ここに、ｉ１及びｉ２はそれぞれ、出力伝送線路２０の終端回路２９側及び出力端子ＯＵＴ側に流れる電流である。ＦＥＴ３１〜３４でそれぞれ増幅された電流のうち、出力端子ＯＵＴへ流れるものは、入力端子ＩＮから出力端子ＯＵＴまでの各経路の長さが同一であるので、出力端子ＯＵＴで互いに同一位相となって、強め合う。
ゲインの周波数特性をより広帯域にするには、ＦＥＴ３１〜３４のゲート容量を小さくする必要がある。しかし、ゲート容量を小さくすると、ＦＥＴ３１〜３４の増幅率が低下する。
この問題を解決するために、図８に示す如く、ＦＥＴ３１〜３４のゲートと入力伝送線路１０との間にそれぞれキャパシタ５１〜５４を接続することによりゲート容量との合成容量を低減した分布増幅器が用いられている。この構成の場合、ゲートバイアス電圧ＶＧＧは抵抗４１〜４４を介してＦＥＴ３１〜３４のゲートに印加される。
【発明が解決しようとする課題】
図７及び図８のいずれの分布増幅器についても、入力電圧信号Ｖinの高周波成分については、キャパシタ２９２のインピーダンスを無視することができるので、ＦＥＴ３１のドレインから見た終端回路２９側及び出力端子ＯＵＴ側のインピーダンスはほぼ特性インピーダンスに等しくなり、ｉ１＝ｉ２となる。これは、ＦＥＴ３２〜３４についても同様である。
しかし、入力電圧信号Ｖinの低周波成分についてはキャパシタ２９２のインピーダンスを無視することができないので、ｉ１＜ｉ２となる。これは、ＦＥＴ３２〜３４についても同様である。このため、図４に示す如く、分布増幅器のゲインが低周波数帯域において、周波数が低くなるほど、フラットな高周波数帯域よりも高くなる。
これを防止するためにキャパシタ２９２を省略すれば、終端抵抗２９１の端子間にドレインバイアス電圧ＶＤＤが印加されて分布増幅器の消費電力が増大する。
本発明の目的は、このような問題点に鑑み、出力伝送線路の終端回路に交流接地用キャパシタを用いた場合における低周波数帯域でのゲインの平坦性を改善することが可能な分布増幅器を提供することにある。
【課題を解決するための手段及びその作用効果】
請求項１では、例えば図１に示す如く、入力伝送線路（１０）と出力伝送線路（２０）との間に複数の増幅回路が接続され、各増幅回路に増幅用トランジスタ（３１〜３４）を備え、該トランジスタの制御入力端には該入力伝送路（１０）が結合され、該出力伝送線路（２０）に終端回路（２９）が接続され、該終端回路は第１キャパシタ（２９２）と第１抵抗（２９１）とが直列接続されている分布増幅器において、
該トランジスタの制御入力端と基準電位との間に第２キャパシタ（７１）と第２抵抗（６１）との直列接続回路が接続され、該直列接続回路のインピーダンスは、該トランジスタの入力インピーダンスと比べて、所定周波数より低い周波数帯域で低くなり該所定周波数より高い周波数帯域で高くなるように定められている。
第２キャパシタ（７１）と第２抵抗（６１）との直列接続回路を流れる電流は、高周波数帯域においては無視することができるが、低周波数帯域においては無視できず、周波数が低くなるほど該トランジスタの入力信号が低下して、該トランジスタの出力信号が低下する。一方、終端回路（２９）には第１抵抗（２９１）に直列接続された第１キャパシタ（２９２）が含まれているので、低周波数帯域においては、周波数が低くなるほど終端回路（２９）のインピーダーンスが大きくなる。このため、該トランジスタの出力信号（ｉ１＋ｉ２）のうち、該トランジスタから該出力伝送線路（２０）の出力端子（ＯＵＴ）側へ流れる信号（ｉ２）の方が、反対方向の終端回路（２９）側へ流れる信号（ｉ１）よりも大きくなる。
したがって、出力端子（ＯＵＴ）側へ流れる信号（ｉ２）の振幅を低周波数帯域において平坦化することが可能となる。すなわち、分布増幅器の低周波数帯域におけるゲインの平坦性を改善することができる。
請求項２の分布増幅器では、請求項１において、上記第２抵抗を介して上記トランジスタの上記制御入力端にバイアス電圧（ＶＧＧ）が印加される。
請求項３の分布増幅器では、請求項２において、上記トランジスタはＦＥＴであり、該ＦＥＴは、上記制御入力端としてのゲート電極と、上記出力伝送線路に結合されたドレイン電極と、上記基準電位が印加されるソース電極とを有する。請求項４の分布増幅器では、請求項３において、上記増幅回路は、上記トランジスタと上記出力伝送線路との間に、該トランジスタにカスケード接続されたトランジスタを有する。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の分布増幅器を示す。この回路は、図８の回路を、低周波数帯域でゲインがフラットな形になるように改良したものであり、半導体基板上、例えば化合物半導体チップに形成されている。
入力伝送線路１０の要素１１〜１８及び出力伝送線路２０の要素２１〜２８はいずれも、伝送線路又はインダクタである。インダクタの場合には、トランジスタのゲート容量及びキャパシタ５１〜５４が線路と結合して、入力伝送線路１０及び出力伝送線路２０が構成される。
伝送線路１０と２０との間には、増幅回路素子としてＦＥＴ３１〜３４が結合されている。すなわち、ｉ＝１〜４の各ｉについて、ＦＥＴ３ｉのドレイン及びソースがそれぞれ出力伝送線路２０及びグランド電位に接続され、ＦＥＴ３ｉのゲートがキャパシタ５ｉを介して入力伝送線路１０に接続され、抵抗４ｉと６ｉの直列接続を介してＦＥＴ３ｉのゲートにバイアス電圧ＶＧＧが印加されている。
ＦＥＴ３１〜３４は、周波数帯域を広くするためにＭＥＳ形が用いられている。
入力伝送線路１０の一端である入力端子ＩＮには、入力電圧信号Ｖinが印加される。入力伝送線路１０の他端は、終端抵抗１９を介し接地されている。出力伝送線路２０の一端は、一方では終端回路２９を介して接地され、他方ではドレインバイアス電圧ＶＤＤを生成する回路３０に接続されている。
終端回路２９は、伝送線路２０の特性インピーダンスにほぼ等しい値の終端抵抗２９１と、交流接地用のキャパシタ２９２とが直列接続されている。出力伝送線路２０の他端である出力端子ＯＵＴから、電圧（ＶＤＤ＋Ｖout）が取り出される。
図１の回路は、ＦＥＴ３１のゲートとグランド電位との間に、抵抗６１とキャパシタ７１とが直列接続され、他のＦＥＴについても同様である点で、図８の回路と相違している。
図２は、図１のＦＥＴ３１のゲート周辺の等価回路を示す。
図２中、Ｃgs、ｇm、Ｒds及びＣdsはそれぞれ、ＦＥＴ３１のゲート・ソース間容量、相互コンダクタンス、ドレイン・ソース間の抵抗及び容量である。図２では、ＦＥＴ３１のゲート・ドイレン間容量がＣgsに比し小さくて無視できるものと仮定してこれが図示省略されている。
ＦＥＴ３１のＣgsと、抵抗６１とキャパシタ７１の直列接続回路との並列回路の合成インピーダンスＺは、次式で表される。
Ｚ＝Ｚgs・Ｚcr／（Ｚgs＋Ｚcr） ・・・（１）
ここにＺgsはＦＥＴ３１のゲート・ソース間のインピーダーンスであり、Ｚcrは該直列接続回路のインピーダーンスであり、虚数単位をｊ、角周波数をω、キャパシタ７１の容量をＣdcで表すと、これらは次式で表される。
Ｚgs＝１／（ｊωＣgs） ・・・（２）
Ｚcr＝Ｒ＋１／（ｊωＣdc） ・・・（３）
キャパシタ５１の入力側電極に電圧信号Ｖiが印加されたときのＦＥＴ３１のゲート・ソース間に印加される電圧Ｖgsは、キャパシタ５１の容量をＣdivで表すと、次式で表される。
Ｖgs＝Ｖｉ・Ｚ／（Ｚ＋１／（ｊωＣdiv））
＝Ｖｉ／（１＋１／（ｊωＣdivＺ）） ・・・（４）
インピーダンスＺcrは、インピーダンスＺgsと比べて、低周波数帯域において低くなり高周波数帯域において高くなるように定められている。すなわち、低周波数帯域において、
｜Ｒ＋１／（ｊωＣdc）｜＜１／ωＣgs
∴ ｜ｊωＣgsＲ＋Ｃgs／Ｃdc｜＜１ ・・・（５）
が成立し、高周波数帯域において、
｜ｊωＣgsＲ＋Ｃgs／Ｃdc｜＞１ ・・・（６）
が成立するように、該直列接続回路のパラメータＲ及びＣdcが定められている。
（Ａ）これにより、該直列接続回路を流れる電流は、高周波数帯域においては無視することができるが、低周波数帯域においては無視できず、周波数が低くなるほどＦＥＴ３１のゲート・ソース間へ流れる電流が少なくなって、ＦＥＴ３１のゲート・ソース間の電圧信号振幅｜Ｖgs｜が低くなる。すなわち、上式（４）においてωが小さくなるほど｜１／（ｊωＣdivＺ）｜が大きくなって｜Ｖgs｜が低くなる。このため、ＦＥＴ３１のドレイン電流信号（ｉ１＋ｉ２）の振幅が、周波数が低くなるほど低くなる。
図３は、Ｖgsの周波数特性を示しており、低周波数帯域においてＶgsが低くなり、また、抵抗６１の値Ｒが大きくなるほどこの傾向が著しくなる。
（Ｂ）一方、終端回路２９には終端抵抗２９１に直列接続されたキャパシタ２９２が含まれているので、低周波数帯域においては、周波数が低くなるほど終端回路２９のインピーダーンスＺtが大きくなる。このため、ＦＥＴ３１のドレイン電流信号（ｉ１＋ｉ２）のうち、ＦＥＴ３１のドレインから出力端子ＯＵＴ側へ流れる信号ｉ２の方が、終端回路２９側へ流れる信号ｉ１よりも大きくなる。
すなわち、周波数が低くなるほど、
ｉ２／（ｉ１＋ｉ２）＝Ｚt／（Ｚt＋Ｒl）
＝１／（１＋（Ｒl／Ｚt））
の絶対値が大きくなる。ここに、Ｒlは出力端子ＯＵＴに接続された負荷抵抗であり、出力伝送線路２０の特性インピーダーンスにほぼ等しい。また、終端抵抗２９１の抵抗値及びキャパシタ２９２の容量をそれぞれＲt及びＣtで表すと、終端回路２９のインピーダーンスＺtは、
Ｚt＝Ｒt＋１／（ｊωＣt）
と表される。Ｒtは、出力伝送線路２０の特性インピーダーンスにほぼ等しくされている。
以上の（Ａ）と（Ｂ）とから、上記パラメータを適当に定めることにより、ｉ２の振幅を低周波数帯域においてほぼ一定にすることが可能となる。ＦＥＴ３２〜３４についてもＦＥＴ３１と同様である。
したがって、分布増幅器のゲインＧ＝Ｖout／Ｖｉ＝４・ｉ２・Ｒl／Ｖiを、低周波数帯域においてもほぼフラットにすることが可能となる。
図４は、このような作用により分布増幅器のゲインが、５００ＭＨｚ以下の低周波数帯域において平坦性が改善され、６０ＧＨｚ以下の周波数帯域においてフラットになった場合を示している。
［第２実施形態］
図５は、本発明の第２実施形態の分布増幅器を示す。
この回路では、ＦＥＴ３１のドレインと出力伝送線路２０との間にＦＥＴ３１Ａが接続されている。すなわち、ＦＥＴ３１とＦＥＴ３１Ａとがカスケード接続されている。ＦＥＴ３１Ａのゲートは、キャパシタ８１により交流接地され、また、このゲートには抵抗６１Ａを介してゲートバイアス電圧ＶＧＧＡが印加される。他の増幅段についても同様である。
公知のように、このようなカスケード接続により、ミラー効果が抑制されて、ゲインがフラットになる周波数範囲がより広くなる。
抵抗６１とキャパシタ７１との直列接続回路による効果は、上記第１実施形態の場合と同様である。
［第３実施形態］
図６は、本発明の第３実施形態の分布増幅器を示す。
この回路では、図５のＦＥＴ３１ＡとＦＥＴ３１とのカスケード接続の替わりに、デュアルゲートＦＥＴ３１Ｂが用いられている。他の増幅段についても同様である。
このような回路の動作は、図５のそれと同様である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、入力伝送線路と出力伝送線路との間に接続された増幅回路の個数は、４に限定されず、２以上であればよい。
また、増幅回路素子としてのトランジスタは、使用周波数帯域に応じて選定され、ＭＥＳ(Metal Semiconductor)構造に限定されず、ＭＩＳ(Metal Insulator Semiconductor)構造又はバイポーラ形であってもよい。ＭＥＳ形の場合、ＨＥＭＴ(Heigh Electron Mobility Transistor)であってもよく、また、バイポーラ形の場合、ＨＢＴ(Hetero Bipolar Transistor)であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の分布増幅器を示す回路図である。
【図２】図１中のＦＥＴのゲート周辺の等価回路図である。
【図３】このＦＥＴのゲート・ソース間電圧Ｖgsの周波数特性図である。
【図４】図１の分布増幅器のゲインの周波数特性図である。
【図５】本発明の第２実施形態の分布増幅器を示す回路図である。
【図６】本発明の第３実施形態の分布増幅器を示す回路図である。
【図７】従来の典型的な分布増幅器を示す回路図である。
【図８】従来の他の分布増幅器を示す回路図である。
【符号の説明】
１０ 入力伝送線路
２０ 出力伝送線路
１１〜１８、２１〜２８ 要素
１９、２９１ 終端抵抗
２９ 終端回路
２９２、５１〜５４、７１、８１ キャパシタ
３０ ドレインバイアス電圧生成回路
３１〜３４、３１Ａ ＦＥＴ
３１Ｂ デュアルゲートＦＥＴ
４１〜４４、６１、６１Ａ 抵抗
Ｒl 負荷抵抗
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｖin、Ｖi 入力電圧信号
Ｖout 出力電圧信号
ＶＧＧ、ＶＧＧＡ ゲートバイアス電圧
ＶＤＤ ドレインバイアス電圧
Claims (5)
- 入力伝送線路と出力伝送線路との間に複数の増幅回路が接続され、各増幅回路に増幅用トランジスタを備え、該トランジスタの制御入力端には該入力伝送路が結合され、該出力伝送線路に終端回路が接続され、該終端回路は第１キャパシタと第１抵抗とが直列接続されている分布増幅器において、
該トランジスタの制御入力端と基準電位との間に第２キャパシタと第２抵抗との直列接続回路が接続され、該直列接続回路のインピーダンスは、該トランジスタの入力インピーダンスと比べて、所定周波数より低い周波数帯域で低くなり該所定周波数より高い周波数帯域で高くなるように定められている、
ことを特徴とする分布増幅器。 - 上記第２抵抗を介して上記トランジスタの上記制御入力端にバイアス電圧が印加されることを特徴とする請求項１記載の分布増幅器。
- 上記トランジスタはＦＥＴであり、該ＦＥＴは、上記制御入力端としてのゲート電極と、上記出力伝送線路に結合されたドレイン電極と、上記基準電位が印加されるソース電極とを有することを特徴とする請求項２記載の分布増幅器。
- 上記増幅回路は、上記トランジスタと上記出力伝送線路との間に、該トランジスタにカスケード接続されたトランジスタを有することを特徴とする請求項３記載の分布増幅器。
- 上記ＦＥＴはデュアルゲートＦＥＴであることを特徴とする請求項３記載の分布増幅器。
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