JP2971110B2 - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体論理集積回路に係り、特にインピー
ダンス整合を必要とする高い動作周波数を有する論理集
積回路の入力回路部の改良に関する。
ダンス整合を必要とする高い動作周波数を有する論理集
積回路の入力回路部の改良に関する。
（従来の技術） 高速で動作させる必要のある半導体論理集積回路を組
み合わせた装置においては、各回路間を接続する配線上
に生じる反射波が問題になる。この反射波の発生を防止
するために、配線の終端部に終端抵抗を設けることが通
常行われる。
み合わせた装置においては、各回路間を接続する配線上
に生じる反射波が問題になる。この反射波の発生を防止
するために、配線の終端部に終端抵抗を設けることが通
常行われる。
第８図にその構成例を示す。図のIC1,IC2,IC3,IC4は
例えば、シリコンのECL回路からなる集積回路である。
この様に、集積回路IC1の出力を長い配線を介して他の
集積回路IC2,IC3,IC4に導く場合、その長い配線の終端
部に図示の用に配線の特性インピーダンスZ0と等しい抵
抗値RLの終端抵抗が設けられる。図に示すように終端抵
抗は、集積回路IC1から最も遠い集積回路IC4の入力端子
近くに配置されていればよい。このため、終端抵抗が集
積回路IC4に内蔵されることがある。また回路の動作周
波数が上がってくると、第８図に示す集積回路IC1の出
力端子に繋がる長い配線から集積回路IC2,IC3,IC4への
分岐を極力短くすることが必要である。この必要性のた
めに各集積回路の本体またはパッケージ内に終端抵抗が
取り込まれる傾向が生じている。
例えば、シリコンのECL回路からなる集積回路である。
この様に、集積回路IC1の出力を長い配線を介して他の
集積回路IC2,IC3,IC4に導く場合、その長い配線の終端
部に図示の用に配線の特性インピーダンスZ0と等しい抵
抗値RLの終端抵抗が設けられる。図に示すように終端抵
抗は、集積回路IC1から最も遠い集積回路IC4の入力端子
近くに配置されていればよい。このため、終端抵抗が集
積回路IC4に内蔵されることがある。また回路の動作周
波数が上がってくると、第８図に示す集積回路IC1の出
力端子に繋がる長い配線から集積回路IC2,IC3,IC4への
分岐を極力短くすることが必要である。この必要性のた
めに各集積回路の本体またはパッケージ内に終端抵抗が
取り込まれる傾向が生じている。
第９図はその様な終端抵抗を内蔵した集積回路の入力
回路部の構成例である。この例では、ノーマリ・オン型
のｎチャネル電界効果トランジスタ（FET）を用いた差
動増幅回路を示している。図示のように差動増幅回路の
入力端子に終端抵抗RLが接続されている。伝送線路の特
性インピーダンスはその構造上の制約から30〜100Ωの
範囲に設定されることが多く、さらに一般的な測定器や
治具類を用いることを考慮して50Ωが最も普通に用いら
れる。終端抵抗RLには前述のようにその伝送線路の特性
インピーダンスに合わせた抵抗値のものが用いられる。
回路部の構成例である。この例では、ノーマリ・オン型
のｎチャネル電界効果トランジスタ（FET）を用いた差
動増幅回路を示している。図示のように差動増幅回路の
入力端子に終端抵抗RLが接続されている。伝送線路の特
性インピーダンスはその構造上の制約から30〜100Ωの
範囲に設定されることが多く、さらに一般的な測定器や
治具類を用いることを考慮して50Ωが最も普通に用いら
れる。終端抵抗RLには前述のようにその伝送線路の特性
インピーダンスに合わせた抵抗値のものが用いられる。
この様な終端抵抗を持つ従来の論理集積回路には、次
のような問題があった。
のような問題があった。
第１に、終端抵抗での消費電力が無視できないことで
ある。例えば一般的な論理振幅1Vを想定すると、50Ωの
終端抵抗での消費電力は20mWになる。多入力の集積回路
では入力端子数だけ終端抵抗が必要であるから、消費電
力の増大は大きい。
ある。例えば一般的な論理振幅1Vを想定すると、50Ωの
終端抵抗での消費電力は20mWになる。多入力の集積回路
では入力端子数だけ終端抵抗が必要であるから、消費電
力の増大は大きい。
第２に、入力部FET、すなわち第８図で言えば、FET1,
FET2のゲート容量と、終端抵抗部からこれらFETのゲー
トまでの配線長に起因する反射があることである。終端
抵抗自体は高周波的に純粋なものが得られるが、上述の
ゲート容量と配線抵抗が終端抵抗に並列に入るため、高
周波動作において負の反射波が生じる。とくに終端抵抗
を集積回路チップとは別に形成して外付けした場合に、
その終端低後部から入力部FETのゲートまでの配線は無
視できないものとなり、反射が大きい問題になる。
FET2のゲート容量と、終端抵抗部からこれらFETのゲー
トまでの配線長に起因する反射があることである。終端
抵抗自体は高周波的に純粋なものが得られるが、上述の
ゲート容量と配線抵抗が終端抵抗に並列に入るため、高
周波動作において負の反射波が生じる。とくに終端抵抗
を集積回路チップとは別に形成して外付けした場合に、
その終端低後部から入力部FETのゲートまでの配線は無
視できないものとなり、反射が大きい問題になる。
第３に、入力部での論理振幅の問題がある。高速論理
集積回路のインターフェースでどの様な論理振幅を選択
するかは、入出力回路の利得性能、外来ノイズや電源ノ
イズに対するマージン、素子のばらつき等を考慮して総
合的に行われるが、現実には0.9Vを下回ることはほとん
どない。これは、内部回路で必要な論理振幅を入力回路
のみで変換することが困難だからである。そしてこの論
理振幅の大きさが、前述の終端抵抗での消費電力を決定
することになる。
集積回路のインターフェースでどの様な論理振幅を選択
するかは、入出力回路の利得性能、外来ノイズや電源ノ
イズに対するマージン、素子のばらつき等を考慮して総
合的に行われるが、現実には0.9Vを下回ることはほとん
どない。これは、内部回路で必要な論理振幅を入力回路
のみで変換することが困難だからである。そしてこの論
理振幅の大きさが、前述の終端抵抗での消費電力を決定
することになる。
（発明が解決しようとする課題） 以上のように高速動作の論理集積回路において入力部
に終端抵抗を設ける従来技術においては、回路の消費電
力増大をもたらし、また入力部ゲート容量等による反射
により高速性能が十分発揮できない、といった問題があ
った。
に終端抵抗を設ける従来技術においては、回路の消費電
力増大をもたらし、また入力部ゲート容量等による反射
により高速性能が十分発揮できない、といった問題があ
った。
本発明は、この様な問題を解決した入力回路を持つ半
導体論理集積回路を提供することを目的とする。
導体論理集積回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体論理集積回路の入力回路を、ゲート
接地型電界効果トランジスタ回路により構成したことを
特徴とする。
接地型電界効果トランジスタ回路により構成したことを
特徴とする。
（作用） ゲート接地の電界効果トランジスタ（FET）では、ソ
ースに入力された信号電流はそのほとんどがドレインに
流れるから、入力インピーダンスは低周波数領域から低
く、またこの入力インピーダンスはFETの相互コンダク
タンスgmを変えることにより変えることができる。した
がって伝送線路のインピーダンスと整合をとることが容
易である。またコレクタに接続される負荷抵抗はFETの
相互コンダクタンスと共に入力回路の利得を決定する。
そしてコレクタ負荷抵抗には、入力信号がない状態では
従来の終端抵抗のように直流電流が流れることはない。
したがってこの入力回路での消費電力は小さいものとな
る。またこのゲート接地FETによって、入力端子からは
論理回路入力部のゲート容量は見えず、高周波領域での
反射は小さい。さらにFETのゲートと交流的接地端子の
間に抵抗およびキャパシタにより帰還回路を入れれば、
特に高周波領域での利得特性が改善され、優れた高周波
動作が可能になる。
ースに入力された信号電流はそのほとんどがドレインに
流れるから、入力インピーダンスは低周波数領域から低
く、またこの入力インピーダンスはFETの相互コンダク
タンスgmを変えることにより変えることができる。した
がって伝送線路のインピーダンスと整合をとることが容
易である。またコレクタに接続される負荷抵抗はFETの
相互コンダクタンスと共に入力回路の利得を決定する。
そしてコレクタ負荷抵抗には、入力信号がない状態では
従来の終端抵抗のように直流電流が流れることはない。
したがってこの入力回路での消費電力は小さいものとな
る。またこのゲート接地FETによって、入力端子からは
論理回路入力部のゲート容量は見えず、高周波領域での
反射は小さい。さらにFETのゲートと交流的接地端子の
間に抵抗およびキャパシタにより帰還回路を入れれば、
特に高周波領域での利得特性が改善され、優れた高周波
動作が可能になる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のGaAs論理集積回路の入力部の構成
である。用いるFETはすべてノーマリ・オン型のｎチャ
ネルMESFETである。入力部の基本構成は、公知の差動論
理回路である。すなわち、差動回路は、ソースが共通接
続されたMESFET−J6,J7を基本とする。これらMESFET−J
6,J7の共通ソースは電流源MESFET−J8および抵抗Rb8を
介して“L"レベル側電源電位ＶSSに接続され、それぞれ
のドレインは負荷抵抗RL6,RL7を介し、電流源抵抗RC2を
介して“H"レベル側電源電位ＶDDに接続されている。こ
の差動回路のMESFET−J6,J7のゲートには、それぞれレ
ベルシフト回路が設けられている。レベルシフト回路
は、MESFET−J11,J21、レベルシフトダイオードD11,D1
2,D21,D22、電流源MESFET−J4,J5および抵抗Rb4,Rb5に
より構成されている。
である。用いるFETはすべてノーマリ・オン型のｎチャ
ネルMESFETである。入力部の基本構成は、公知の差動論
理回路である。すなわち、差動回路は、ソースが共通接
続されたMESFET−J6,J7を基本とする。これらMESFET−J
6,J7の共通ソースは電流源MESFET−J8および抵抗Rb8を
介して“L"レベル側電源電位ＶSSに接続され、それぞれ
のドレインは負荷抵抗RL6,RL7を介し、電流源抵抗RC2を
介して“H"レベル側電源電位ＶDDに接続されている。こ
の差動回路のMESFET−J6,J7のゲートには、それぞれレ
ベルシフト回路が設けられている。レベルシフト回路
は、MESFET−J11,J21、レベルシフトダイオードD11,D1
2,D21,D22、電流源MESFET−J4,J5および抵抗Rb4,Rb5に
より構成されている。
この様な差動論理回路の入力端子に、ゲート接地型の
MESFET−J1,J2を用いた入力回路が設けられている。MES
FET−J1,J2のソースがそれぞれ信号入力端子となり、そ
れらのドレインが差動回路の各入力端子に接続されると
共に、負荷抵抗RL1,RL2を介して電源電位ＶDDに接続さ
れている。MESFET−J1,J2の各ゲートには、ゲート・ソ
ース間に接続された抵抗Rgs1,Rgs2、ゲートと中間電源
電位Vgg間に接続されたRgt1,Rgt2、および両ゲート間に
接続されたキャパシタCggにより帰還回路が構成されて
いる。このキャパシタCggの接続法は、キャパシタCggの
中点が交流的接地と見なせるから、それぞれのゲートと
電源電位Vgg間に別個にキャパシタを設けた場合と等価
の特性が、1/2の容量で実現できる接続法となってい
る。またMESFET−J1,J2のソースと電源電位ＶSSの間に
は保護用の抵抗RL1,RL2が設けられている。
MESFET−J1,J2を用いた入力回路が設けられている。MES
FET−J1,J2のソースがそれぞれ信号入力端子となり、そ
れらのドレインが差動回路の各入力端子に接続されると
共に、負荷抵抗RL1,RL2を介して電源電位ＶDDに接続さ
れている。MESFET−J1,J2の各ゲートには、ゲート・ソ
ース間に接続された抵抗Rgs1,Rgs2、ゲートと中間電源
電位Vgg間に接続されたRgt1,Rgt2、および両ゲート間に
接続されたキャパシタCggにより帰還回路が構成されて
いる。このキャパシタCggの接続法は、キャパシタCggの
中点が交流的接地と見なせるから、それぞれのゲートと
電源電位Vgg間に別個にキャパシタを設けた場合と等価
の特性が、1/2の容量で実現できる接続法となってい
る。またMESFET−J1,J2のソースと電源電位ＶSSの間に
は保護用の抵抗RL1,RL2が設けられている。
第２図は、第１図に用いたゲート接地回路部の一つを
取り出して示している。第３図はさらにその基本回路構
成を示している。第２図を用いてこのゲート接地FET回
路の特性を説明すれば、ソースから見た入力インピーダ
ンスはMESFETの相互コンダクタンスにより設定すること
ができる。この入力インピーダンスを伝送線路の特性イ
ンピーダンスに一致させることにより、入力端子での反
射をなくすことができる。また負荷抵抗RLはMESFETの相
互コンダクタンスと共に回路利得を決定する。抵抗Rgs
およびRgtは帰還抵抗であって、その帰還量は、Rgt/（R
gt＋Rgs）で表される。Rgs＝∞、Rgt＝０とすれば、帰
還量は零となる。この帰還量を適当に設定することによ
り、入力の直線性すなわち入力抵抗の入力レベル依存性
を改善することができる。抵抗Rgtに並列接続されたキ
ャパシタCgtは高周波領域での帰還量を減じる働き、換
言すれば、高周波領域での利得低下を補償する働きをす
る。
取り出して示している。第３図はさらにその基本回路構
成を示している。第２図を用いてこのゲート接地FET回
路の特性を説明すれば、ソースから見た入力インピーダ
ンスはMESFETの相互コンダクタンスにより設定すること
ができる。この入力インピーダンスを伝送線路の特性イ
ンピーダンスに一致させることにより、入力端子での反
射をなくすことができる。また負荷抵抗RLはMESFETの相
互コンダクタンスと共に回路利得を決定する。抵抗Rgs
およびRgtは帰還抵抗であって、その帰還量は、Rgt/（R
gt＋Rgs）で表される。Rgs＝∞、Rgt＝０とすれば、帰
還量は零となる。この帰還量を適当に設定することによ
り、入力の直線性すなわち入力抵抗の入力レベル依存性
を改善することができる。抵抗Rgtに並列接続されたキ
ャパシタCgtは高周波領域での帰還量を減じる働き、換
言すれば、高周波領域での利得低下を補償する働きをす
る。
次に具体的なデータを説明する。
第４図は、第１図の構成において、Rgs1＝Rgs2＝200
Ω、Rgt1＝Rgt2＝45Ω,Cgg＝0.55pFとしたときのゲート
接地MESFETからなる入力回路の入出力特性および入力抵
抗特性である。MESFET−J1,J2には、ゲート長0.5μm,ゲ
ート幅54μｍのノーマリ・オン型を用い、負荷抵抗をRL
＝126Ω、電源はVDD＝0V,Vgg＝−2V,VBB＝−4.4V,Vss＝
−5.2Vとした。第５図は帰還抵抗がない場合、すなわち
Rgs1＝Rgs2＝∞、Rgt1＝Rgt2＝０の場合である。これら
を比較して明らかなように、帰還抵抗を入れることよ
り、入力電流−４〜0mAの範囲で入力抵抗の直線性は大
きく改善されて、目標値50Ωが広い範囲で実現されてい
る。また、入力電圧と出力電圧の傾きから、このゲート
接地MESFET部で約２倍の利得が得られている。
Ω、Rgt1＝Rgt2＝45Ω,Cgg＝0.55pFとしたときのゲート
接地MESFETからなる入力回路の入出力特性および入力抵
抗特性である。MESFET−J1,J2には、ゲート長0.5μm,ゲ
ート幅54μｍのノーマリ・オン型を用い、負荷抵抗をRL
＝126Ω、電源はVDD＝0V,Vgg＝−2V,VBB＝−4.4V,Vss＝
−5.2Vとした。第５図は帰還抵抗がない場合、すなわち
Rgs1＝Rgs2＝∞、Rgt1＝Rgt2＝０の場合である。これら
を比較して明らかなように、帰還抵抗を入れることよ
り、入力電流−４〜0mAの範囲で入力抵抗の直線性は大
きく改善されて、目標値50Ωが広い範囲で実現されてい
る。また、入力電圧と出力電圧の傾きから、このゲート
接地MESFET部で約２倍の利得が得られている。
第６図は、同じくその入力回路の利得の周波数特性で
ある。キャパシタCgg（＝0.55pF）がある場合とない場
合を比較して示している。キャパシタCggを入れること
によって、例えば10GHzの点で比較して利得が約2.4dB改
善されている。
ある。キャパシタCgg（＝0.55pF）がある場合とない場
合を比較して示している。キャパシタCggを入れること
によって、例えば10GHzの点で比較して利得が約2.4dB改
善されている。
一般にパルス信号を通すべき回路は、周波数特性がフ
ラットな範囲を使うことが必要である。利得が小さくな
ると振幅が振り切れなくなり、正常な論理振幅が得られ
なくなるからである。したがってこの実施例のようにキ
ャパシタCggを挿入して高周波特性領域での利得低下を
補償することにより、高速論理動作が可能になる。
ラットな範囲を使うことが必要である。利得が小さくな
ると振幅が振り切れなくなり、正常な論理振幅が得られ
なくなるからである。したがってこの実施例のようにキ
ャパシタCggを挿入して高周波特性領域での利得低下を
補償することにより、高速論理動作が可能になる。
また第４図で説明したようにこの実施例の入力回路で
は、単なる終端のみでなく利得が得られる。この入力回
路での利得は、内部論理振幅を得ることのみを考えれ
ば、インターフェースの信号レベルが十分であれば必ず
しも必要ではない。しかし同じ内部論理振幅を得る条件
でインターフェースレベルを下げることができれば、す
なわちインターフェースの論理振幅が小さければ、それ
だけ電力を低減することができる。具体的に第４図のデ
ータでいえば、 0.552/0.952〜0.335 すなわち約1/3まで電力を削減することができる。これ
は入出力インターフェースのためにかなりの電力を消費
している従来技術に対して有効である。
は、単なる終端のみでなく利得が得られる。この入力回
路での利得は、内部論理振幅を得ることのみを考えれ
ば、インターフェースの信号レベルが十分であれば必ず
しも必要ではない。しかし同じ内部論理振幅を得る条件
でインターフェースレベルを下げることができれば、す
なわちインターフェースの論理振幅が小さければ、それ
だけ電力を低減することができる。具体的に第４図のデ
ータでいえば、 0.552/0.952〜0.335 すなわち約1/3まで電力を削減することができる。これ
は入出力インターフェースのためにかなりの電力を消費
している従来技術に対して有効である。
第７図は、本発明の他の実施例の構成である。先の実
施例では差動型論理回路を説明したが、この実施例はシ
ングルエンド型の論理回路の場合である。すなわち入力
段は、ドライバMESFET−J3と負荷MESFET−J4により構成
されたインバータとなっている。その入力端子に先の実
施例と同様にゲート接地型のMESFET−J1を用いた入力回
路を設けている。MESFET−J1のドレインに設けられる負
荷としてこの実施例では、MESFET−J2を用いている。
施例では差動型論理回路を説明したが、この実施例はシ
ングルエンド型の論理回路の場合である。すなわち入力
段は、ドライバMESFET−J3と負荷MESFET−J4により構成
されたインバータとなっている。その入力端子に先の実
施例と同様にゲート接地型のMESFET−J1を用いた入力回
路を設けている。MESFET−J1のドレインに設けられる負
荷としてこの実施例では、MESFET−J2を用いている。
この実施例によっても、先の実施例と同様の効果が得
られる。
られる。
本発明は上記した実施例に限られるものではない。例
えば実施例では、MESFETを用いたが、MOS型のFETを用い
ても同様に本発明を適用することができる。またｎチャ
ネルに代ってｐチャネルを用いても、同様に本発明は有
効である。
えば実施例では、MESFETを用いたが、MOS型のFETを用い
ても同様に本発明を適用することができる。またｎチャ
ネルに代ってｐチャネルを用いても、同様に本発明は有
効である。
［発明の効果］ 以上述べたように本発明によれば、ゲート接地型FET
を用いて入力回路を構成することにより、消費電力が低
減され、優れた高速動作特性が得られる論理集積回路を
得ることができる。
を用いて入力回路を構成することにより、消費電力が低
減され、優れた高速動作特性が得られる論理集積回路を
得ることができる。
第１図は本発明の一実施例の回路構成を示す図、 第２図はその入力回路構成を取り出して示す図、 第３図は同じくその基本回路を示す図、 第４図は実施例の入力回路部の特性を示す図、 第５図は帰還抵抗がない場合の入力回路部の特性を示す
図、 第６図は入力回路部の利得の周波数特性を示す図、 第７図は他の実施例の回路構成を示す図、 第８図は従来の終端法を説明するための図、 第９図は終端抵抗を内蔵した論理集積回路構成例を示す
図である。 J1,J2……入力回路MESFET、RL1,RL2……負荷抵抗、Rgs
1,Rgs2,Rgt1,Rgt2……帰還抵抗、Cgg……補償用キャパ
シタ。
図、 第６図は入力回路部の利得の周波数特性を示す図、 第７図は他の実施例の回路構成を示す図、 第８図は従来の終端法を説明するための図、 第９図は終端抵抗を内蔵した論理集積回路構成例を示す
図である。 J1,J2……入力回路MESFET、RL1,RL2……負荷抵抗、Rgs
1,Rgs2,Rgt1,Rgt2……帰還抵抗、Cgg……補償用キャパ
シタ。
Claims (3)
- 【請求項１】半導体基板に集積形成された論理回路と、
この論理回路への入力信号を取り込むために前記基板に
形成されたゲート接地型電界効果トランジスタを用いた
入力回路とを具備し、 前記入力回路は、電界効果トランジスタのゲートに帰還
抵抗が設けられて、ドレインが負荷抵抗を介して電源端
子に接続されて構成されていることを特徴とする半導体
論理集積回路。 - 【請求項２】前記入力回路は、前記帰還抵抗に並列に高
周波利得補償用のキャパシタが設けられている請求項１
記載の半導体論理集積回路。 - 【請求項３】前記入力回路は、差動増幅回路の各入力回
路として２個配置され、前記高周波利得補償用のキャパ
シタが２個の電界効果トランジスタのゲート間に接続さ
れたことを特徴とする請求項２記載の半導体論理集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225356A JP2971110B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225356A JP2971110B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04108216A JPH04108216A (ja) | 1992-04-09 |
| JP2971110B2 true JP2971110B2 (ja) | 1999-11-02 |
Family
ID=16828062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225356A Expired - Fee Related JP2971110B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2971110B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033637A (ja) | 2007-07-30 | 2009-02-12 | Panasonic Corp | レベル変換回路 |
| JP5559116B2 (ja) * | 2011-09-14 | 2014-07-23 | 株式会社東芝 | 信号出力回路 |
| US10581420B2 (en) * | 2018-07-20 | 2020-03-03 | Nanya Technology Corporation | Semiconductor device |
-
1990
- 1990-08-29 JP JP2225356A patent/JP2971110B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04108216A (ja) | 1992-04-09 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
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