JPS61102069A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61102069A JPS61102069A JP22291784A JP22291784A JPS61102069A JP S61102069 A JPS61102069 A JP S61102069A JP 22291784 A JP22291784 A JP 22291784A JP 22291784 A JP22291784 A JP 22291784A JP S61102069 A JPS61102069 A JP S61102069A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はへテロ接合界面Ｃ：電子親和力の差に、より
誘起される２次元的な電子の蓄積層を導電チャネルとす
るヘテロ接合を利用した電界効果トランジスタに係わり
、特に電流飽和特性、電流遮断特性（ピンチオフ特性）
に優れた電界効果トランジスタに関する。
誘起される２次元的な電子の蓄積層を導電チャネルとす
るヘテロ接合を利用した電界効果トランジスタに係わり
、特に電流飽和特性、電流遮断特性（ピンチオフ特性）
に優れた電界効果トランジスタに関する。
ｎ型の不純物を含んだ電子親和力の小さい半導体層と１
、実質的に不純物を含まない電子親和力の大きい半導体
層の間にヘテロ接合を形成すると両者の電子親和力の差
に起因して界面に２次元的な電子の蓄積層が形成される
。この電子蓄積層を導電チャネルとして利用する電界効
果トランジスタは高電子移動度トランジスタ（ＨＥＭＴ
） 、或いは選択ドープ電界効果トランジスタ（ＭＤ
ＦＥＴ ）等の名称で知られており、通常の金属−半導
体電界効果トランジスタ（ＭＢ８ＦＥＴ ）に比べ高周
波特性に優れている。
、実質的に不純物を含まない電子親和力の大きい半導体
層の間にヘテロ接合を形成すると両者の電子親和力の差
に起因して界面に２次元的な電子の蓄積層が形成される
。この電子蓄積層を導電チャネルとして利用する電界効
果トランジスタは高電子移動度トランジスタ（ＨＥＭＴ
） 、或いは選択ドープ電界効果トランジスタ（ＭＤ
ＦＥＴ ）等の名称で知られており、通常の金属−半導
体電界効果トランジスタ（ＭＢ８ＦＥＴ ）に比べ高周
波特性に優れている。
通常、高電子移動度トランジスタは第３図に示す様に、
半絶縁基板（例えばＧａＡｓ ）上に電子親和の大きい
ノンドープの半導体層（例えばＧａＡｓ）を比較的厚く
（〜１＃ｍ）エピタキシアル成長し、更１：その上（：
ｎ型の不純物を含有した電子親和力の小さい半導体層（
例えばＡｌＧａＡｓ ）をエピタキシアル成長した構造
を持っている。ヘテロ接合界面に形成されるチャネルへ
のオーミック接触は半導体表面から形成された低抵抗の
合金属を介して行なわれる。
半絶縁基板（例えばＧａＡｓ ）上に電子親和の大きい
ノンドープの半導体層（例えばＧａＡｓ）を比較的厚く
（〜１＃ｍ）エピタキシアル成長し、更１：その上（：
ｎ型の不純物を含有した電子親和力の小さい半導体層（
例えばＡｌＧａＡｓ ）をエピタキシアル成長した構造
を持っている。ヘテロ接合界面に形成されるチャネルへ
のオーミック接触は半導体表面から形成された低抵抗の
合金属を介して行なわれる。
この様な構造のトランジスタが良好な高周波特性を示す
事は実験的に検証されてきているが、チャネル長の短か
い素子を作製した場合、電流飽和領域での飽和特性が必
ずしも良好ではなく、また、ゲートに逆電圧を印加した
際の電流遮断特性も十分でない場合が多かった。飽和特
性、遮断特性の低下は電流かへテロ接合界面より下の半
導体層中に回り込んで流れる現象に起因するものである
事は定性的には理解され、特性改善の為に、半導体基板
とチャネル層の間に電子親和力の小さい層を導入し、こ
こに電位障壁を形成する試みも発表されているが、電流
の回り込みの定量的理解がなされていないために、この
層を導電チャネルよりどの程度の深さく：形成する事が
有効であるか等については明確にされていなかった。
事は実験的に検証されてきているが、チャネル長の短か
い素子を作製した場合、電流飽和領域での飽和特性が必
ずしも良好ではなく、また、ゲートに逆電圧を印加した
際の電流遮断特性も十分でない場合が多かった。飽和特
性、遮断特性の低下は電流かへテロ接合界面より下の半
導体層中に回り込んで流れる現象に起因するものである
事は定性的には理解され、特性改善の為に、半導体基板
とチャネル層の間に電子親和力の小さい層を導入し、こ
こに電位障壁を形成する試みも発表されているが、電流
の回り込みの定量的理解がなされていないために、この
層を導電チャネルよりどの程度の深さく：形成する事が
有効であるか等については明確にされていなかった。
本発明は上記の点に鑑み、短チヤネル化した場合にも良
好な電流飽和特性と電流遮断特性を有するヘテロ接合電
界効果トランジスタを提供する事を目的とする。
好な電流飽和特性と電流遮断特性を有するヘテロ接合電
界効果トランジスタを提供する事を目的とする。
本発明の電界効果トランジスタは前述したヘテロ接合界
面からの電流の基板側への回り込みを防ぐため、電子親
和力が小さく、実質的に不純物を含していない半導体層
が、ソース、ドレイン電極に接触して半導体表面より形
成されている低抵抗領域の深さよりも浅い位置にまで形
成されている事を特徴としている。
面からの電流の基板側への回り込みを防ぐため、電子親
和力が小さく、実質的に不純物を含していない半導体層
が、ソース、ドレイン電極に接触して半導体表面より形
成されている低抵抗領域の深さよりも浅い位置にまで形
成されている事を特徴としている。
本発明は以下に述べる知見に基づいている。半導体素子
内部の電位、キャリア、電流等の分布を正確にシミュレ
ートできる２次元モデルを開発し、 ゛これを用いて従
来構造の高電子移動度トランジスタの解析を行なった結
果、ヘテロ接合界面より基板側への電流の回り込みの深
さは、ソース、ドレイン電極下に形成されている低抵抗
領域の深さシー密接に関連している事が明らかシ：なっ
た。第４図は計算された素子内部の電流分布の１例であ
る。
内部の電位、キャリア、電流等の分布を正確にシミュレ
ートできる２次元モデルを開発し、 ゛これを用いて従
来構造の高電子移動度トランジスタの解析を行なった結
果、ヘテロ接合界面より基板側への電流の回り込みの深
さは、ソース、ドレイン電極下に形成されている低抵抗
領域の深さシー密接に関連している事が明らかシ：なっ
た。第４図は計算された素子内部の電流分布の１例であ
る。
この素子は１μｍのゲート長を有し、ソース、ドレイン
電極下に低抵抗の合金属がチャネルより０．１５ｊｍの
深さにまで形成されている。第４図より明らかな様にゲ
ート電極のドレイン側端に生じる電流の基板側への回り
込みはこの合金層の深さ程度に達している。これは、ド
レイン電極に印加された電圧によって生じるゲート端近
傍の伝導帯の形状の変化が、低抵抗領域の形状に左右さ
れる事によっている。従って、基板側への電流の回り込
みを抑制するにはソース、ドレイン電極下の低抵抗領域
なヘテロ接合界面ぎりぎりの深さにまで形成する事が効
果があるが、チャネル領域との間の抵抗を小さく押える
にはこの様な方法は望ましくなく、また、低抵抗領域の
深さの制御を精密に行なう必要があるため菓子作製が難
しくなる。
電極下に低抵抗の合金属がチャネルより０．１５ｊｍの
深さにまで形成されている。第４図より明らかな様にゲ
ート電極のドレイン側端に生じる電流の基板側への回り
込みはこの合金層の深さ程度に達している。これは、ド
レイン電極に印加された電圧によって生じるゲート端近
傍の伝導帯の形状の変化が、低抵抗領域の形状に左右さ
れる事によっている。従って、基板側への電流の回り込
みを抑制するにはソース、ドレイン電極下の低抵抗領域
なヘテロ接合界面ぎりぎりの深さにまで形成する事が効
果があるが、チャネル領域との間の抵抗を小さく押える
にはこの様な方法は望ましくなく、また、低抵抗領域の
深さの制御を精密に行なう必要があるため菓子作製が難
しくなる。
本発明の構造は、ソース・ドレイン電極下の低抵抗領域
の達する深さよりも浅い位置に電子親和力の小さい半導
体層を配し、電流の回り込みを抑制する電位障壁を形成
するものであり、上記の様な特性上、或いは素子作製上
の問題を回避する事ができる。
の達する深さよりも浅い位置に電子親和力の小さい半導
体層を配し、電流の回り込みを抑制する電位障壁を形成
するものであり、上記の様な特性上、或いは素子作製上
の問題を回避する事ができる。
以上に述べた様に、本発明の構造の素子では、素子作製
上の困難、並び１：抵抗成分の増加等を伴なう・事なく
、短チヤネル化した場合にも良好な電流飽和特性、電流
遮断特性が得られる効果がある。
上の困難、並び１：抵抗成分の増加等を伴なう・事なく
、短チヤネル化した場合にも良好な電流飽和特性、電流
遮断特性が得られる効果がある。
第１図は、本発明の素子構造をＧａＡｓとＡｌＧａＡｓ
を用いて作製した場合の実施例を示したものである。こ
の素子は以下の様にして作製される。まず、半絶縁基板
１１上に直接、或いはバッファ層となるζ ノンドープＧａＡｓ層を介して図中１２で示した電子親
和力の小さいＡＩＧａＡｓｍをノンドープでエピタキシ
アル成長する。この層の上にチャネル層となるノンドー
プのＧａＡｓ層１３を電流の回り込みが素子特性に重大
な影響を与えない範囲の厚さに成長する。
を用いて作製した場合の実施例を示したものである。こ
の素子は以下の様にして作製される。まず、半絶縁基板
１１上に直接、或いはバッファ層となるζ ノンドープＧａＡｓ層を介して図中１２で示した電子親
和力の小さいＡＩＧａＡｓｍをノンドープでエピタキシ
アル成長する。この層の上にチャネル層となるノンドー
プのＧａＡｓ層１３を電流の回り込みが素子特性に重大
な影響を与えない範囲の厚さに成長する。
ついで、チャネルに電子を供給するｎ型の不純物（ＳＬ
等）を含んだｋｌ ＧａＡ ｓ層１４を成長する。これ
ら一連の成長を行なうにはＭＢＥ法、或いはＭＯＣＶＤ
法が適当である。この様に形成されたウェハー表面にソ
ース、ドレイン電極となるＡｕＧａ／Ａｕ等の金属を被
着、成形した後、熱処理を加える事でこれらの電極下に
低抵抗の合金層１７を作製する。この合金層はチャネル
層の電子系と良いオーミック接触が得られる様図中１２
で示したＡＩ ＧａＡ ｍ層まで到達する様に形成する
。最後にウェハー表面にショットキーゲート電極１８を
作製して工程は完了する。この素子を作製する際、ソー
ス、ドレイン電極下にオーミック特性を改良するための
ｎ“ＧａＡｓ 層を挿入したり、また、ソース・ゲート
間の寄生抵抗を低減するためＣニゲー計電極下にリセス
構造を導入する等、公知の特性改善技術を組み合せる事
は容易である。
等）を含んだｋｌ ＧａＡ ｓ層１４を成長する。これ
ら一連の成長を行なうにはＭＢＥ法、或いはＭＯＣＶＤ
法が適当である。この様に形成されたウェハー表面にソ
ース、ドレイン電極となるＡｕＧａ／Ａｕ等の金属を被
着、成形した後、熱処理を加える事でこれらの電極下に
低抵抗の合金層１７を作製する。この合金層はチャネル
層の電子系と良いオーミック接触が得られる様図中１２
で示したＡＩ ＧａＡ ｍ層まで到達する様に形成する
。最後にウェハー表面にショットキーゲート電極１８を
作製して工程は完了する。この素子を作製する際、ソー
ス、ドレイン電極下にオーミック特性を改良するための
ｎ“ＧａＡｓ 層を挿入したり、また、ソース・ゲート
間の寄生抵抗を低減するためＣニゲー計電極下にリセス
構造を導入する等、公知の特性改善技術を組み合せる事
は容易である。
第２図は本発明の他の実施例を示したものである。この
実施例と第１図に示したものとの相異は、チャネル層の
下に挿入される電子親和力の大きいＡｌＧａ８ｂ層のＡ
１組成比がチャネルに向って徐々に小さくなっている点
である。この様な構造を導入する事によりＡＪＧａＡｓ
ｒ＃ｌＪのＡ１組成比を大きくしてもチャネルＧａＡ
ｓ層との界面に荒れが生じるのを防ぐ事ができ、素子特
性を損ねる事なく、電流のチャネル領域への閉じ込めを
一層有効に行なう事ができる。
実施例と第１図に示したものとの相異は、チャネル層の
下に挿入される電子親和力の大きいＡｌＧａ８ｂ層のＡ
１組成比がチャネルに向って徐々に小さくなっている点
である。この様な構造を導入する事によりＡＪＧａＡｓ
ｒ＃ｌＪのＡ１組成比を大きくしてもチャネルＧａＡ
ｓ層との界面に荒れが生じるのを防ぐ事ができ、素子特
性を損ねる事なく、電流のチャネル領域への閉じ込めを
一層有効に行なう事ができる。
以上の実施例においては半導体の組合せとしてＧａＡｓ
とＡｌＧａＡｓを用いてきたが、本発明の素子は他の物
質の組合せ、例えばＩｎＰとＩｎＧａＡｓ、 ＧａＡｓ
とＡｌＧａ８ｂ等（＝よっても同様に構成され得るもの
である事は言うまでもない。
とＡｌＧａＡｓを用いてきたが、本発明の素子は他の物
質の組合せ、例えばＩｎＰとＩｎＧａＡｓ、 ＧａＡｓ
とＡｌＧａ８ｂ等（＝よっても同様に構成され得るもの
である事は言うまでもない。
第１図は本発明の１実施例の電界効果トランジスタの構
造図、第２図は本発明の他の実施例の電界効果トランジ
スタの構造図、第３図は従来構造の高電子移動度トラン
ジスタ、第４図は２次元数値解析モデルを用いて得られ
た従来構造の高電子移動度トランジスタ内部の電流分布
を表わす図である。 １１・・・半絶縁性半導体基板（ＧａＡｓ）。 １２・・・電子親和力の小さいノンドープ半導体層（Ａ
ＩＧａＡｓ） 。 １２’・・・組成が徐々に変化するノンドープ半導体層
。 １３・・・電子親和力の大きいノンドープ半導体層（Ｇ
ａＡｓ）。 １４・・・ｎ型不純物を含有する電子親和力の小さい半
導体層（Ａ）ＧａＡｓ） 。 １５・・・ソース電極、１６・・・ドレイン電極。 １７・・・低抵抗合金層、１８・・・ゲート電極。 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 冷
造図、第２図は本発明の他の実施例の電界効果トランジ
スタの構造図、第３図は従来構造の高電子移動度トラン
ジスタ、第４図は２次元数値解析モデルを用いて得られ
た従来構造の高電子移動度トランジスタ内部の電流分布
を表わす図である。 １１・・・半絶縁性半導体基板（ＧａＡｓ）。 １２・・・電子親和力の小さいノンドープ半導体層（Ａ
ＩＧａＡｓ） 。 １２’・・・組成が徐々に変化するノンドープ半導体層
。 １３・・・電子親和力の大きいノンドープ半導体層（Ｇ
ａＡｓ）。 １４・・・ｎ型不純物を含有する電子親和力の小さい半
導体層（Ａ）ＧａＡｓ） 。 １５・・・ソース電極、１６・・・ドレイン電極。 １７・・・低抵抗合金層、１８・・・ゲート電極。 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 冷
Claims (1)
- 半絶縁性基板上に順次形成された、実質的に不純物を
含有しない電子親和力の小さい第１の半導体層と、実質
的に不純物を含有しない電子親和力の大きい第２の半導
体層と、ｎ型の不純物を含有する電子親和力の小さい第
３の半導体層を有し、該第２、第３の半導体層の界面に
形成される電子の蓄積層をチャネルとし、このチャネル
内の電子数を制御するゲート電極と、このチャネルに低
抵抗領域を介してオーミック接触する入出力電極とが半
導体表面に形成され、該低抵抗領域が前記第１の半導体
層まで達している事を特徴とする電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22291784A JPS61102069A (ja) | 1984-10-25 | 1984-10-25 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22291784A JPS61102069A (ja) | 1984-10-25 | 1984-10-25 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102069A true JPS61102069A (ja) | 1986-05-20 |
Family
ID=16789883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22291784A Pending JPS61102069A (ja) | 1984-10-25 | 1984-10-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0447327A2 (en) * | 1990-03-15 | 1991-09-18 | Fujitsu Limited | Heterostructure semiconductor device |
-
1984
- 1984-10-25 JP JP22291784A patent/JPS61102069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0447327A2 (en) * | 1990-03-15 | 1991-09-18 | Fujitsu Limited | Heterostructure semiconductor device |
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