JP2008091927A - 微細線幅の導電性ラインを有する半導体素子及びその製造方法 - Google Patents

微細線幅の導電性ラインを有する半導体素子及びその製造方法 Download PDF

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Abstract

【課題】微細線幅の導電性ラインを有する半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子は、セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を備える。前記セルアレイ領域を横切って前記第１コア領域から延長された第１及び第２導電性ラインを提供する。前記セルアレイ領域を横切って前記第２コア領域から延長された第３及び第４導電性ラインを提供する。この場合に、前記第１、第２、第３及び第４導電性ラインは前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する。
【選択図】図１

Description

本発明は半導体素子及びその製造方法に係り、特に、微細線幅の導電性ラインを有する半導体素子及びその製造方法に関する。
最近、電子製品に用いられる半導体素子の高集積化技術に対する研究が活発に行なわれている。高集積化技術としては半導体素子の構成要素を縮小する技術及び半導体素子の構成要素を効率的に配置する技術がある。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導体メモリ素子は、複数個のメモリセルアレイ領域及び前記セルアレイ領域周辺のコア領域を備える。前記セルアレイ領域のそれぞれは複数個のメモリ単位セルが位置し、それぞれの単位セルはセルトランジスタ、セルキャパシタ及び相互接続部を有する。
集積効率を高めるために、半導体基板上に前記セルトランジスタを形成し、層間絶縁膜を積層した後、前記層間絶縁膜上に前記セルキャパシタを形成する技術が広く用いられている。前記セルトランジスタのソース／ドレイン領域は、前記セルキャパシタの下部電極又はビットラインに接続され、前記セルトランジスタのゲート電極はワードラインに接続される。そこで、前記セルトランジスタの縮小傾向によるセルトランジスタを動作させるための相互接続配線を配置することは極めて難しいものである。
ワードライン及びビットラインの配置方法について特許文献１の「メモリ素子とその製造方法及び使用方法、及び半導体素子及びその製造方法（Ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｐｒｏｄｕｃｔｉｏｎ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｕｓｅ ｓａｍｅ ａｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｐｒｏｃｄｕｃｔｉｏｎ ｏｆ ｓａｍｅ）」の名称でアラタニ（Ａｒａｔａｎｉ）外によって開示されている。アラタニ外によれば、複数のメモリセルを有するメモリ部、すなわち、メモリセルアレイ領域には複数個のワードラインが配置され、前記ワードラインは前記メモリセルアレイ領域の一方向にコンタクトを形成するために第１方向に延長される。すなわち、前記ワードラインは前記メモリセルアレイ領域から一方向に延長される。このように一方向に延長された前記ワードラインはコンタクトを形成するための十分な領域を確保することができる。しかしながら、このようにワードラインを配置する方法は集積効率を向上するのに限界がある。特に、前記ワードラインがリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する場合、前記ワードラインが前記メモリセルアレイ領域から一方向に延長されるので、前記ワードラインのコンタクトを形成するための領域を確保することが難しくなる。したがって、半導体メモリ素子においてワードラインのような配線の線幅が微細化されても十分なコンタクト領域を確保できる新たな配線の配置方法が求められている。
米国特許第７００９２０８号明細書
本発明が解決しようとする技術的課題は、集積効率を向上することができる微細線幅の導電性ラインを有する半導体素子を提供することにある。
本発明が解決しようとする他の技術的課題は集積効率を向上することができる微細線幅の導電性ラインを有する半導体素子の製造方法を提供することにある。
本発明の一様態によれば、集積効率を向上することができる微細線幅の導電性ラインを有する半導体素子を提供する。この半導体素子は、セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を備える。前記セルアレイ領域を横切って前記第１コア領域に延長された第１及び第２導電性ラインを提供する。前記セルアレイ領域を横切って前記第２コア領域に延長された第３及び第４導電性ラインを提供する。この場合に、前記第１、第２、第３及び第４導電性ラインは前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度（ｒｅｓｏｌｕｔｉｏｎ ｌｉｍｉｔ）よりも小さい寸法（ｄｉｍｅｎｓｉｏｎ）の線幅を有する。
本発明のいくつかの実施形態において、前記第１及び第２導電性ラインは前記セルアレイ領域でリソグラフィ工程の限界解像度よりも小さい大きさの第１距離離隔され、前記第１コア領域で前記第１距離よりも大きい第２距離離隔された部分を有し、前記第３及び第４導電性ラインは前記セルアレイ領域で前記第１距離離隔され、前記第２コア領域で前記第１距離よりも大きい前記第２距離離隔された部分を有することができる。
他の実施形態において、前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長され、前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも小さい第２長さ延長され、前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長され、前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長される。
さらに他の実施形態において、前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長され、前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも大きい第２長さ延長され、前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長され、前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長される。
さらに他の実施形態において、前記セルアレイ領域で前記第２及び第３導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔され、前記第１及び第２導電性ラインは前記セルアレイ領域で前記第１距離よりも大きい第２距離離隔され、前記第１コア領域で前記第２距離よりも大きい第３距離離隔された部分を有し、前記第３及び第４導電性ラインは前記セルアレイ領域で前記第２距離離隔され、前記第２コア領域で前記第３距離離隔された部分を有することができる。
さらに他の実施形態において、前記第１コア領域で前記第１及び２導電性ラインの端部分に電気的に接続された第１コンタクトパッドと前記第２コア領域で前記第３及び第４導電性ラインの端部分に電気的に接続された第２コンタクトパッドをさらに含むことができる。
前記第１コア領域の前記第１及び第２導電性ラインの端部分と前記第１コンタクトパッドとの間に提供された第１接続部及び前記第２コア領域の前記第３及び第４導電性ラインの端部分と前記第２コンタクトパッドとの間に提供された第２接続部をさらに含み、前記第１及び第２接続部のそれぞれは前記第１ないし第４導電性ラインよりも大きい幅を有すると共に、前記第１及び第２コンタクトパッドよりも小さい幅を有することができる。
前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列され、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列される。
さらに他の実施形態において、前記第１コア領域で前記第２距離離隔された部分の前記第１及び第２導電性ラインは前記セルアレイ領域よりも大きい線幅を有し、前記第２コア領域で前記第２距離離隔された部分の前記第３及び第４導電性ラインは前記セルアレイ領域よりも大きい線幅を有することができる。
さらに他の実施形態において、前記導電性ラインは埋め込みゲートライン（ｂｕｒｉｅｄ ｇａｔｅ ｌｉｎｅｓ）又はビットラインとすることができる。
本発明の他の様態によれば、集積効率を向上することができる微細線幅の導電性ラインとこれらの導電性ラインに電気的に接続されたコンタクトパッドを有する半導体素子とを提供する。この半導体素子はセルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を備える。前記セルアレイ領域を横切って前記第１及び第２コア領域に延長され、前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する第１、第２、第３及び第４導電性ラインが提供される。前記第１コア領域での前記第２及び第４導電性ラインの端部分に電気的に接続された第１コンタクトパッドが提供される。前記第２コア領域での前記第１及び第３導電性ラインの端部分に電気的に接続された第２コンタクトパッドが提供される。この場合に、前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列され、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列される。
本発明のいくつかの実施形態において、前記セルアレイ領域で前記第１及び２導電性ラインは、リソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔されると共に、前記第３及び４導電性ラインは前記第１距離離隔され、前記セルアレイ領域で前記第２及び第３導電性ラインは前記第１距離よりも大きい第２距離離隔される。
他の実施形態において、前記第１及び第３導電性ラインのそれぞれは、前記セルアレイ領域から前記第１コア領域に第１長さ延長されると共に、前記第２コア領域で前記第１長さよりも大きい第２長さ延長され、前記第２及び第４導電性ラインのそれぞれは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されると共に、前記第１コア領域で前記第２長さ延長される。
さらに他の実施形態において、前記第１コア領域の前記第２及び第４導電性ラインの端部分と前記第１コンタクトパッドとの間に提供された第１接続部と前記第２コア領域の前記第３及び第４導電性ラインの端部分と前記第２コンタクトパッドとの間に提供された第２接続部をさらに含み、前記第１及び第２接続部のそれぞれは前記第１ないし第４導電性ラインよりも大きい幅を有すると共に、前記第１及び第２コンタクトパッドよりは小さい幅を有することができる。
さらに他の実施形態において、前記導電性ラインは埋め込みゲートラインとすることができる。
本発明のさらに他の様態によれば、集積効率を向上することができる微細線幅の導電性ラインを有する半導体素子の製造方法を提供する。この方法はセルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を備える。前記セルアレイ領域を横切って前記第１コア領域に延長された第１及び第２導電性ラインを形成すると共に前記セルアレイ領域を横切って前記第２コア領域に延長された第３及び第４導電性ラインを形成する。この場合に、前記第１、第２、第３及び第４導電性ラインは前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい線幅を有するように形成される。
本発明のいくつかの実施形態において、前記第１ないし第４導電性ラインを形成することは、前記半導体基板上に第１及び第２犠牲開口部を有するハードマスクを形成し、前記第１及び第２犠牲開口部の側壁をそれぞれ覆う第１及び第２犠牲スペーサを形成し、前記第１及び第２犠牲スペーサの両端部分をエッチングするノード分離工程を行なって前記第１犠牲開口部に第１及び第２犠牲スペーサパターンを形成すると共に前記第２犠牲開口部に第３及び第４犠牲スペーサパターンを形成し、前記第１ないし第４犠牲スペーサパターンによって側壁が覆われた前記第１及び第２犠牲開口部を埋め込むマスクパターンを形成し、前記ハードマスク及び前記マスクパターンをエッチングマスクとして前記第１ないし第４犠牲スペーサパターンをエッチングして第１、第２、第３及び第４トレンチを形成し、前記第１ないし第４トレンチを有する基板上に導電膜を形成し、前記導電膜が前記第１ないし第４トレンチ内に残存するように前記導電膜を平坦化することを含む。
他の実施形態において、前記第１、第２、第３及び第４トレンチを形成した後に、前記ハードマスク及び前記マスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングして前記半導体基板内に第１、第２、第３及び第４ゲートトレンチを形成し、前記第１、第２、第３及び第４ゲートトレンチの内壁を覆うゲート酸化膜を形成することをさらに含む。
前記導電膜を平坦化した後に、前記第１ないし第４トレンチ内に残存するように前記導電膜を平坦化した基板上にパッド導電膜を形成し、前記パッド導電膜上に前記第１コア領域の前記第１及び第２トレンチの端部分と重畳する第１コンタクトパッドマスクを形成すると共に、前記第２コア領域の前記第３及び第４トレンチの端部分と重畳する第２コンタクトパッドマスクを形成し、前記第１及び第２コンタクトパッドマスクをエッチングマスクとして前記パッド導電膜をエッチングして前記第１及び第２コア領域のそれぞれに第１及び第２コンタクトパッドを形成することをさらに含む。
前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成し、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成することができる。
前記第１及び第２コンタクトパッドマスクのそれぞれは、コンタクトパッド領域と前記トレンチそれぞれの端部分と重畳する接続領域になっていて、前記接続領域は前記トレンチよりも大きく前記コンタクトパッド領域よりは小さい幅を有することができる。
さらに他の実施形態において、前記第１及び第２導電性ラインは前記セルアレイ領域でリソグラフィ工程の限界解像度よりも小さい大きさの第１距離離隔され、前記第１コア領域で前記第１距離よりも大きい第２距離離隔された部分を有するように形成し、前記第３及び第４導電性ラインは前記セルアレイ領域で前記第１距離離隔され、前記第２コア領域で前記第１距離よりも大きい前記第２距離離隔された部分を有するように形成することができる。
さらに他の実施形態において、前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長するように形成し、前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも小さい第２長さ延長するように形成し、前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長するように形成し、前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長するように形成することができる。
さらに他の実施形態において、前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長するように形成し、前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも大きい第２長さ延長するように形成し、前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長するように形成し、前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長するように形成することができる。
さらに他の実施形態において、前記セルアレイ領域で前記第２及び第３導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔するように形成し、前記第１及び第２導電性ラインは前記セルアレイ領域で前記第１距離よりも大きい第２距離離隔され、前記第１コア領域で前記第２距離よりも大きい第３距離離隔された部分を有するように形成し、前記第３及び第４導電性ラインは前記セルアレイ領域で前記第２距離離隔され、前記第１コア領域で前記第３距離離隔された部分を有するように形成することができる。
一方、前記第１ないし第４導電性ラインを形成することは、前記半導体基板上に前記セルアレイ領域を横切って前記第１及び第２コア領域に延長された１Ｆサイズ（１ ｆｅａｔｕｒｅ ｓｉｚｅ）の幅を有する複数個のセル開口部と共に、前記セル開口部のうち順に配列された第１ないし第３セル開口部のうちの前記第１及び第２セル開口部を前記第１コア領域で接続する第１コア開口部と前記第２及び第３セル開口部を前記第２コア領域で接続する第２コア開口部からなる犠牲開口部を有するハードマスクを形成し、前記犠牲開口部の側壁を覆う犠牲スペーサを形成し、前記第１及び第２コア領域で前記犠牲スペーサの所定領域をエッチングするノード分離工程を行なって前記セル開口部の側壁に残存する犠牲スペーサパターンを形成し、前記犠牲スペーサパターンのそれぞれは前記第１コア領域又は前記第２コア領域に延長され、前記犠牲スペーサパターンを有する基板上に前記犠牲開口部を埋め込むマスクパターンを形成し、前記ハードマスク及び前記マスクパターンをエッチングマスクとして用いて前記犠牲スペーサパターンをエッチングしてトレンチを形成し、前記トレンチを有する基板上に導電膜を形成して前記導電膜を平坦化することを含む。
前記犠牲スペーサパターンをエッチングした後に、前記ハードマスク及び前記マスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングし、前記導電膜を平坦化した後に前記平坦化された導電膜を部分エッチングすることをさらに含む。
前記平坦化された導電膜を部分エッチングする前に、前記平坦化された導電膜上にパッド導電膜を形成し、前記パッド導電膜上にパッドマスクを形成し、前記パッドマスクをエッチングマスクとして前記パッド導電膜をエッチングすることをさらに含み、前記パッドマスクは前記平坦化された導電膜を部分エッチングするエッチング工程にエッチングマスクとして用いることができる。
さらに他の実施形態において、前記第１コア領域で前記第２距離離隔された部分の前記第１及び第２導電性ラインは前記セルアレイ領域よりも大きい線幅を有するように形成し、前記第２コア領域で前記第２距離離隔された部分の前記第３及び第４導電性ラインは前記セルアレイ領域よりも大きい線幅を有するように形成することができる。
本発明のさらに他の様態によれば、集積効率を向上することができる微細線幅の導電性ラインとこれらの導電性ラインに電気的に接続されたコンタクトパッドを有する半導体素子の製造方法を提供する。この方法は、セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を備える。前記セルアレイ領域を横切って前記第１及び第２コア領域に延長された第１及び第２犠牲開口部を有するハードマスクを形成し、前記第１及び第２犠牲開口部のそれぞれは前記セルアレイ領域で１Ｆサイズ（１ ｆｅａｔｕｒｅ ｓｉｚｅ）の幅を有すると共に、前記セルアレイ領域よりも第１及び第２コア領域で大きい幅を有する。前記第１及び第２犠牲開口部に第１及び第２犠牲スペーサを形成する。ノード分離工程を用いて前記第１及び第２コア領域に位置する前記第１及び第２犠牲スペーサの両端部分をエッチングして前記第１犠牲開口部に第１及び第２犠牲スペーサパターンを形成すると共に、前記第２犠牲開口部に第３及び第４犠牲スペーサパターンを形成する。前記第１ないし第４犠牲スペーサパターンにより側壁が覆われた前記第１及び第２犠牲開口部を埋め込むマスクパターンを形成する。前記ハードマスク及び前記マスクパターンをエッチングマスクとして前記第１ないし第４犠牲スペーサパターン及び前記半導体基板を順にエッチングして第１ないし第４トレンチを形成する。前記第１ないし第４トレンチを有する基板上に導電膜を形成する。前記導電膜上に前記第１コア領域の前記第２及び第４トレンチの端部分と重畳する第１コンタクトパッドマスク及び前記第２コア領域の前記第１及び第３トレンチの端部分と重畳する第２コンタクトパッドマスクを形成する。前記第１及び第２コンタクトパッドマスクをエッチングマスクとして前記導電膜をエッチングして前記第１ないし第４トレンチを部分的に埋め込む第１ないし第４導電性ラインを形成すると共に、前記第１コア領域の前記第２及び第４導電性ラインの端部分と電気的に接続された第１コンタクトパッド及び前記第２コア領域の前記第１及び第３導電性ラインの端部分に電気的に接続された第２コンタクトパッドを形成する。この場合に、前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成し、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成する。
本発明のいくつかの実施形態において、前記第１及び第３犠牲スペーサパターンのそれぞれは、前記セルアレイ領域から前記第１コア領域に第１長さ延長されると共に、前記第２コア領域で前記第１長さよりも大きい第２長さ延長するように形成し、前記第２及び第４犠牲スペーサパターンのそれぞれは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されると共に前記第１コア領域で前記第２長さ延長するように形成することができる。
他の実施形態において、前記第１及び第２コンタクトパッドマスクのそれぞれは、コンタクトパッド領域と前記トレンチの端部分と重畳する接続領域になっていて、前記接続領域は前記トレンチの幅よりも大きく前記コンタクトパッド領域の幅よりは小さいものとすることができる。
本発明は、集積効率を向上するためにリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する導電性ラインを配置する方法を提供する。このような導電性ラインの配置方法によりコンタクトパッド間に余裕空間を確保することができる。このようなコンタクトパッド間の余裕空間は半導体素子の工程余裕度（ｐｒｏｃｅｓｓ ｍａｒｇｉｎ）を向上させ、リソグラフィ工程のミスアライン（ｍｉｓ−ａｌｉｇｎ）によるコンタクト不良を防止することができる。これによって、半導体素子の高集積化を具現することができる。
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されている。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
図１ないし図１０は本発明の第１ないし第１０実施形態による半導体素子を示す平面図である。図１１は本発明の実施形態による半導体素子の製造方法を説明するためのフローチャートである。図１２Ａないし図１２Ｇは本発明の第１実施形態による半導体素子の製造方法を示す断面図である。図１２Ａないし図１２Ｇにおいて、領域Ａは図１の切断線Ｉ−Ｉ’に沿った断面図で、領域Ｂは図１の切断線ＩＩ−ＩＩ’に沿った断面図であり、領域Ｃは図１の切断線ＩＩＩ−ＩＩＩ’に沿った断面図で、領域Ｄは図１の切断線ＩＶ−ＩＶ’に沿った断面図である。図１３Ａないし図１３Ｅは本発明の第１実施形態による半導体素子の製造方法を示す平面図である。図１４は本発明の第２実施形態による半導体素子の製造方法を説明するための断面図である。図１５Ａ及び図１５Ｂは本発明の第３実施形態による半導体素子の製造方法を説明するための断面図である。図１６は本発明の第４実施形態による半導体素子の製造方法を説明するための断面図である。図１７は本発明の第５実施形態による半導体素子の製造方法を説明するための断面図である。図１８Ａ及び図１８Ｂは本発明の第７実施形態による半導体素子の製造方法を説明するための断面図である。図１９Ａ及び図１９Ｂは本発明の第８実施形態による半導体素子の製造方法を説明するための断面図である。図２０Ａ及び図２０Ｂは本発明の第９実施形態による半導体素子の製造方法を説明するための断面図である。図２１は本発明の第１０実施形態による半導体素子の製造方法を説明するための断面図である。
まず、図１を参照して本発明の第１実施形態による半導体素子を説明する。
図１を参照すると、セルアレイ領域ＣＡを間に置いて提供された第１コア領域ＣＯ１及び第２コア領域ＣＯ２を有する半導体基板１が提供される。前記セルアレイ領域ＣＡには複数個のセル活性領域３ａが提供される。前記セル活性領域３ａは素子分離膜によって画定することができる。
前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された複数個の導電性ライン２２が提供される。前記導電性ライン２２は、前記セルアレイ領域ＣＡでリソグラフィ工程の限界解像度（ｒｅｓｏｌｕｔｉｏｎ ｌｉｍｉｔ）よりも小さい寸法の線幅（ｌｉｎｅ ｗｉｄｔｈ）を有する。例えば、前記導電性ライン２２はスペーサイメージパターン（ｓｐａｃｅｒ ｉｍａｇｅ ｐａｔｔｅｒｎ）形成工程により形成される。
前記導電性ライン２２は、ワードライン又はビットラインとすることができる。ここで、前記ワードラインは埋め込みゲートライン（ｂｕｒｉｅｄ ｇａｔｅ ｌｉｎｅｓ）とすることができる。前記導電性ライン２２がワードラインである場合、前記ワードラインは前記セルアレイ領域ＣＡ内の前記セル活性領域３ａを横切るように配置される。前記ワードライン、すなわち、前記埋め込みゲートラインは前記セル活性領域３ａの上部表面よりも低いレベルに位置される。
前記導電性ライン２２は、順に配列された第１導電性ライン２２ａ、第２導電性ライン２２ｂ、第３導電性ライン２２ｃ及び第４導電性ライン２２ｄを含むことができる。
前記第１及び第２導電性ライン２２ａ、２２ｂは、前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長される。前記第１及び第２導電性ライン２２ａ、２２ｂは前記セルアレイ領域ＣＡで第１距離ＳＷ１離隔されると共に、前記第１コア領域ＣＯ１で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第１距離ＳＷ１は、リソグラフィ工程の限界解像度よりも小さい寸法とすることができる。
前記第３及び第４導電性ライン２２ｃ、２２ｄは、前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長される。前記第３及び第４導電性ライン２２ｃ、２２ｄは前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分を有することができる。
前記セルアレイ領域ＣＡで前記第２及び第３導電性ライン２２ｂ、２２ｃは前記第１距離ＳＷ１よりも大きい第３距離ＳＷ３離隔される。
前記導電性ライン２２それぞれの両端部分のうち前記第２距離ＳＷ２離隔された一端部分に電気的に接続されたコンタクトパッド２５ｐ、２５ｑが提供される。詳しくは、前記第１コア領域ＣＯ１で前記第１及び第２導電性ライン２２ａ、２２ｂの端部分に電気的に接続された第１コンタクトパッド２５ｐが提供されると共に、前記第２コア領域ＣＯ２で前記第３及び第４導電性ライン２２ｃ、２２ｄの端部分に電気的に接続された第２コンタクトパッド２５ｑが提供される。前記第１及び第２コンタクトパッド２５ｐ、２５ｑのそれぞれは前記導電性ライン２２それぞれの線幅よりも大きい幅を有することができる。
前記第１コア領域ＣＯ１に位置する前記第１コンタクトパッド２５ｐは、行方向及び列方向に沿って互いに交差して繰り返し配列される。具体的には、前記第１コンタクトパッド２５ｐは互いに隣接する前記第１コンタクトパッド２５ｐとの間に前記第１コンタクトパッド２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。ここで、前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有する。
前記第２コア領域ＣＯ２に位置する前記第２コンタクトパッド２５ｑは、行方向及び列方向に沿って互いに交差して繰り返し配列される。具体的には、前記第２コンタクトパッド２５ｑは互いに隣接する前記第２コンタクトパッド２５ｑとの間に前記第２コンタクトパッド２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。
前記第１コア領域ＣＯ１の前記第１及び第２導電性ライン２２ａ、２２ｂの端部分と前記第１コンタクトパッド２５ｐとの間に提供されて前記第１及び第２導電性ライン２２ａ、２２ｂと前記第１コンタクトパッド２５ｐを電気的に接続させる第１接続部２５ａが提供される。前記第２コア領域ＣＯ２の前記第３及び第４導電性ライン２２ｃ、２２ｄの端部分と前記第２コンタクトパッド２５ｑとの間に提供されて前記第３及び第４導電性ライン２２ｃ、２２ｄと前記第２コンタクトパッド２５ｑを電気的に接続させる第２接続部２５ｂが提供される。前記第１及び第２接続部２５ａ、２５ｂのそれぞれは、前記導電性ライン２２それぞれの線幅よりも大きい幅を有し、前記第１及び第２コンタクトパッド２５ｐ、２５ｑのそれぞれの幅よりも小さい幅を有することができる。
一方、上述の本発明の第１実施形態による前記導電性ライン２２は、本発明の第２実施形態の図２に示すように配置されることができる。前記第１実施形態による前記導電性ライン２２は前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２のうち前記第２距離ＳＷ２離隔された部分を有するコア領域で互いに同一レベルに位置する端部分を有するので、前記コンタクトパッド２５ｐとの電気的な接続のために前記接続部２５ａ、２５ｂが提供されなければならない。ここで、前記接続部２５ａ、２５ｂを省略する場合には本発明の第２実施形態による図２に示すように導電性ラインを配置することができる。
具体的には、図２に示すように導電性ライン１２２がセルアレイ領域ＣＡを横切って第１コア領域ＣＯ１又は第２コア領域ＣＯ２に延長される。ここで、前記導電性ライン１２２は順に配列された第１、第２、第３、第４導電性ライン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄを含むことができる。前記導電性ライン１２２のそれぞれは前記セルアレイ領域ＣＡでリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有することができる。
前記第１及び第２導電性ライン１２２ａ、１２２ｂは、前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長される。前記第１及び第２導電性ライン１２２ａ、１２２ｂは、前記セルアレイ領域ＣＡで第１距離ＳＷ１離隔されると共に、前記第１コア領域ＣＯ１で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第１導電性ライン１２２ａは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に第１長さＬＥ１延長され、前記第２導電性ライン１２２ｂは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に前記第１長さＬＥ１よりも小さい第２長さＬＥ２延長される。
前記第３及び第４導電性ライン１２２ｃ、１２２ｄは、前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長されることができる。前記第３及び第４導電性ライン１２２ｃ、１２２ｄは、前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第３導電性ライン１２２ｃは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に前記第１長さＬＥ１延長され、前記第４導電性ライン１２２ｄは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に前記第２長さＬＥ２延長されることができる。前記第１距離ＳＷ１は、リソグラフィ工程の限界解像度よりも小さい寸法とすることができる。
前記導電性ライン１２２のそれぞれの両端部分のうち前記第２距離ＳＷ２離隔された一端部分に電気的に接続された第１及び第２コンタクトパッド１２５ｐ、１２５ｑが提供される。具体的には、前記第１コア領域ＣＯ１で前記第１及び第２導電性ライン１２２ａ、１２２ｂの端部分と重畳する前記第１コンタクトパッド１２５ｐが提供されると共に、前記第２コア領域ＣＯ２で前記第３及び第４導電性ライン１２２ｃ、１２２ｄの端部分と重畳する前記第２コンタクトパッド１２５ｑが提供される。前記第１及び第２コンタクトパッド１２５ｐ、１２５ｑのそれぞれは前記導電性ライン１２２よりも大きい幅を有することができる。前記第１コア領域ＣＯ１に位置する前記第１コンタクトパッド１２５ｐは行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第１コンタクトパッド１２５ｐは互いに隣接する前記第１コンタクトパッド１２５ｐとの間に前記第１コンタクトパッド１２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。ここで、前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン１２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有することができる。
前記第２コア領域ＣＯ２に位置する前記第２コンタクトパッド１２５ｑは行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第２コンタクトパッド１２５ｑは互いに隣接する前記第２コンタクトパッド１２５ｑとの間に前記第２コンタクトパッド１２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。
このように、本発明の第２実施形態による前記導電性ライン１２２は、本発明の第１実施形態による前記導電性ライン２２と前記第１及び第２コア領域ＣＯ１、ＣＯ２での延長した長さに差がある。また、前記第１及び第２コア領域ＣＯ１、ＣＯ２で本発明の第２実施形態による前記コンタクトパッド１２５ｐ、１２５ｑは、本発明の第１実施形態による前記コンタクトパッド２５ｐ、２５ｑと実質的に同じ位置に配置される。
一方、上述の本発明の第１実施形態による前記導電性ライン２２は本発明の第３実施形態の図３に示すように配置されることができる。前記第１実施形態での前記導電性ライン２２のそれぞれは、前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長した部分を有する。そして、前記第１実施形態での前記導電性ライン２２はリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する。本発明の第３実施形態での導電性ライン２２２のそれぞれは、図３に示すように前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された部分を有する。ここで、前記導電性ライン２２２の前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長した部分は前記セルアレイ領域ＣＡよりも大きい線幅を有する。
具体的には、前記導電性ライン２２２は順に配列された第１、第２、第３及び第４導電性ライン２２２ａ、２２２ｂ、２２２ｃ、２２２ｄを含むことができる。前記セルアレイ領域ＣＡで前記導電性ライン２２２はリソグラフィ工程の限界解像度よりも小さい寸法の第１線幅ＬＷ１を有することができる。前記第１及び第２導電性ライン２２２ａ、２２２ｂは、前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長されることができる。前記第１及び第２導電性ライン２２２ａ、２２２ｂは、前記セルアレイ領域ＣＡで第１距離ＳＷ１離隔されると共に、前記第１コア領域ＣＯ１で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第１コア領域ＣＯ１で前記第２距離ＳＷ２離隔された部分の前記第１及び第２導電性ライン２２２ａ、２２２ｂは前記第１線幅ＬＷ１よりも大きい第２線幅ＬＷ２を有することができる。前記第１距離ＳＷ１はリソグラフィ工程の限界解像度よりも小さい寸法とすることができる。前記第３及び第４導電性ライン２２２ｃ、２２２ｄは、前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長されることができる。前記第３及び第４導電性ライン２２２ｃ、２２２ｄは前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分の前記第３及び第４導電性ライン２２２ｃ、２２２ｄは前記第２線幅ＬＷ２を有することができる。前記セルアレイ領域ＣＡで前記第２及び第３導電性ライン２２２ｂ、２２２ｃは前記第１距離ＳＷ１よりも大きい第３距離ＳＷ３離隔される。
前記導電性ライン２２２のうち前記第２線幅ＬＷ２を有する端部分に電気的に接続された第１及び第２コンタクトパッド２２５ｐ、２２５ｑが提供される。前記第１及び第２コンタクトパッド２２５ｐ、２２５ｑは、本発明の第１実施形態による第１及び第２コンタクトパッド２５ｐ、２５ｑと実質的に同じ位置に配置される。よって、本発明の第１実施形態のように前記コンタクトパッド２２５ｐと前記導電性ライン２２２の端部分との間に接続部２２５ａが提供される。このように、本発明の第３実施形態による前記導電性ライン２２２は、本発明の第１実施形態による前記導電性ライン２２と前記第１及び第２コア領域ＣＯ１、ＣＯ２での線幅とに差がある。よって、本発明の第３実施形態による前記導電性ライン２２２と前記コンタクトパッド２２５ｐとの間の電気的特性を向上することができる。
一方、本発明の第３実施形態による前記導電性ライン２２２は本発明の第４実施形態の図４に示すように配置することができる。本発明の第３実施形態による前記導電性ライン２２２は前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２のうち前記第２距離ＳＷ２離隔された部分を有するコア領域で互いに同一レベルに位置する端部分を有するので、前記コンタクトパッド２２５ｐとの電気的な接続のために前記接続部２２５ａが提供されなければならない。ここで、前記接続部２２５ａを省略する場合は、本発明の第４実施形態による図４に示すように導電性ライン３２２を配置することができる。
具体的には、図４に示すように導電性ライン３２２がセルアレイ領域ＣＡを横切って第１コア領域ＣＯ１又は第２コア領域ＣＯ２に延長される。ここで、前記導電性ライン３２２は順に配列された第１、第２、第３、第４導電性ライン３２２ａ、３２２ｂ、３２２ｃ、３２２ｄを含むことができる。前記導電性ライン３２２は前記セルアレイ領域ＣＡでリソグラフィ工程の限界解像度よりも小さい寸法の第１線幅ＬＷ１を有することができる。
前記第１及び第２導電性ライン３２２ａ、３２２ｂは前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長することができる。前記第１及び第２導電性ライン３２２ａ、３２２ｂは、前記セルアレイ領域ＣＡで第１距離ＳＷ１離隔されると共に、前記第１コア領域ＣＯ１で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第１コア領域ＣＯ１で前記第２距離ＳＷ２離隔された部分の前記第１及び第２導電性ライン３２２ａ、３２２ｂは、前記第１線幅ＬＷ１よりも大きい第２線幅ＬＷ２を有することができる。前記第１距離ＳＷ１はリソグラフィ工程の限界解像度よりも小さい寸法とすることができる。ここで、前記第１導電性ライン３２２ａは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に第１長さＬＥ１延長され、前記第２導電性ライン３２２ｂは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に前記第１長さＬＥ１よりも小さい第２長さＬＥ２延長されることができる。
前記第３及び第４導電性ライン３２２ｃ、３２２ｄは前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長することができる。前記第３及び第４導電性ライン３２２ｃ、３２２ｄは、前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分の前記第３及び第４導電性ライン３２２ｃ、３２２ｄは前記第２線幅ＬＷ２を有することができる。前記セルアレイ領域ＣＡで前記第２及び第３導電性ライン３２２ｂ、３２２ｃは前記第１距離ＳＷ１よりも大きい第３距離ＳＷ３離隔される。
前記第３導電性ライン３２２ｃは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に前記第１長さＬＥ１延長され、前記第４導電性ライン３２２ｄは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に前記第２長さＬＥ２延長されることができる。
前記導電性ライン３２２のうち前記第２線幅ＬＷ２を有する端部分に電気的に接続された第１及び第２コンタクトパッド３２５ｐ、３２５ｑが提供される。具体的には、前記第１コア領域ＣＯ１で前記第１及び第２導電性ライン３２２ａ、３２２ｂの端部分と重畳する第１コンタクトパッド３２５ｐが提供されると共に、前記第２コア領域ＣＯ２で前記第３及び第４導電性ライン３２２ｃ、３２２ｄの端部分と重畳する第２コンタクトパッド３２５ｑが提供される。前記第１及び第２コンタクトパッド３２５ｐ、３２５ｑのそれぞれは、前記導電性ライン３２２のそれぞれの線幅よりも大きい幅を有することができる。
前記第１コア領域ＣＯ１に位置する前記第１コンタクトパッド３２５ｐは、行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第１コンタクトパッド３２５ｐは互いに隣接する前記第１コンタクトパッド３２５ｐとの間に前記第１コンタクトパッド３２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。ここで、前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン３２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有することができる。
前記第２コア領域ＣＯ２に位置する前記第２コンタクトパッド３２５ｑは、行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第２コンタクトパッド３２５ｑは互いに隣接する前記第２コンタクトパッド３２５ｑとの間に前記第２コンタクトパッド３２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。
一方、本発明の第１実施形態による前記コンタクトパッド２５ｐは本発明の第５実施形態の図５に示すように配置することができる。本発明の第５実施形態を示す図５の導電性ライン４２２は、本発明の第１実施形態の導電性ライン２２と実質的に同じ位置に配置される。前記導電性ライン４２２は順に配列された第１導電性ライン４２２ａ、第２導電性ライン４２２ｂ、第３導電性ライン４２２ｃ及び第４導電性ライン４２２ｄを含むことができる。前記第１及び第２導電性ライン４２２ａ、４２２ｂは前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長される。前記第１及び第２導電性ライン４２２ａ、４２２ｂは前記セルアレイ領域ＣＡで第１距離ＳＷ１離隔されると共に、前記第１コア領域ＣＯ１で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第１距離ＳＷ１はリソグラフィ工程の限界解像度よりも小さい寸法とすることができる。前記第３及び第４導電性ライン４２２ｃ、４２２ｄは前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長される。前記第３及び第４導電性ライン４２２ｃ、４２２ｄは前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分を有することができる。前記セルアレイ領域ＣＡで前記第２及び第３導電性ライン４２２ｂ、４２２ｃは前記第１距離ＳＷ１よりも大きい第３距離ＳＷ３離隔される。前記導電性ライン４２２のそれぞれの両端部分のうち前記第２距離ＳＷ２離隔された一端部分と重畳されたコンタクトパッド４２５ｐ、４２５ｑが提供される。
一方、上述の本発明の第５実施形態による前記導電性ライン４２２は本発明の第６実施形態の図６に示すように配置される。前記第５実施形態での前記導電性ライン４２２のそれぞれは前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された部分を有する。そして、前記第５実施形態での前記導電性ライン４２２はリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する。本発明の第６実施形態での導電性ライン５２２のそれぞれは図６に示すように前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された部分を有する。ここで、前記導電性ライン５２２の前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された部分は前記セルアレイ領域ＣＡでよりも大きい線幅を有することができる。
具体的には、前記導電性ライン５２２は順に配列された第１、第２、第３及び第４導電性ライン５２２ａ、５２２ｂ、５２２ｃ、５２２ｄを含むことができる。前記セルアレイ領域ＣＡで前記導電性ライン５２２はリソグラフィ工程の限界解像度よりも小さい寸法の第１線幅ＬＷ１を有することができる。前記第１及び第２導電性ライン５２２ａ、５２２ｂは前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長される。前記第１及び第２導電性ライン５２２ａ、５２２ｂは前記セルアレイ領域ＣＡで第１距離ＳＷ１離隔されると共に、前記第１コア領域ＣＯ１で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第１コア領域ＣＯ１で前記第２距離ＳＷ２離隔された部分の前記第１及び第２導電性ライン５２２ａ、５２２ｂは前記第１線幅ＬＷ１よりも大きい第２線幅ＬＷ２を有することができる。前記第１距離ＳＷ１はリソグラフィ工程の限界解像度よりも小さい寸法とすることができる。前記第３及び第４導電性ライン５２２ｃ、５２２ｄは前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長される。前記第３及び第４導電性ライン５２２ｃ、５２２ｄは前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分を有することができる。ここで、前記第２コア領域ＣＯ２で前記第２距離ＳＷ２離隔された部分の前記第３及び第４導電性ライン５２２ｃ、５２２ｄは前記第２線幅ＬＷ２を有することができる。前記セルアレイ領域ＣＡで前記第２及び第３導電性ライン５２２ｂ、５２２ｃは前記第１距離ＳＷ１よりも大きい第３距離ＳＷ３離隔される。前記導電性ライン５２２のうち前記第２線幅ＬＷ２を有する端部分と重畳する第１及び第２コンタクトパッド５２５ｐ、５２５ｑが提供される。
次に、図７を参照して本発明の第７実施形態による半導体素子を説明する。
図７を参照すると、本発明の第１実施形態のような半導体基板１が提供される。この半導体基板１はセルアレイ領域ＣＡを間に置いて提供された第１コア領域ＣＯ１及び第２コア領域ＣＯ２を有することができる。前記セルアレイ領域ＣＡには複数個のセル活性領域３ａが提供される。前記セル活性領域３ａは素子分離膜によって画定される。前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された複数個の導電性ライン６２２が提供される。前記導電性ライン６２２は埋め込みゲートライン又はビットラインとすることができる。
具体的には、前記導電性ライン６２２は順に配列された第１、第２、第３、第４導電性ライン６２２ａ、６２２ｂ、６２２ｃ、６２２ｄを含むことができる。前記導電性ライン６２２は前記セルアレイ領域ＣＡでリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有することができる。前記セルアレイ領域ＣＡで、前記第２及び第３導電性ライン６２２ｂ、６２２ｃはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離ＳＷ１離隔される。前記第１及び第２導電性ライン６２２ａ、６２２ｂは前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長されることができる。前記第１及び第２導電性ライン６２２ａ、６２２ｂは前記セルアレイ領域ＣＡで前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔されると共に、前記第１コア領域ＣＯ１で前記第２距離ＳＷ２よりも大きい第３距離ＳＷ３離隔された部分を有することができる。ここで、前記第１導電性ライン６２２ａは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に第１長さＬＥ１延長され、前記第２導電性ライン６２２ｂは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に前記第１長さＬＥ１よりも小さい第２長さＬＥ２延長される。
前記第３及び第４導電性ライン６２２ｃ、６２２ｄは前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長される。前記第３及び第４導電性ライン６２２ｃ、６２２ｄは前記セルアレイ領域ＣＡで前記第２距離ＳＷ２離隔されると共に、前記第２コア領域ＣＯ２で前記第３距離ＳＷ３離隔された部分を有することができる。ここで、前記第３導電性ライン６２２ｃは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に前記第１長さＬＥ１延長され、前記第４導電性ライン６２２ｄは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に前記第２長さＬＥ２延長される。
前記導電性ライン６２２それぞれの両端部分のうち前記第２距離ＳＷ２離隔された一端部分に電気的に接続されたコンタクトパッド６２５ｐ、６２５ｑが提供される。具体的には、前記第１コア領域ＣＯ１で前記第１及び第２導電性ライン６２２ａ、６２２ｂの端部分と重畳する第１コンタクトパッド６２５ｐが提供されると共に、前記第２コア領域ＣＯ２で前記第３及び第４導電性ライン６２２ｃ、６２２ｄの端部分と重畳する第２コンタクトパッド６２５ｑが提供される。前記第１及び第２コンタクトパッド６２５ｐ、６２５ｑのそれぞれは前記導電性ライン６２２のそれぞれの線幅よりも大きい幅を有することができる。
前記第１コア領域ＣＯ１に位置する前記第１コンタクトパッド６２５ｐは、行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第１コンタクトパッド６２５ｐは互いに隣接する前記第１コンタクトパッド６２５ｐとの間に前記第１コンタクトパッド６２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。ここで、前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン６２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有することができる。
前記第２コア領域ＣＯ２に位置する前記第２コンタクトパッド６２５ｑは、行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第２コンタクトパッド６２５ｑは互いに隣接する前記第２コンタクトパッド６２５ｑとの間に前記第２コンタクトパッド６２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。
次に、図８を参照して本発明の第８実施形態による半導体素子を説明する。図８を参照すると、本発明の第１実施形態のような半導体基板１が提供される。この半導体基板はセルアレイ領域ＣＡを間に置いて提供された第１コア領域ＣＯ１及び第２コア領域ＣＯ２を有することができる。前記セルアレイ領域ＣＡには複数個のセル活性領域３ａが提供される。前記セル活性領域３ａは素子分離膜によって画定することができる。前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１又は前記第２コア領域ＣＯ２に延長された複数個の導電性ライン７２２が提供される。前記導電性ライン７２２は埋め込みゲートライン又はビットラインとすることができる。
具体的には、前記導電性ライン７２２は順に配列された第１、第２、第３、第４導電性ライン７２２ａ、７２２ｂ、７２２ｃ、７２２ｄを含むことができる。前記導電性ライン７２２は前記セルアレイ領域ＣＡでリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有することができる。
前記セルアレイ領域ＣＡで、前記第２及び第３導電性ライン７２２ｂ、７２２ｃはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離ＳＷ１離隔される。
前記第１及び第２導電性ライン７２２ａ、７２２ｂは前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１に延長される。前記第１及び第２導電性ライン７２２ａ、７２２ｂは前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔される。前記第３及び第４導電性ライン７２２ｃ、７２２ｄは前記セルアレイ領域ＣＡを横切って前記第２コア領域ＣＯ２に延長される。前記第３及び第４導電性ライン７２２ｃ、７２２ｄは前記第２距離ＳＷ２離隔される。
前記第１コア領域ＣＯ１で前記第１及び第２導電性ライン７２２ａ、７２２ｂと重畳する第１コンタクトパッド７２５ｐが提供されると共に、前記第２コア領域ＣＯ２で前記第３及び第４導電性ライン７２２ｃ、７２２ｄと重畳する第２コンタクトパッド７２５ｑが提供される。前記第１及び第２コンタクトパッド７２５ｐ、７２５ｑのそれぞれは前記導電性ライン７２２のそれぞれの線幅よりも大きい幅を有することができる。
前記第１コア領域ＣＯ１での前記第１コンタクトパッド７２５ｐは、行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第１コンタクトパッド７２５ｐは互いに隣接する前記第１コンタクトパッド７２５ｐとの間に前記第１コンタクトパッド７２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。ここで、前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン７２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有することができる。
前記第２コア領域ＣＯ２での前記第２コンタクトパッド７２５ｑは、行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第２コンタクトパッド７２５ｑは互いに隣接する前記第２コンタクトパッド７２５ｑとの間に前記第２コンタクトパッド７２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔されることがある。
次に、図９を参照して本発明の第９実施形態による半導体素子を説明する。
図９を参照すると、本発明の第１実施形態のような半導体基板１が提供される。この半導体基板１はセルアレイ領域ＣＡを間に置いて提供された第１コア領域ＣＯ１及び第２コア領域ＣＯ２を有することができる。前記セルアレイ領域ＣＡには複数個のセル活性領域３ａが提供される。前記セル活性領域３ａは素子分離膜によって画定される。
前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２に延長された複数個の導電性ライン８２２が提供される。前記導電性ライン８２２はリソグラフィ工程の限界解像度よりも小さい線幅を有する。例えば、前記導電性ライン８２２はリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有することができる。例えば、前記導電性ライン８２２はスペーサイメージパターン（ｓｐａｃｅｒ ｉｍａｇｅ ｐａｔｔｅｒｎ）工程を用いて形成された埋め込みゲートラインとすることができる。前記導電性ライン８２２は前記セルアレイ領域ＣＡ内の前記セル活性領域３ａを横切るように配置される。前記導電性ライン８２２が埋め込みゲートラインの場合に、前記導電性ライン８２２は前記セル活性領域３ａの上部表面よりも低いレベルに位置することができる。
前記導電性ライン８２２は順に配列された第１導電性ライン８２２ａ、第２導電性ライン８２２ｂ、第３導電性ライン８２２ｃ及び第４導電性ライン８２２ｄを含むことができる。前記セルアレイ領域ＣＡで前記第１及び第２導電性ライン８２２ａ、８２２ｂは第１距離ＳＷ１離隔されると共に、前記第１及び第２コア領域ＣＯ１、ＣＯ２で前記第１距離ＳＷ１よりも大きい第２距離ＳＷ２離隔された部分を有する。ここで、前記第１距離ＳＷ１はリソグラフィ工程の限界解像度よりも小さい大きさとすることができる。前記第３及び第４導電性ライン８２２ｃ、８２２ｄは前記セルアレイ領域ＣＡで前記第１距離ＳＷ１離隔されると共に、前記第１及び第２コア領域ＣＯ１、ＣＯ２で前記第２距離ＳＷ２離隔された部分を有する。前記セルアレイ領域ＣＡで前記第２及び第３導電性ライン８２２ｂ、８２２ｃは前記第１距離ＳＷ１よりも大きい第３距離ＳＷ３離隔される。
前記導電性ライン８２２のそれぞれの両端部分のうち選択された一端部分に電気的に接続されたコンタクトパッド８２５ｐ、８２５ｑが提供される。ここで、前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２のうちいずれか一つのコア領域に配置された前記コンタクトパッド８２５ｐ、８２５ｑは行方向及び列方向に沿って互いに交差して繰り返し配列される。前記第１コア領域ＣＯ１での前記第２及び第４導電性ライン８２２ｂ、８２２ｄの端部分に電気的に接続された第１コンタクトパッド８２５ｐが提供され、前記第２コア領域ＣＯ２での前記第１及び第３導電性ライン８２２ａ、８２２ｃの端部分に電気的に接続された第２コンタクトパッド８２５ｑが提供される。前記第１コンタクトパッド８２５ｐは互いに隣接する前記第１コンタクトパッド８２５ｐとの間に前記第１コンタクトパッド８２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔されることがある。前記第２コンタクトパッド８２５ｑは互いに隣接する前記第２コンタクトパッド８２５ｑとの間に前記第２コンタクトパッド８２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン８２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有することができる。
平面図で見た場合、前記コンタクトパッド８２５ｐ、８２５ｑが行方向及び列方向に沿って互いに交差して繰り返し配列されることによって、前記導電性ライン８２２と前記コンタクトパッド８２５ｐ、８２５ｑの端部分とが互いに離隔される。このように、前記導電性ライン８２２と前記コンタクトパッド８２５ｐ、８２５ｑの端部分が互いに離隔される場合に、前記コンタクトパッド８２５ｐ、８２５ｑと前記導電性ライン８２２を電気的に接続させるように前記導電性ライン８２２の端部分と前記コンタクトパッド８２５ｐ、８２５ｑとの間に接続部８２５ａが提供される。
一方、本発明の第９実施形態による前記導電性ライン８２２は、本発明の第１０実施形態の図１０に示すように配置される。本発明の第１０実施形態を示す図１０の導電性ライン９２２は本発明の第９実施形態での前記導電性ライン８２２と異なって前記第１及び第２コア領域ＣＯ１、ＣＯ２で互いに異なる長さを有するように提供される。
具体的には、前記導電性ライン９２２は順に配列された第１、第２、第３及び第４導電性ライン９２２ａ、９２２ｂ、９２２ｃ、９２２ｄを含むことができる。前記第１及び第３導電性ライン９２２ａ、９２２ｃは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に第１長さＬＥ１延長されると共に、前記第２コア領域ＣＯ２で前記第１長さＬＥ１よりも大きい第２長さＬＥ２延長される。そして、前記第２及び第４導電性ライン９２２ｂ、９２２ｄは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に前記第２長さＬＥ２延長されると共に、前記第２コア領域ＣＯ２で前記第１長さＬＥ１延長される。前記導電性ライン９２２のうち前記セルアレイ領域ＣＡから前記第１及び第２コア領域ＣＯ１、ＣＯ２に前記第２長さＬＥ２延長された前記導電性ライン９２２の端部分に電気的に接続されたコンタクトパッド９２５ｐ、９２５ｑが提供される。ここで、前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２のうちいずれか一つのコア領域に配置された前記コンタクトパッド９２５ｐ、９２５ｑは行方向及び列方向に沿って互いに交差して繰り返し配列されることができる。具体的には、前記第１コア領域ＣＯ１での前記第２及び第４導電性ライン９２２ｂ、９２２ｄの端部分に電気的に接続された第１コンタクトパッド９２５ｐが提供され、前記第２コア領域ＣＯ２での前記第１及び第３導電性ライン９２２ａ、９２２ｃの端部分に電気的に接続された第２コンタクトパッド９２５ｑが提供される。
前記第１コンタクトパッド９２５ｐは互いに隣接する前記第１コンタクトパッド９２５ｐとの間に前記第１コンタクトパッド９２５ｐと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。前記第２コンタクトパッド９２５ｑは互いに隣接する前記第２コンタクトパッド９２５ｑとの間に前記第２コンタクトパッド９２５ｑと離隔された仮想の水平線Ｘ及び仮想の垂直線Ｙが通るように互いに離隔される。前記仮想の水平線Ｘは前記セルアレイ領域ＣＡの前記導電性ライン９２２と交差する方向性を有し、前記仮想の垂直線Ｙは前記仮想の水平線Ｘに垂直である方向性を有することができる。
平面図で見た場合、前記コンタクトパッド９２５ｐ、９２５ｑが２次元的にジグザグ配列されたため、前記導電性ライン９２２と前記コンタクトパッド９２５ｐ、９２５ｑの端部分が互いに離隔される。このように、前記導電性ライン９２２と前記コンタクトパッド９２５ｐ、９２５ｑの端部分とが互いに離隔された場合に、前記コンタクトパッド９２５ｐ、９２５ｑと前記導電性ライン９２２を電気的に接続できるように前記導電性ライン９２２の端部分と前記コンタクトパッド９２５ｐ、９２５ｑとの間に接続部９２５ａが提供される。
上述のように本発明の多くの実施形態による半導体素子の導電性ラインは、前記セルアレイ領域でリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有することができる。これで、前記コア領域に提供されるコンタクトパッド間の余裕空間を確保することができる。そして、半導体素子の集積効率を向上することができる。
次に、本発明の多くの実施形態による半導体素子に対する好適な製造方法を説明する。図１１は、第１ないし第１０の実施形態による半導体素子の共通的な製造方法を示すフローチャートである。言い換えれば、第１ないし第１０の実施形態による半導体素子はその製造方法が類似する。ただ、図１ないし図１０に示すように、導電性ラインの配置された形状及びコンタクトパッドの配置された形状が異なる。よって、以下では、本発明の第１実施形態による半導体素子の製造方法を詳しく説明し、本発明の第２ないし第１０実施形態による半導体素子の製造方法については本発明の第１実施形態による半導体素子の製造方法を参照とし簡単に説明する。
まず、図１、図１１、図１２Ａないし図１２Ｇ、及び図１３Ａないし図１３Ｅを参照して本発明の第１実施形態による半導体素子の製造方法を説明する。
図１、図１１、図１２Ａ及び図１３Ａを参照すると、セルアレイ領域ＣＡを間に置いて提供された第１コア領域ＣＯ１及び第２コア領域ＣＯ２を有する半導体基板１を準備する。前記半導体基板１に素子分離膜３ｓを形成して前記セルアレイ領域ＣＡのセル活性領域３ａを画定することができる。前記素子分離膜３ｓはトレンチ素子分離技術を用いて形成することができる。前記素子分離膜３ｓを有する基板上に順に積層されたバッファ誘電膜５、バッファ導電膜７及び犠牲絶縁膜９を形成することができる。
前記犠牲絶縁膜９上に犠牲開口部１１ａを有するハードマスク１１を形成することができる（Ｓ１００）。前記犠牲開口部１１ａは図１３Ａに示すように前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２に延長することができる。前記犠牲開口部１１ａのそれぞれは前記セルアレイ領域ＣＡ内の前記セル活性領域３ａのうち選択されたセル活性領域を横切る。すなわち、平面図上に一つのセル活性領域上に一つの犠牲開口部を形成することができる。一方、前記犠牲開口部１１ａは前記第１コア領域ＣＯ１での大きさと前記第２コア領域ＣＯ２での大きさが互いに異なるものとすることができる。すなわち、前記犠牲開口部１１ａのそれぞれは図１３Ａに示すように前記第１及び第２コア領域ＣＯ１、ＣＯ２のうち一つの領域での開口された領域が大きくなるものとすることができる。特に、前記犠牲開口部１１ａのそれぞれは図１３Ａに示すように前記第１及び第２コア領域ＣＯ１、ＣＯ２のうち一つの領域での開口された領域がボックス状とすることができる。
図１、図１１、図１２Ｂ及び図１３Ｂを参照すると、前記犠牲開口部１１ａの側壁を覆う犠牲スペーサ１３を形成することができる（Ｓ１１０）。前記犠牲スペーサ１３は前記ハードマスク１１に対してエッチング選択比を有する物質で形成することができる。例えば、前記ハードマスク１１をシリコン窒化膜で形成する場合は、前記犠牲スペーサ１３はシリコン酸化膜で形成することができる。
図１、図１１、図１２Ｃ及び図１３Ｃを参照すると、前記犠牲スペーサ１３を部分エッチングして図１に示す導電性ライン２２が配置される領域を画定するノード分離工程を行なうことができる。具体的には、前記犠牲スペーサ１３を有する基板上にノード分離開口部１５ａを有するノード分離マスク１５を形成することができる。前記ノード分離マスク１５はフォトレジスト膜で形成することができる。前記ノード分離開口部１５ａは前記犠牲開口部１１ａの両端部分と重畳することができる。したがって、前記ノード分離開口部１５ａにより前記犠牲開口部１１ａの両端部分に位置する前記犠牲スペーサ１３が露出することができる。続いて、前記ノード分離マスク１５をエッチングマスクとして前記露出した前記犠牲スペーサ１３をエッチングして犠牲スペーサパターン１３ａを形成することができる（Ｓ１２０）。前記犠牲スペーサパターン１３ａは、本発明の第１実施形態による半導体素子の前記導電性ライン２２が配置される領域に形成することができる。
前記犠牲スペーサパターン１３ａは、前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２に延長することができる。図１３Ｃに示すように、一つのセル活性領域３ａ上に一対の犠牲スペーサパターン１３ａが形成される。図１２Ｃ及び図１３Ｃでの参照符号１６は、前記ノード分離開口部１５ａにより露出された前記犠牲スペーサ１３がエッチングされた領域を示すものである。
図１、１１、図１２Ｄ及び図１３Ｄを参照すると、前記ノード分離マスク１５を選択的に除去することができる。側壁が前記犠牲スペーサパターン１３ａにより覆われ、前記犠牲開口部１１ａを埋め込むマスクパターン１７を形成することができる（Ｓ１３０）。前記マスクパターン１７は前記犠牲スペーサパターン１３ａに対してエッチング選択比を有する物質で形成される。例えば、前記犠牲スペーサパターン１３ａがシリコン酸化膜で形成された場合、前記マスクパターン１７はシリコン窒化膜で形成することができる。
前記マスクパターン１７を形成することは、前記犠牲スペーサパターン１３ａを有する基板上に物質膜を形成し、化学機械的研磨工程を用いて前記犠牲スペーサパターン１３ａが露出されるまで平坦化することを含むことができる。このとき、前記化学機械的研磨工程は、前記犠牲スペーサパターン１３ａが露出され、前記犠牲スペーサパターン１３ａが平らな上部面になるまで行なうことができる。
図１、図１１及び図１２Ｅを参照すると、前記犠牲スペーサパターン１３ａを除去してトレンチ１９ａを形成することができる。続いて、前記ハードマスク１１及び前記マスクパターン１７をエッチングマスクとして用いて前記犠牲絶縁膜９、前記バッファ導電膜７、前記バッファ誘電膜５を順にエッチングして前記セル活性領域３ａ及び前記素子分離膜３ｓを露出させることができる。続いて、前記ハードマスク１１及び前記マスクパターン１７をエッチングマスクとして前記露出した前記セル活性領域３ａ及び前記素子分離膜３ｓを部分エッチングすることができる。その結果、前記セルアレイ領域ＣＡを横切って前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２に延長されたゲートトレンチ１９ｂを形成することができる（Ｓ１４０）。すなわち、平面図で見た場合、前記ゲートトレンチ１９ｂは前記犠牲スペーサパターン１３ａが除去された位置に形成される。
図１、図１１、図１２Ｆ及び図１３Ｅを参照すると、前記ハードマスク１１及び前記マスクパターン１７を除去することができる。一方、前記ハードマスク１１及び前記マスクパターン１７を除去する工程は省略することもできる。
前記ゲートトレンチ１９ｂを有する基板上に導電膜２６を形成することができる（Ｓ１５０）。具体的には、前記ゲートトレンチ１９ｂを有する基板上に導電性物質膜を形成し、前記導電性物質膜を平坦化して前記ゲートトレンチ１９ｂ内に残存する予備導電性ライン２１を形成することができる。前記予備導電性ライン２１は前記セルアレイ領域ＣＡに順に配列された第１ないし第４予備導電性ライン２１ａ、２１ｂ、２１ｃ、２１ｄを含むことができる。前記第１ないし第４予備導電性ライン２１ａ、２１ｂ、２１ｃ、２１ｄのうち前記第１及び第２予備導電性ライン２１ａ、２１ｂは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に延長され、前記第３及び第４予備導電性ライン２１ｃ、２１ｄは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に延長される。
前記予備導電性ライン２１を有する基板上にパッド導電膜２５を形成することができる。よって、前記導電膜２６は前記予備導電性ライン２１及び前記パッド導電膜２５からなる。前記予備導電性ライン２１はチタン窒化膜のような金属膜で形成される。前記パッド導電膜２５はタングステン膜又はタングステンシリサイド膜のような金属膜で形成することができる。一方、前記予備導電性ライン２１を形成する前に、前記ゲートトレンチ１９を有する基板を熱酸化させてゲート誘電膜２０を形成することができる。一方、前記ゲート誘電膜２０は原子層蒸着法による高誘電膜に形成することもできる。
前記パッド導電膜２５上に、第１及び第２コンタクトパッドマスク２７、２８を形成することができる（Ｓ１６０）。前記第１及び第２コンタクトパッドマスク２７、２８は前記トレンチ１９ｂを埋め込む前記予備導電性ライン２３の両端部分のうち一端部分と重畳することができる。具体的には、前記第１コンタクトパッドマスク２７は前記第１コア領域ＣＯ１の前記第１及び第２予備導電性ライン２１ａ、２１ｂの端部分と重畳するように形成され、前記第２コンタクトパッドマスク２８は前記第２コア領域ＣＯ２の前記第３及び第４予備導電性ライン２１ｃ、２１ｄの端部分と重畳するように形成することができる。前記第１コンタクトパッドマスク２７のそれぞれは第１コンタクトパッド領域２７ａ及び第１接続領域２７ｂで構成することができる。前記第１接続領域２７ｂは前記第１コア領域ＣＯ１の前記第１及び第２予備導電性ライン２１ａ、２１ｂの端部分と重畳することができる。前記第２コンタクトパッドマスク２８のそれぞれは第２コンタクトパッド領域２８ａ及び第２接続領域２８ｂで構成することができる。前記第２接続領域２８ｂは前記第２コア領域ＣＯ２の前記第３及び第４予備導電性ライン２１ｃ、２１ｄの端部分と重畳することができる。ここで、前記第１及び第２コンタクトパッド領域２７ａ、２８ａは前述の第１実施形態の半導体素子においてのコンタクトパッド２５ｐ、２５ｑが形成している領域を定義することができる。
図１、図１１及び図１２Ｇを参照すると、前記第１及び第２コンタクトパッドマスク２７、２８をエッチングマスクとして前記パッド導電膜２５をエッチングして第１及び第２コンタクトパッド２５ｐ、２５ｑ及び第１及び第２接続部２５ａ、２５ｂを形成することができる。続いて、前記第１及び第２コンタクトパッドマスク２７、２８をエッチングマスクとして前記予備導電性ライン２１を部分エッチングして前記ゲートトレンチ内に残存する導電性ライン２２を形成することができる（Ｓ１７０）。前記導電性ライン２２は前記活性領域３ａ及び前記素子分離膜３ｓの上部表面よりも低いレベルに位置するように形成することができる。前記予備導電性ライン２１を部分エッチングする間に、前記第１及び第２コンタクトパッドマスク２７、２８と前記予備導電性ライン２１が重畳する領域での前記予備導電性ライン２３はエッチングされない。よって、前記導電性ライン２２と前記第１及び第２コンタクトパッド２５ｐ、２５ｑは電気的に接続することができる。
一方、図面には示してないが、前記第１及び第２コンタクトパッドマスク２７、２８を形成すると共に、前記コア領域ＣＯ１、ＣＯ２又は周辺領域に周辺ゲートマスクを形成することができる。よって、前記パッド導電膜２５をエッチングする間に、前記周辺ゲートマスク下部に位置する前記パッド導電膜２５、バッファ導電膜７及び前記バッファ誘電膜５が残存して周辺ゲートパターンを形成することができる。
前記導電性ライン２２上に絶縁パターン２９ａを形成することができる。前記絶縁パターン２９ａの上部表面は前記活性領域３ａ及び前記素子分離膜３ｓの上部表面と実質的に同一レベルに位置することができる。一方、前記絶縁パターン２９ａを形成する間に、前記コンタクトパッド２５ｐ、２５ｑの側壁を覆うパッドスペーサ２９ｂが形成される。前記導電性ライン２２の両側に位置する前記活性領域３ａにソース／ドレイン領域３１を形成することができる。よって、前記セルアレイ領域ＣＡにはリソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する導電性ライン、すなわち、埋め込みゲートライン２２が形成される。これによって、前記埋め込みゲートライン２２及び前記ソース／ドレイン領域３１を含むセルトランジスタが形成される。
次に、図２、図１１及び図１４を参照して本発明の第２実施形態による半導体素子の製造方法を説明する。本発明の第１実施形態による半導体素子の製造方法と本発明の第２実施形態による半導体素子の製造方法との違いは、図１１に記載のノード分離工程を用いて前記犠牲開口部の側壁を覆う第１及び第２犠牲スペーサを形成する段階（Ｓ１２０）にある。具体的には、前記第１実施形態は図１３Ｃに示すように前記犠牲スペーサパターン１３ａを形成するためにノード分離工程を行なう。一方、本発明の第２実施形態では図１４に示すような犠牲スペーサパターン１１３ａを形成するためにノード分離工程を行なう。前記犠牲スペーサパターン１１３ａは、次に形成する導電性ラインの領域を画定する。したがって、前記犠牲スペーサパターン１１３ａが配置された形状によって後で形成される導電性ラインが決定される。よって、図１４に示すように、ノード分離開口部１１５ａを有するノード分離マスクを用いて犠牲スペーサの所定部分をエッチングするノード分離工程を行なって前記犠牲スペーサパターン１１３ａを形成することができる。ここで、参照符号１１６は前記ノード分離開口部１１５ａによって露出した犠牲スペーサが除去された領域を示す。参照で、前記犠牲スペーサパターン１１３ａの配置された形状は本発明の第２実施形態での導電性ライン１２２と等しく詳細な説明は省略する。よって、上述の本発明の第１実施形態による半導体素子の製造方法を用いて本発明の第２実施形態による半導体素子を製造することができる。
次に、図３、図１１、図１５Ａ及び図１５Ｂを参照して、本発明の第３実施形態による半導体素子の製造方法を説明する。本発明の第１実施形態による半導体素子の製造方法と本発明の第３実施形態による半導体素子の製造方法との違いは図１１に記載のＳ１００段階での犠牲開口部の形状とＳ１２０段階での第１及び第２犠牲スペーサパターンの形状に差があるだけで、上述の本発明の第１実施形態による半導体素子の製造方法を用いて本発明の第３実施形態による半導体素子を製造することができる。さらに詳しくは、本発明の第３実施形態は、図１５Ａに示すような犠牲開口部２１１ａを有するハードマスクを形成する（Ｓ１００）。前記犠牲開口部２１１ａのそれぞれは、前記セルアレイ領域ＣＡを横切って前記第１及び第２コア領域ＣＯ１、ＣＯ２に延長される。この場合、前記犠牲開口部２１１ａのそれぞれは、前記セルアレイ領域ＣＡで第１幅ＮＡ１を有すると共に、前記第１及び第２コア領域ＣＯ１、ＣＯ２のうち一つの領域で前記第１幅ＮＡ１よりも大きい第２幅ＮＡ２を有し、第１長さＭＡ１延長され、続いて、前記第１長さＭＡ１延長された端部分の両方から前記第１幅ＮＡ１よりも小さい第３幅ＰＡ１に延長された形状を有する。ここで、前記第３幅ＰＡ１は後で形成される犠牲スペーサの幅よりも大きくなる。
本発明の第１実施形態での半導体素子の製造方法のように前記犠牲開口部２１１ａの側壁を覆う犠牲スペーサを形成することができる（Ｓ１１０）。続いて、ノード分離工程を行なって前記犠牲開口部２１１ａの側壁を部分的に覆う犠牲スペーサパターン２１３ａを形成することができる（Ｓ１２０）。前記犠牲スペーサパターン２１３ａは以後形成された導電性ラインの領域を画定する。よって、前記犠牲スペーサパターン２１３ａが配置された形状によって後で形成される導電性ラインが決定される。よって、図１５Ｂに示すようなノード分離開口部１１５ａを有するノード分離マスクを用いて犠牲スペーサの所定部分をエッチングするノード分離工程を行なって前記犠牲スペーサパターン２１３ａを形成することができる。ここで、参照符号２１６は前記ノード分離開口部１１５ａによって露出した犠牲スペーサが除去された領域を示す。参照で、前記犠牲スペーサパターン１１３ａの配置された形状は、本発明の第３実施形態での導電性ライン２２２と等しく詳しい説明は省略する。よって、上述の本発明の第１実施形態による半導体素子の製造方法を用いて本発明の第３実施形態による半導体素子を製造することができる。
一方、上述の本発明の第１実施形態による半導体素子の製造方法を用いて本発明の第３実施形態による半導体素子を製造する工程中にコンタクトパッドマスクの形状を変形させることによって、本発明の第６実施形態による半導体素子を製造することができる。さらに詳しくは、本発明の第６実施形態のよる半導体素子を製造するために、上述の第３実施形態の半導体素子を製造するために用いられる接続領域及びコンタクト領域を有するコンタクトパッドマスクの代りにコンタクト領域のみを有するコンタクトパッドマスクを用い、その後の工程を上述の第１実施形態での製造工程を行なうことによって図６に示す半導体素子を製造することができる。
次に、図４、図１１及び図１６を参照して本発明の第４実施形態による半導体素子の製造方法を説明する。本発明の第３実施形態による半導体素子の製造方法と本発明の第４実施形態による半導体素子の製造方法との違いは図１１に記載のＳ１００段階での犠牲開口部の形状及びＳ１２０段階での第１及び第２犠牲スペーサパターンの形状に差があるだけで、上述の第３実施形態による半導体素子の製造方法を用いて本発明の第４実施形態による半導体素子を製造することができる。さらに詳しくは、上述の第３実施形態の製造方法中に犠牲開口部２１１ａのそれぞれは前記セルアレイ領域ＣＡで第１幅ＮＡ１を有すると共に、前記第１及び第２コア領域ＣＯ１、ＣＯ２のうち一つの領域で前記第１幅ＮＡ１よりも大きい第２幅ＮＡ２を有し、第１長さＭＡ１延長され、続いて、前記第１長さＭＡ１延長された端部分の両方から前記第１幅ＮＡ１よりも小さい第３幅ＰＡ１で延長された形状を有するものとして説明していた。これとは違って、発明の第３実施形態による前記犠牲開口部２１１ａのそれぞれは、図１６に示すように前記セルアレイ領域ＣＡで第１幅ＮＡ１を有すると共に、前記第１及び第２コア領域ＣＯ１、ＣＯ２のうち一つの領域で前記第１幅ＮＡ１よりも大きい第２幅ＮＡ２を有して第１長さＭＡ１延長され、続いて、前記第１長さＭＡ１延長された端部分の二つ割れに前記第１幅ＮＡ１よりも小さい第３幅ＰＡ１に延長された形状を有し、二つ割れのうち一つの長さがさらに延長された形状を有する。したがって、前記ハードマスクの犠牲開口部の形状だけが違うので、上述の本発明の第３実施形態による半導体素子の製造方法を用いれば、本発明の第４実施形態による半導体素子を製造することができる。
次に、図５、図１１及び図１７を参照して本発明の第５実施形態による半導体素子の製造方法を説明する。本発明の第１実施形態による半導体素子の製造方法と本発明の第４実施形態による半導体素子の製造方法との違いは、図１１に記載のＳ１２０段階でのノード分離工程及びＳ１６０段階でのコンタクトパッドマスクの形状に差があるだけなので、上述の本発明の第１実施形態による半導体素子の製造方法を用いて本発明の第５実施形態による半導体素子を製造することができる。さらに具体的には、本発明の第５実施形態による半導体素子を製造するために上述の第１実施形態の半導体素子を製造する方法中に犠牲スペーサを形成する工程段階（Ｓ１１０）まで行い、図１１のＳ１２０段階のノード分離工程で用いるノード分離マスクのノード分離開口部４１５ａを図１７のように形成する。前記犠牲スペーサの両端部分を選択的に露出させるノード分離開口部４１５ａを有するノード分離マスクを用いて前記犠牲スペーサの両端部分を選択的に除去して犠牲スペーサパターン４１３ａを形成することができる。ここで、参照符号４１６の前記犠牲スペーサが部分的にエッチングされた領域を示す。その後、前記第１実施形態の半導体素子の製造方法で説明したように図１１に記載のトレンチを有する基板上に導電膜を形成する工程（Ｓ１５０）まで行なうことができる。このように形成された導電膜上に第１コア領域ＣＯ１又は第２コア領域ＣＯ２に位置する前記トレンチの端部分と重畳するコンタクトパッドマスクを形成（Ｓ１６０）することができる。その後の工程は、前記第１実施形態の半導体素子の製造方法で説明した半導体工程が行なわれる。その結果として、図５に示す本発明の第５実施形態による半導体素子が製造される。
次に、図７、図１１、図１８Ａ及び図１８Ｂを参照して本発明の第７実施形態による半導体素子の製造方法を説明する。本発明の第１実施形態による半導体素子の製造方法と本発明の第７実施形態による半導体素子の製造方法との差は、図１１に記載のＳ１００段階の犠牲開口部を有するハードマスクを形成する工程での犠牲開口部の形状及びＳ１２０段階の犠牲スペーサパターンを形成する工程での犠牲スペーサパターンの形状に差があるだけであって、本発明の第７実施形態による半導体素子の製造方法は上述の本発明の第１実施形態による半導体素子の製造方法と実質的に類似している。
さらに詳しくは、図１８Ａは図１１に開示されたＳ１００段階のハードマスクの犠牲開口部６１１ａを示している。すなわち、図１３Ａでの犠牲開口部１１ａは複数個であるが、図１８Ａでは一つの犠牲開口部６１１ａが提供される。すなわち、本発明の第１及び第７実施形態による半導体素子の製造方法で用いられる犠牲開口部の形状は前記セルアレイ領域ＣＡでは等しいが、前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２では異なる。すなわち、本発明の第７実施形態で用いられる犠牲開口部６１１ａは前記セルアレイ領域ＣＡを複数個の犠牲開口部６１１ａが横切って、前記犠牲開口部６１１ａは前記セルアレイ領域ＣＡで順に配列された第１ないし第３セル犠牲開口部６１０ａ、６１０ｂ、６１０ｃを含むことができる。前記第１セル犠牲開口部６１０ａは前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に延長されて前記第１コア領域ＣＯ１で一つの開口部として合わされ、前記第２及び第３セル犠牲開口部６１０ｂ、６１０ｃは前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に延長されて前記第２コア領域ＣＯ２で一つの開口部として合わされることができる。
一方、前記第１ないし第３セル犠牲開口部６１０ａ、６１０ｂ、６１０ｃのそれぞれは、１Ｆサイズ（１ ｆｅａｔｕｒｅ ｓｉｚｅ）を有することができる。本発明で、前記１Ｆサイズはリソグラフィ工程の限界解像度により具現可能な最小寸法として定義することができる。
次に、前記犠牲開口部６１１ａの側壁を覆う犠牲スペーサを形成することができる（Ｓ１１０）。続いて、図１８Ｂに示すようにノード分離工程を行なって前記犠牲開口部６１１ａの側壁を部分的に覆う犠牲スペーサパターンを形成することができる（Ｓ１２０）。前記第１及び第２セル犠牲開口部６１０ａ、６１０ｂが前記セルアレイ領域ＣＡから前記第１及び第２コア領域ＣＯ１、ＣＯ２に延長されて一つに合される前記犠牲開口部６１１ａの側壁を覆う前記犠牲スペーサを露出させ、前記第１及び第２コア領域ＣＯ１、ＣＯ２の端部分に位置する犠牲スペーサを露出させるノード分離開口部６１５ａを有するノード分離マスクを用いて犠牲スペーサをエッチングして犠牲スペーサパターン６１３ａを形成することができる。その結果、図７に示す前記導電性ライン６２２のような配置構造の犠牲スペーサパターン６１３ａが形成される。その後の工程は前記第１実施形態の半導体素子の製造方法で説明した半導体工程が行なわれる。その結果として、図７に示す本発明の第７実施形態による半導体素子が製造される。
次に、図８、図１１、図１９Ａ及び図１９Ｂを参照して本発明の第８実施形態による半導体素子の製造方法を説明する。本発明の第８実施形態による半導体素子の製造方法と上述の第１実施形態による半導体素子の製造方法との差は、図１１に記載のＳ１００段階の犠牲開口部を有するハードマスクを形成する工程での犠牲開口部の形状及びＳ１２０段階の犠牲スペーサパターンを形成する工程での犠牲スペーサパターンの形状に差があるだけであって、本発明の第８実施形態による半導体素子の製造方法は上述の本発明の第１実施形態による半導体素子の製造方法と実質的に類似している。
さらに詳しくは、図１９Ａは図１１に開示されたＳ１００段階のハードマスクの犠牲開口部７１１ａを示している。すなわち、図１３Ａでの犠牲開口部１１ａは複数個であるが、図１９Ａでは一つの犠牲開口部７１１ａが提供される。すなわち、本発明の第１及び第７実施形態による半導体素子の製造方法で用いられる犠牲開口部の形状は前記セルアレイ領域ＣＡでは等しいが、前記第１コア領域ＣＯ１及び前記第２コア領域ＣＯ２では異なる。すなわち、本発明の第８実施形態で用いられる犠牲開口部７１１ａは前記セルアレイ領域ＣＡを複数個の犠牲開口部７１１ａが横切り、前記犠牲開口部７１１ａは前記セルアレイ領域ＣＡに順に配列された第１ないし第３セル犠牲開口部を含むことができる。前記第１及び第２セル犠牲開口部を、前記セルアレイ領域ＣＡから前記第１コア領域ＣＯ１に延長し、前記第１コア領域ＣＯ１で一つの開口部として合わせ、前記第２及び第３セル犠牲開口部を、前記セルアレイ領域ＣＡから前記第２コア領域ＣＯ２に延長して前記第２コア領域ＣＯ２で一つの開口部として合わせることができる。このとき、前記第１及び第２コア領域ＣＯ１、ＣＯ２での前記犠牲開口部７１１ａの幅は、前記セルアレイ領域ＣＡでの第１及び第２セル犠牲開口部の幅と前記第１及び第２セル犠牲開口部との間の離隔距離の合計と等しい。
次に、前記犠牲開口部７１１ａの側壁を覆う犠牲スペーサを形成することができる（Ｓ１１０）。続いて、図１９Ｂに示すようにノード分離工程を行なって前記犠牲開口部７１１ａの側壁を部分的に覆う犠牲スペーサパターン７１３ａを形成することができる（Ｓ１２０）。前記第１及び第２セル犠牲開口部６１０ａ、６１０ｂが前記セルアレイ領域ＣＡから前記第１及び第２コア領域ＣＯ１、ＣＯ２に延長されて一つとして合う前記犠牲開口部７１１ａの側壁を覆う前記犠牲スペーサと前記第１及び第２コア領域ＣＯ１、ＣＯ２の端部分に位置する犠牲スペーサを同時に露出させるノード分離開口部７１５ａを有するノード分離マスクを用いて前記犠牲スペーサをエッチングして犠牲スペーサパターン７１３ａを形成することができる。その結果、図８に示す前記導電性ライン７２２のような配置構造の犠牲スペーサパターン７１３ａを形成することができる。その後の工程としては、前記第１実施形態の半導体素子の製造方法で説明した半導体工程が行なわれる。その結果として、図８に示す本発明の第８実施形態による半導体素子が製造される。
次に、図９、図１１及び図２０Ａ及び図２０Ｂを参照して本発明の第９実施形態による半導体素子の製造方法を説明する。本発明の第１実施形態による半導体素子の製造方法と本発明の第９実施形態による半導体素子の製造方法との差は、図１１に記載のＳ１００段階でのハードマスクの犠牲開口部の形状、Ｓ１２０段階でのノード分離工程で用いるノード分離マスクのノード分離開口部の形状及びＳ１６０段階でのコンタクトパッドマスクの配置形状である。したがって、上述の第１実施形態による半導体素子の製造方法を用いて本発明の第９実施形態による半導体素子を製造することができる。
さらに詳しくは、本発明の第９実施形態による半導体素子を製造するために図２０Ａに示すようにセルアレイ領域ＣＡを横切って第１及び第２コア領域ＣＯ１、ＣＯ２に延長された犠牲開口部８１１ａを有するハードマスクを形成することができる（Ｓ１００）。このとき、前記犠牲開口部８１１ａのそれぞれは、前記セルアレイ領域ＣＡよりも第１及び第２コア領域ＣＯ１、ＣＯ２で大きい幅を有する。
続いて、前記犠牲開口部８１１ａの側壁を覆う犠牲スペーサを形成することができる（Ｓ１１０）。続いて、前記犠牲開口部８１１ａの両端部分の側壁を覆う犠牲スペーサを露出させるノード分離開口部８１５ａを有するノード分離マスクを形成することができる。続いて、前記ノード分離マスクをエッチングマスクとして用いて前記犠牲スペーサをエッチングして犠牲スペーサパターン８１３ａを形成することができる（Ｓ１２０）。続いて、本発明の第１実施形態による製造工程を用いて図１１のトレンチを有する基板上に導電膜を形成する工程（Ｓ１５０）まで行なうことができる。続いて、前記導電膜上に前記トレンチのそれぞれの両端部分のうち一つの端部分と重畳するコンタクトパッドマスクを形成することができる（Ｓ１６０）。ここで、前記コンタクトパッドマスクはコンタクトパッド領域及び接続領域を有することができる。前記コンタクトパッド領域は上述の第９実施形態の半導体素子のコンタクトパッド８２５ｐ、８２５ｑが位置する領域を画定する。よって、上述の第１実施形態による半導体素子の製造方法を用いて導電性ライン８２２を形成することができる（Ｓ１７０）。
次に、図１０、図１１及び図２１を参照して本発明の第１０実施形態による半導体素子の製造方法を説明する。上述の第９実施形態による半導体素子の製造方法と本発明の第１０実施形態による半導体素子の製造方法との差は、図１１に記載のＳ１２０段階でのノード分離工程で用いるノード分離マスクのノード分離開口部の配置形状にある。よって、上述の第９実施形態による半導体素子の製造方法を用いて本発明の第１０実施形態による半導体素子を製造することができる。
さらに詳しくは、上述の第９実施形態の半導体素子の製造方法において説明した犠牲スペーサを形成することができる（Ｓ１１０）。続いて、図２１に示すような犠牲スペーサパターン９１３ａを形成するためにノード分離工程を行なう。前記犠牲スペーサパターン９１３ａは、その後に形成する導電性ラインの領域を画定する。したがって、前記犠牲スペーサパターン９１３ａが配置された形状によって、後で形成される導電性ラインが決定される。よって、図２１に示すようなノード分離開口部９１５ａを有するノード分離マスクを用いて犠牲スペーサの所定部分をエッチングするノード分離工程を行なって前記犠牲スペーサパターン９１３ａを形成することができる。参照で、前記犠牲スペーサパターン１１３ａの配置された形状は、本発明の第１０実施形態での導電性ライン９２２と同一であり、詳細な説明は省略する。よって、上述の本発明の第９実施形態による半導体素子の製造方法を用いて本発明の第１０実施形態による半導体素子を製造することができる。
本発明の第１実施形態による半導体素子を示す平面図である。 本発明の第２実施形態による半導体素子を示す平面図である。 本発明の第３実施形態による半導体素子を示す平面図である。 本発明の第４実施形態による半導体素子を示す平面図である。 本発明の第５実施形態による半導体素子を示す平面図である。 本発明の第６実施形態による半導体素子を示す平面図である。 本発明の第７実施形態による半導体素子を示す平面図である。 本発明の第８実施形態による半導体素子を示す平面図である。 本発明の第９実施形態による半導体素子を示す平面図である。 本発明の第１０実施形態による半導体素子を示す平面図である。 本発明の実施形態による半導体素子の製造方法を説明するためのフローチャートである。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す断面図である。 本発明の第１実施形態による半導体素子の製造方法を示す平面図である。 本発明の第１実施形態による半導体素子の製造方法を示す平面図である。 本発明の第１実施形態による半導体素子の製造方法を示す平面図である。 本発明の第１実施形態による半導体素子の製造方法を示す平面図である。 本発明の第１実施形態による半導体素子の製造方法を示す平面図である。 本発明の第２実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第４実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第５実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第７実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第７実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第８実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第８実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第９実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第９実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の第１０実施形態による半導体素子の製造方法を説明するための断面図である。
符号の説明
ＣＡ セルアレイ領域
ＣＯ１ 第１コア領域
ＣＯ２ 第２コア領域
１ 半導体基板
３ａ セル活性領域
２２ａ、１２２ａ、２２２ａ、３２２ａ、４２２ａ、５２２ａ、６２２ａ、７２２ａ、８２２ａ、９２２ａ 第１導電性ライン
２２ｂ、１２２ｂ、２２２ｂ、３２２ｂ、４２２ｂ、５２２ｂ、６２２ｂ、７２２ｂ、８２２ｂ、９２２ｂ 第２導電性ライン
２２ｃ、１２２ｃ、２２２ｃ、３２２ｃ、４２２ｃ、５２２ｃ、６２２ｃ、７２２ｃ、８２２ｃ、９２２ｃ 第３導電性ライン
２２ｄ、１２２ｄ、２２２ｄ、３２２ｄ、４２２ｄ、５２２ｄ、６２２ｄ、７２２ｄ、８２２ｄ、９２２ｄ 第４導電性ライン
２５ｐ、１２５ｐ、２２５ｐ、３２５ｐ、４２５ｐ、５２５ｐ、６２５ｐ、７２５ｐ、８２５ｐ、９２５ｐ 第１コンタクトパッド
２５ｑ、１２５ｑ、２２５ｑ、３２５ｑ、４２５ｑ、５２５ｑ、６２５ｑ、７２５ｑ、８２５ｑ、９２５ｑ 第２コンタクトパッド

Claims (32)

  1. セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板と、
    前記セルアレイ領域を横切って前記第１コア領域に延長された第１及び第２導電性ラインと、
    前記セルアレイ領域を横切って前記第２コア領域に延長された第３及び第４導電性ラインと、を含み、
    前記第１、第２、第３及び第４導電性ラインは、リソグラフィ工程の限界解像度よりも小さい線幅を有することを特徴とする半導体素子。
  2. 前記第１及び第２導電性ラインは、前記セルアレイ領域でリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔され、前記第１コア領域で前記第１距離よりも大きい第２距離離隔された部分を有し、
    前記第３及び第４導電性ラインは、前記セルアレイ領域で前記第１距離離隔され、前記第２コア領域で前記第１距離よりも大きい前記第２距離離隔された部分を有することを特徴とする請求項１に記載の半導体素子。
  3. 前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長され、
    前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも小さい第２長さ延長され、
    前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長され、
    前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長されたことを特徴とする請求項１に記載の半導体素子。
  4. 前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長され、
    前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも大きい第２長さ延長され、
    前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長され、
    前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されたことを特徴とする請求項１に記載の半導体素子。
  5. 前記セルアレイ領域で前記第２及び第３導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔され、
    前記第１及び第２導電性ラインは前記セルアレイ領域で前記第１距離よりも大きい第２距離離隔され、前記第１コア領域で前記第２距離よりも大きい第３距離離隔された部分を有し、
    前記第３及び第４導電性ラインは前記セルアレイ領域で前記第２距離離隔され、前記第２コア領域で前記第３距離離隔された部分を有することを特徴とする請求項１に記載の半導体素子。
  6. 前記第１コア領域で前記第１及び２導電性ラインの端部分に電気的に接続された第１コンタクトパッドと、
    前記第２コア領域で前記第３及び第４導電性ラインの端部分に電気的に接続された第２コンタクトパッドと、
    をさらに含むことを特徴とする請求項１に記載の半導体素子。
  7. 前記第１コア領域の前記第１及び第２導電性ラインの端部分と前記第１コンタクトパッドとの間に提供された第１接続部と、
    前記第２コア領域の前記第３及び第４導電性ラインの端部分と前記第２コンタクトパッドとの間に提供された第２接続部と、をさらに含み、
    前記第１及び第２接続部のそれぞれは、前記第１ないし第４導電性ラインよりも大きい幅を有すると共に、前記第１及び第２コンタクトパッドよりも小さい幅を有することを特徴とする請求項６に記載の半導体素子。
  8. 前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列され、
    前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されたことを特徴とする請求項６に記載の半導体素子。
  9. 前記第１コア領域で前記第１及び第２導電性ラインは前記セルアレイ領域よりも大きい線幅を有し、
    前記第２コア領域で前記第３及び第４導電性ラインは前記セルアレイ領域よりも大きい線幅を有することを特徴とする請求項１に記載の半導体素子。
  10. 前記導電性ラインは、埋め込みゲートライン又はビットラインであることを特徴とする請求項１に記載の半導体素子。
  11. セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板と、
    前記セルアレイ領域を横切って前記第１及び第２コア領域に延長されて前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する第１、第２、第３及び第４導電性ラインと、
    前記第１コア領域での前記第２及び第４導電性ラインの端部分に電気的に接続された第１コンタクトパッドと、
    前記第２コア領域での前記第１及び第３導電性ラインの端部分に電気的に接続された第２コンタクトパッドと、を含み、
    前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列され、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されたことを特徴とする半導体素子。
  12. 前記セルアレイ領域で前記第１及び２導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔されると共に、前記第３及び４導電性ラインは前記第１距離離隔され、
    前記セルアレイ領域で前記第２及び第３導電性ラインは前記第１距離よりも大きい第２距離離隔されたことを特徴とする請求項１１に記載の半導体素子。
  13. 前記第１及び第３導電性ラインのそれぞれは前記セルアレイ領域から前記第１コア領域に第１長さ延長されると共に、前記第２コア領域で前記第１長さよりも大きい第２長さ延長され、
    前記第２及び第４導電性ラインのそれぞれは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されると共に、前記第１コア領域で前記第２長さ延長されたことを特徴とする請求項１１に記載の半導体素子。
  14. 前記第１コア領域の前記第２及び第４導電性ラインの端部分と前記第１コンタクトパッドとの間に提供された第１接続部と、
    前記第２コア領域の前記第１及び第３導電性ラインの端部分と前記第２コンタクトパッドとの間に提供された第２接続部と、をさらに含み、
    前記第１及び第２接続部のそれぞれは前記第１ないし第４導電性ラインよりも大きい幅を有すると共に、前記第１及び第２コンタクトパッドよりも小さい幅を有することを特徴とする請求項１１に記載の半導体素子。
  15. 前記導電性ラインは、埋め込みゲートラインであることを特徴とすることを特徴とする請求項１１に記載の半導体素子。
  16. セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を準備する段階と、
    前記セルアレイ領域を横切って前記第１コア領域に延長された第１及び第２導電性ラインを形成すると共に、前記セルアレイ領域を横切って前記第２コア領域に延長された第３及び第４導電性ラインを形成する段階と、を含み、
    前記第１、第２、第３及び第４導電性ラインは前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい線幅を有するように形成することを特徴とする半導体素子の製造方法。
  17. 前記第１ないし第４導電性ラインを形成する段階は、
    前記半導体基板上に第１及び第２犠牲開口部を有するハードマスクを形成する段階と、
    前記第１及び第２犠牲開口部の側壁をそれぞれ覆う第１及び第２犠牲スペーサを形成する段階と、
    前記第１及び第２犠牲スペーサの両端部分をエッチングするノード分離工程を行なって前記第１犠牲開口部に第１及び第２犠牲スペーサパターンを形成すると共に、前記第２犠牲開口部に第３及び第４犠牲スペーサパターンを形成する段階と、
    前記第１ないし第４犠牲スペーサパターンによって側壁が覆われた前記第１及び第２犠牲開口部を埋め込むマスクパターンを形成する段階と、
    前記ハードマスク及び前記マスクパターンをエッチングマスクとして前記第１ないし第４犠牲スペーサパターンをエッチングして第１、第２、第３及び第４トレンチを形成する段階と、
    前記第１ないし第４トレンチを有する基板上に導電膜を形成する段階と、
    前記導電膜が前記第１ないし第４トレンチ内に残存するように前記導電膜を平坦化する段階と、
    を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記第１、第２、第３及び第４トレンチを形成した後に、
    前記ハードマスク及び前記マスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングして前記半導体基板内に第１、第２、第３及び第４ゲートトレンチを形成する段階と、
    前記第１、第２、第３及び第４ゲートトレンチの内壁を覆うゲート酸化膜を形成する段階と、
    をさらに含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記導電膜を平坦化した後に、
    前記第１ないし第４トレンチ内に残存するように前記導電膜を平坦化した基板上にパッド導電膜を形成する段階と、
    前記パッド導電膜上に前記第１コア領域の前記第１及び第２トレンチの端部分と重畳する第１コンタクトパッドマスクを形成すると共に、前記第２コア領域の前記第３及び第４トレンチの端部分と重畳する第２コンタクトパッドマスクを形成する段階と、
    前記第１及び第２コンタクトパッドマスクをエッチングマスクとして前記パッド導電膜をエッチングして前記第１及び第２コア領域のそれぞれに第１及び第２コンタクトパッドを形成する段階と、
    をさらに含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成し、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成することを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記第１及び第２コンタクトパッドマスクのそれぞれはコンタクトパッド領域と前記トレンチのそれぞれの端部分と重畳する接続領域からなり、前記接続領域は前記トレンチよりも大きく前記コンタクトパッド領域よりは小さい幅を有することを特徴とする請求項２０に記載の半導体素子の製造方法。
  22. 前記第１及び第２導電性ラインは前記セルアレイ領域でリソグラフィ工程の限界解像度よりも小さい大きさの第１距離離隔され、前記第１コア領域で前記第１距離よりも大きい第２距離離隔された部分を有するように形成し、
    前記第３及び第４導電性ラインは前記セルアレイ領域で前記第１距離離隔され、前記第２コア領域で前記第１距離よりも大きい前記第２距離離隔された部分を有するように形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
  23. 前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長するように形成し、
    前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも小さい第２長さ延長するように形成し、
    前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長するように形成し、
    前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長するように形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
  24. 前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長するように形成し、
    前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも大きい第２長さ延長するように形成し、
    前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長するように形成し、
    前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長するように形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
  25. 前記セルアレイ領域で前記第２及び第３導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔するように形成し、
    前記第１及び第２導電性ラインは前記セルアレイ領域で前記第１距離よりも大きい第２距離離隔され、前記第１コア領域で前記第２距離よりも大きい第３距離離隔された部分を有するように形成し、
    前記第３及び第４導電性ラインは前記セルアレイ領域で前記第２距離離隔され、前記第１コア領域で前記第３距離離隔された部分を有するように形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
  26. 前記第１ないし第４導電性ラインを形成する段階は、
    前記半導体基板上に前記セルアレイ領域を横切って前記第１及び第２コア領域に延長された１Ｆサイズ（１ ｆｅａｔｕｒｅ ｓｉｚｅ）の幅を有する複数個のセル開口部と共に、前記セル開口部のうち順に配列された第１ないし第３セル開口部のうちから前記第１及び第２セル開口部を前記第１コア領域で接続する第１コア開口部と前記第２及び第３セル開口部を前記第２コア領域で接続する第２コア開口部からなる犠牲開口部を有するハードマスクを形成する段階と、
    前記犠牲開口部の側壁を覆う犠牲スペーサを形成する段階と、
    前記第１及び第２コア領域で前記犠牲スペーサの所定領域をエッチングするノード分離工程を行なって前記セル開口部の側壁に残存する犠牲スペーサパターンを形成し、前記犠牲スペーサパターンのそれぞれは前記第１コア領域又は前記第２コア領域に延長する段階と、
    前記犠牲スペーサパターンを有する基板上に前記犠牲開口部を埋め込むマスクパターンを形成する段階と、
    前記ハードマスク及び前記マスクパターンをエッチングマスクとして用いて前記犠牲スペーサパターンをエッチングしてトレンチを形成する段階と、
    前記トレンチを有する基板上に導電膜を形成する段階と、
    前記導電膜を平坦化する段階と、
    を含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
  27. 前記犠牲スペーサパターンをエッチングした後に、
    前記ハードマスク及び前記マスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングする段階と、
    前記導電膜を平坦化した後に前記平坦化された導電膜を部分エッチングする段階と、
    をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
  28. 前記平坦化された導電膜を部分エッチングする前に、
    前記平坦化された導電膜上にパッド導電膜を形成する段階と、
    前記パッド導電膜上にパッドマスクを形成する段階と、
    前記パッドマスクをエッチングマスクとして前記パッド導電膜をエッチングする段階と、をさらに含み、
    前記パッドマスクは前記平坦化された導電膜を部分エッチングするエッチング工程にエッチングマスクに用いることを特徴とする請求項２７に記載の半導体素子の製造方法。
  29. 前記第１コア領域で前記第２距離離隔された部分の前記第１及び第２導電性ラインは前記セルアレイ領域よりも大きい線幅を有するように形成し、
    前記第２コア領域で前記第２距離離隔された部分の前記第３及び第４導電性ラインは前記セルアレイ領域よりも大きい線幅を有するように形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
  30. セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板を準備する段階と、
    前記セルアレイ領域を横切って前記第１及び第２コア領域に延長された第１及び第２犠牲開口部を有するハードマスクを形成し、前記第１及び第２犠牲開口部のそれぞれは前記セルアレイ領域で１Ｆサイズの幅を有すると共に、前記セルアレイ領域よりも第１及び第２コア領域で大きい幅を有し、
    前記第１及び第２犠牲開口部に第１及び第２犠牲スペーサを形成する段階と、
    ノード分離工程を用いて前記第１及び第２コア領域に位置する前記第１及び第２犠牲スペーサの両端部分をエッチングして前記第１犠牲開口部に第１及び第２犠牲スペーサパターンを形成すると共に、前記第２犠牲開口部に第３及び第４犠牲スペーサパターンを形成する段階と、
    前記第１ないし第４犠牲スペーサパターンによって側壁が覆われた前記第１及び第２犠牲開口部を埋め込むマスクパターンを形成する段階と、
    前記ハードマスク及び前記マスクパターンをエッチングマスクとして前記第１ないし第４犠牲スペーサパターン及び前記半導体基板を順にエッチングして第１ないし第４トレンチを形成する段階と、
    前記第１ないし第４トレンチを有する基板上に導電膜を形成する段階と、
    前記導電膜上に前記第１コア領域の前記第２及び第４トレンチの端部分と重畳する第１コンタクトパッドマスク及び前記第２コア領域の前記第１及び第３トレンチの端部分と重畳する第２コンタクトパッドマスクを形成する段階と、
    前記第１及び第２コンタクトパッドマスクをエッチングマスクとして前記導電膜をエッチングして前記第１ないし第４トレンチを部分的に埋め込む第１ないし第４導電性ラインを形成すると共に、前記第１コア領域の前記第２及び第４導電性ラインの端部分と電気的に接続された第１コンタクトパッド及び前記第２コア領域の前記第１及び第３導電性ラインの端部分に電気的に接続された第２コンタクトパッドを形成する段階と、を含み、
    前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成し、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されるように形成することを特徴とする半導体素子の製造方法。
  31. 前記第１及び第３犠牲スペーサパターンのそれぞれは前記セルアレイ領域から前記第１コア領域に第１長さ延長されると共に、前記第２コア領域で前記第１長さよりも大きい第２長さ延長するように形成し、
    前記第２及び第４犠牲スペーサパターンのそれぞれは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されると共に、前記第１コア領域で前記第２長さ延長するように形成することを特徴とする請求項３０に記載の半導体素子の製造方法。
  32. 前記第１及び第２コンタクトパッドマスクのそれぞれはコンタクトパッド領域と前記トレンチの端部分と重畳する接続領域からなり、前記接続領域は前記トレンチの幅よりも大きく、前記コンタクトパッド領域の幅よりは小さいことを特徴とする請求項３１に記載の半導体素子の製造方法。
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