JPH0386992A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 多ビット入出力構成のダイナミックＲＡＭ　（以下、Ｄ
ＲＡＭという）におけるメモリセルの選択装置に関し、 多ビット入出力構成の半導体記憶装置において、フェイ
ルが発生した場合に、ビットのフェイルで済むようにし
、システム上のＥＣＣ回路の適応を可能にする半導体記
憶装置を提供することを目的とし、 複数のワード線と、ビット線と、メモリセルとを有する
メモリセルアレイを有する半導体記憶装置において、複
数のワード線を同時に活性化する行選択手段と、複数の
列選択線を同時に独立に活性化し、複数のビット線を同
時に選択する列選択手段と、選択されたメモリセルのな
かから、互いに異なるビット線とワード線の組み合わせ
によって選択されているメモリセルを選択するデータセ
レクタとを備えたように構成する。

〔産業上の利用分野］ 本発明は半導体記憶装置に係り、特に多ビット入出力構
成のダイナミックＲＡＭ　（以下、ＤＲＡＭという）に
おけるメモリセルの選択装置に関する。

近年の半導体記憶装置の大容量化のための微細化プロセ
スの発展に伴い、プロセスおよび製造される半導体記憶
装置の信頼性の向上が望まれている。このうち、半導体
記憶装置自体の信頼性向上のため、システム上Ｅ　ＣＣ
（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃ１ｒｃｕｉｔ
）回路が採用されている。一般に、ＥＣＣ回路は１ビッ
ト誤りを検出し、訂正する構成となっている。このＥＣ
Ｃ回路を多ビット入出力構成の半導体記憶装置に適応し
た場合、複数ビットがフェイルすると誤りの検出・訂正
が出来なくなるという点が問題となる。

〔従来の技術〕

第１１図に多ビット入出力構成の半導体記憶装置の第１
の例を示す。

この半導体記憶装置は、４つのメモリセルアレイＭＡＯ
，ＭＡＩ、ＭＡ２．ＭＡ３を有して８ビットの入出力構
成となっている。各メモリセルアレイは、例えば、メモ
リセルアレイＭＡＯで説明すると複数のワード線ＷＬ　
Ｏ０−ＷＬ　０ｊと複数のビット線ＢＬ００＝ＢＬ０ｍ
とがマトリクス上に交叉して配線され、各ワード線ＷＬ
００〜ＷＬ０ｊとビット線ＢＬ００−ＢＬ０ｍとの交点
のそれぞれにはトランスファートランジスタＴＴおよび
メモリセルＣＥＬ００〜ＣＥＬ０ｍが接続されている。

各ワード線ＷＬ００−ＷＬ０ｊは行デコーダＤＸＯによ
り選択され、行ドライバＤＲＸＯにより駆動される。各
列デコーダＤＹＯ，ＤＹＩに与えられるアドレス信号は
同一アドレスを指し、各行デコーダＤＸＯ，ＤＸＩ、Ｄ
Ｘ２．ＤＸ３は同様に同一アドレスを指す。

各ビット線ＢＬ００〜ＢＬ０ｍは各メモリセルＣＥＬ０
０−ＣＥＬ０ｍの信号の変化を検知増幅するためのセン
スアンプ５Ａ００に二本一対のペアで配線されている。

センスアンプＳＡ００の検知信号はトランスファーゲー
トＴＧを介してデータバスＢＵＳ上に読み出され、２ビ
ットがデータラッチＤＬＯ，ＤＬＩにラッチされるよう
になっている。

トランスファーゲー）ＴＧＯ，ＴＧＩは列選択線ＣＬ０
０を介して列ドライバＤＲＹＯ及び列デコーダＤＹＯに
よりＯＮ１０　Ｆ　Ｆ制御される。このトランスファー
ゲー）ＴＧＯ，ＴＧＩのＯＮ・ＯＦＦによりビット線Ｂ
Ｌ００，ＢＬＯＩそしてＢＬＩＯ，ＢＬＩＩの選択動作
が行われる。

以上の構成は、他のメモリセルアレイＭＡＩ。

ＭＡ２．ＭＡ３についても同様であるので説明は省略す
る。なお列デコーダＤＹＯはメモリセルアレイＭＡＯと
メモリセルアレイＭＡＩに共用され、列デコーダＤＹＩ
はメモリセルアレイＭＡ２とメモリセルアレイＭＡ３に
共用される。

次に記憶データの読みだし動作を簡単に説明する。

読みだしに際しては、メモリセルアレイＭＡＯ〜ＭＡ３
のセンスアンプＳＡ列の中から各々２ビットづつが読み
出され、合計で８ビットのデータがデータバスＢＵＳを
介してデータラッチＤＬＯ〜ＤＬ７にラッチされる。こ
のとき、任意のセンスアンプＳＡ列に属する列選択線Ｃ
Ｌがフェイルした場合、出力データ８ビットのうち、２
ビットがフェイルすることとなり、システム上で２ビッ
トの検出・訂正を行うことは出来ず、ＥＣＣ回路の適応
は不可能である。　　　　　　　　　　　−方、最近で
は配線技術および製造プロセスの進歩によりメタル層配
線の半導体記憶装置が登場している。第１２図にその例
を示す。なお、第１２図において第１１図と同様な部材
には同一の符号を附して以下説明する。

この半導体記憶装置は、８つのメモリセルアレイＭＡ　
Ｏ−ＭＡ　７を一方向（図上、列方向）に敷き並べ、基
板（図示せず）上のメタル第２層に各センスアンプＳＡ
列を横切って通過するように列選択線ＣＬを延在させる
ことにより、各センスアンプＳＡ列（したがって、メモ
リセルアレイＭＡ０−ＭＡ７）において列選択線ＣＬを
共用化するようにしたものである。

各行デコーダＤＸＯ−ＤＸ７および行ドライバＤＲＸＯ
〜ＤＲＸ７は各メモリセルアレイＭＡＯ〜ＭＡ７ごとに
独立して設けられている。

各ＤＲは互いに対をなすメモリセルアレイＭＡＯとメモ
リセルアレイＭＡＩ、メモリセルアレイＭＡ２とメモリ
セルアレイＭＡ３・・・メモリセルアレイ６とメモリセ
ルアレイＭＡ７においていずれか一方を選択して対応す
るセンスアンプＳＡに接続するためのトランスファーゲ
ー）ＴＧを駆動するドライバである。

このように、メタル第２層で列選択線ＣＬを配線する多
層配線で構成したことにより、複数のメモリセルアレイ
ＭＡ　Ｏ−ＭＡ　７に対し、１つの列デコーダＤＹでメ
モリセルＣＥＬの選択動作が可能となり、かつ、複数の
センスアンプＳＡに対して列選択線ＣＬを共用できるた
め、高集積化が可能となっている。

読みだしに際しては、各センスアンプＳＡ列の中から各
、ビットが読み出され、それぞれデータラッチＤＬＯ〜
ＤＬ３に、ビットづつラッチされ、合計４ビットがデー
タバスを介して出力される。

以上の半導体記憶装置において、任意のセンスアンプＳ
Ａ列に属する列選択線ＣＬがフェイルした場合には、出
力４ビット全部がフェイルすることとなり、この半導体
記憶装置も第１１図の半導体記憶装置と同様にＥＣＣ回
路が適用することが出来ない。

〔発明が解決しようとする課題〕

上記、第１１図の半導体記憶装置、第１２図の半導体記
憶装置のように、各メモリセルアレイ内において選択さ
れる同一ワード線上のメモリセルを介してつながるビッ
ト線を、同一列選択線で複数、同時に活性化しようとす
る半導体記憶装置においては、列選択線がフェイルした
場合、多ビット同時にフェイルすることになり、、ビッ
ト救済機能のＥＣＣ回路ではもはや適応不可能となる。

本発明は、多ビット入出力構成の半導体記憶装置におい
て、フェイルが発生した場合に、ビットのフェイルで済
むようにし、システム上のＥＣＣ回路の適応を可能とす
る半導体記憶装置を提供することを目的とする。

〔課題を解決するための手段〕

ここでは、入出力ビット構成が２ビットの場合を説明す
る。

本発明は、第１図に示すように、マトリクス状に配線さ
れた複数のワード線（ＷＬ００〜ＷＬ０ｊ）とビット線
（ＢＬ００Ｏ〜ＢＬ００ｍ、ＢＬ０１０〜ＢＬＯ１ｍ）
との各交点にそれぞれメモリセル（ＣＥＬ００Ｏ−ＣＥ
Ｌ００ｍ、ＣＥＬＯ１０〜ＣＥＬＯ１ｍ）が接続されて
なるメモリセルアレイを複数（ＭＡＯ−ＭＡＩ）有する
半導体記憶装置において、前記各メモリセルアレイ（Ｍ
Ａ０）内において選択される同一ワード線（ＷＬｏｏ）
上のメモリセル（ＣＥＬ００Ｏ−ＣＥＬ００ｍ、ＣＥＬ
Ｏ１０−ＣＥＬＯ１ｍ）を介してつながるビット線（Ｂ
Ｌ００Ｏ〜ＢＬ００ｍ、ＢＬ０１０−ＢＬＯ１ｍ）のう
ち、いずれか複数のビット線（ＢＬ００Ｏ，ＢＬＯＩ０
）を同時に駆動する選択駆動回路（ＳＤＹ０、ＳＤＹ１
）を備えて構成する。

〔作　　　用〕

ここでは、入出力ビット構成が２ビットの場合を説明す
る。

各メモリセルアレイ（ＭＡＯ，ＭＡＩ）のそれぞれにお
いて、各行選択駆動回路（ＤＸＯ，ＤＸｌ）によりワー
ド線（ＷＬ００，ＷＬ　１０）が選択されたとする。

メモリセルアレイ（ＭＡ０）においては、ワード線（Ｗ
Ｌ００）上にメモリセル（ＣＥＬ００Ｏ〜ＣＥＬ００ｍ
、ＣＥＬＯ１０〜ＣＥＬＯＩｍ）が接続されており、そ
のメモリセル（ＣＥＬ００Ｏ−ＣＥＬ００ｍ、ＣＥＬＯ
１０−ＣＥＬＯ１ｍ）にはそれぞれビット線（ＢＬ００
０−ＢＬ００ｍ。

ＢＬＯ１０〜ＢＬＯ１ｍ）のうち、いずれか複数のビッ
ト線（例えば、ＢＬ００Ｏ，ＢＬＯＩ０）が列選択駆動
同路（ＳＤＹ０、ＳＤＹ１）により同時に、かつ、互い
に独立して選択される。

その同時に選択されたビット線（ＢＬ００Ｏ。

ＢＬＯＩ０）のデータがそれぞれデータラッチ（ＤＬＩ
、ＤＬ０）にラッチされる。

メモリセルアレイ（ＭＡ　１　）においては、ワード線
（ＷＬＩ０）上のメモリセル（ＣＥＬ１００〜ＣＥＬＩ
　０ｍ、ＣＥＬ　１１０−ＣＥＬ　１１ｍ）に接続され
たビット線（ＢＬ　１００〜ＢＬ　１０ｍ。

ＢＬＩ　１０＝ＢＬ　Ｉ　１ｍ）のうち、複数ビット（
ＢＬ１００〜ＢＬＩＩ０）が列選択駆動同路（ＳＤＹ０
、ＳＤＹ１）により同時にかつ独立して選択され、ビッ
ト線（ＢＬｌｏｏ、ＢＬＩＩ０）のデータがそれぞれデ
ータラッチＤＬ２．ＤＬ３にラッチされる。

各メモリセルアレイ（ＭＡＯ，ＭＡＩ）より出力された
データはデータラッチ（ＤＬＯ−ＤＬ３）にラッチされ
た後に、入出力ビット構成が２ビットであるために、（
ＤＬＯ，ＤＬＩ）より１ピツ）　（ＤＬ２．ＤＬ３）よ
りＩビットそれぞれ選択され、合計２ビット（ＢＯ，Ｂ
ｌ）として入出力される。たとえば、列選択線ＣＬ００
が故障したときＤＬＩとＤＬ２へのデータが読み出され
ないが、セレクタＢＳＥＬの選択により、ＤＬＩとＤＬ
２の同時読み出しはなく、どちらかの読み出しとなり、
、ビットの誤りとなる。このように、選択されるため、
ワード線、ビット線のいずれか１本がフェイルしたとし
ても、人出力データ（ＢＯ。

Ｂｌ）としては、その、ビットのみがフェイルするだけ
であり、外部システムにおいて１ビット誤り訂正ＥＣＣ
回路が適応可能となる。

ここでは、入出力ビット構成が２ビットの場合を説明し
たが、他の複数ビット構成においても同様である。

〔実　　施　　例〕

次に、本発明の実施例を図面に基づいて説明する。

通：１むに銭 第２図に本発明の第１の実施例を示す。

この実施例は第■２図の半導体記憶装置に本発明を適応
したものである。この半導体記憶装置は、メタル第２層
配線により列選択線ＣＬを各メモリセルアレイＭＡＯ〜
ＭＡ７の各センスアンプＳＡ列に共用化したものであり
、この点については第１２図の半導体記憶装置と同様で
ある。

本質的に異なるのは、互いに独立した列デコーダＤＹＯ
−ＤＹ３が用いられており、各メモリセルアレイＭＡＯ
−ＭＡ７にそれぞれ独立した行デコーダＤＸＯ〜ＤＸ７
が接続され、行デコーダＤＸＯ〜ＤＸ７がブロックセレ
クタＢＳＥＬによって選択的に切り換えられ、かつ、列
デコーダＤＹＯ〜ＤＹ３、および行デコーダＤＸＯ〜Ｄ
Ｘ７がアドレスバッファＡＤＢからアドレス信号により
アドレス制御を受ける点である。アドレスバッファＡＤ
Ｂは行アドレスストローブ信号−ｒス３−１列アドレス
ストローブ信号でｍおよびリード／ライトネーブル信号
ｎを入力とするタイもングコントロール回路ＴＣＣによ
り制御される。メモリアルアレイＭＡＬ〜ＭＡ７の内部
構成はメモリアルアレイＭＡＯに代表して図示しである
ように、マトリクス上ワード線およびビット線との交点
に各メモリセルが配置されており、第１１図、第１２図
に示したものと同様である。

各センスアンプ列ＳＡ００−３Ａ０ｍ、５ＡＩＯ〜ＳＡ
１ｍ、５Ａ２０〜ＳＡ２ｍ、５Ａ３０〜ＳＡ３ｍは、独
立な行デコーダＤＸＯ−ＤＸ７および行ドライバＤＲＸ
’Ｏ〜ＤＲＸ７を有し、同時に選択されるワード線は、
入出力多ビット構成のビット数以上（例えば、４ビット
入出力ならば１６ビット）が選択される。ここでは、４
ビット人出力構成を考えているため、４本のワード線が
同時に選択される。例えば、ＷＬ００，ＷＬ２０゜ＷＬ
４０．ＷＬ６０が同時に選択される。

一方、各センスアンプ列は、共通の列選択線ＣＬ　Ｏ−
ＣＬ　ｍを有し、同時に選択される列選択線は、入出力
多ビット構成のビット数以上に選択される。ここでは、
４ビット人出力構威を考えているため、４本の列選択線
が同時に選択される。例えば、ＣＬＯ，ＣＬＩ、Ｃｌ３
．Ｃｌ３が同時に選択される。

したがって、４（行）×４（列）で合計１６ビットのデ
ータがデータラッチＤＬＯ−ＤＬ１５に各、ビットずつ
ラッチされることになる。

本半導体記憶装置のメモリセル選択装置は最終的に４ビ
ットを出力するわけであるから、１６ビットのデータか
ら４ビットのデータを取り出さなければならない。この
場合においては、１本のワード線または列選択線がフェ
イルした場合に、ＥＣＣ回路を適応するためには、出力
４ビットのうち、、ビットのみのフェイルで済むような
データの取り出し方をしなければならない。そうするた
めには、異なったワード線を異なった列選択線によって
同時に４ビットのデータを４回取り出せばよい。これを
行うのがデータラッチＤＬ２．ＤＬ３、ＤＬＩ、ＤＬＯ
に接続されたデータセレクタＤＳＯ，データラッチＤＬ
６．ＤＬ７．ＤＬ５゜ＤＬ４に接続されたデータセレク
タＤＳ　ＬデータラッチＤＬＩＯ，ＤＬＩ　１．ＤＬ９
．ＤＬ８に接続されたデータセレクタＤＳ２．データラ
ッチＤＬＬ４，１５，１３．１２に接続されたデータセ
レクタＤＳ３である。そして、データセレクタＤＳＯ，
ＤＳＬ、ＤＳ２．ＤＳ３によって１６ビットのデータか
ら１タイくングに４ビットが選択されコモンデータバス
から出力される。

このデータセレクタＤＳＯ，ＤＳＩ、ＤＳ２゜ＤＳ３で
行われるデータの取り出し方としては、シフテッドダイ
ヤゴナル方式が挙げられる。第３図にシフテッドダイヤ
ゴナル方式のデータアクセスの例を３つ示す。すなわち
、第３図（ａ）に示すデータラッチＤＬＯ−ＤＬ１５の
合計１６個のデータラッチから４つのデータを４回に分
けて取り出す方式の第一の例を第３図（ｂ）、第二の例
を同図（Ｃ）、第三の例を（ｄ）に示す。第３図（ｂ）
と（Ｃ）とはシフト方向が互いに逆なだけで本質的には
同様で、（切に示す方向は２ビットずつ２回目と３回目
で入れ換えている点で変形シフテッドダイヤゴナル方式
と言える。

例えば、第３図（ａ）において、ＤＬＯ，ＤＬ４゜ＤＬ
８．ＤＬＩ２の一行目のデータは、同一の列選択線ＣＬ
Ｏの活性化により、同時に読み出される内容であるが、
その列選択線ＣＬＯがフェイルした場合には、この第一
行目のデータは全て正しくない情報がラッチされること
となる。そのため、１６ビットの中から４ｂｉｔを４回
にわけて読み出す場合、各周期において、ＤＬＯ，ＤＬ
４．ＤＬ８．ＤＬＩ２のフェイルデータのうち、、ビッ
トのみの読み出しを許し、フェイルデータの２ビット以
上の読み出しを防ぐようなシフテッドダイヤゴナル方式
が第３図（ｂ）、　（Ｃ）、　（ｄ）に示されている。

例えば、い）では、第１行目の列選択線がフェイルして
いたとすると、１回目のタイミングにおいては、（１，
１）要素のデータは正しくないが、（２，２）、（３，
３）、（４，４）要素のデータは正しい、したがって、
、ビットの誤りで済む。

２回目のタイミングにおいては、（２，１）要素は正し
くないが、（２，３）、　　　（３，４）。

（４，１）要素のデータは正しく読み出される。

３回目のタイミングでは、（１，３）要素の読み出しデ
ータは正しくないが、（２，４）、　　（３゜１）、（
４，２）要素の読み出しデータは正しい。

４回目のタイミングにおいては、（１，４）要素の読み
出しは正しくないが、（２，１）、　　（３゜２）、（
４，３）要素の読み出しデータは正しい。

したがって各タイミングにおいては、、ビットの誤りを
もって、４ビットのデータが読み出され、外部のＥＣＣ
回路によって訂正可能であるから、４ビットとも正しい
情報にすることが可能となる。

したがって各タイミングにおいて、ＥＣＣが働けば、第
３図に示した１６ビットのうち、第１行目の４ビットが
全て誤りがあっても、１６ビットとも正しい情報として
、ＥＣＣ回路の出力が得られる。すなわち、１６ビット
のうち、４ビットが訂正されたこととなる。（Ｃ）、　
（ｄ）の場合も同様である以上、要約すると、第２図に
おいて、各メモリセルアレイＭＡＯとＭＡＩ、ＭＡ２と
ＭＡ３．ＭＡ４とＭＡ５．ＭＡ６とＭＡ７の中から任意
のワード線を選択し、かつ共通列選択線の中から任意の
列選択線を選択することにより複数ビットを同時に出力
させ、さらにそのデータの中から当該半導体記憶装置の
データセレクタの入出力ビット数に適合するよう、各メ
モリセルから、ビットずつを出力させるように構成した
ので、出力データの全ビットがフェイルすることはなく
、ワード線や列選択線のフェイルのうち、必ず、ビット
に止められることになる。よって、ＥＣＣ回路を用いる
ことが可能となり、多ビット入出力構成の半導体記憶装
置についての信頼性が向上する。

筆二実益班 次に、本発明の第２の実施例を第４図に示す。

この半導体記憶装置は、メモリセルアレイがＭＡＯ〜Ｍ
Ａ１５の１６個のメモリセルアレイからなるＤＲＡＭに
本発明を適応した例を示すものである。図示上、センス
アンプは各メモリセルアレイＭＡＯ−ＭＡ１５のそれぞ
れのメモリセルアレイ内に存在するものとして図示を省
略しである。

各メモリセルアレイＭＡＯ−ＭＡ１５にはそれぞれ独立
した行デコーダＤＸＯ−ＤＸ１５、行ドライバＤＲＸＯ
−ＤＲＸ１５が配置されている。

各メモリセルアレイＭＡＯ〜ＭＡ１５の１６個のメモリ
セルアレイは４つのブロックに分割され、１／４ブロッ
ク動作するものである。この分割動作は２ビットのアド
レスＡ４．Ａ５が入力される第２プリデコーダＰＤ２に
よりブロックセレクタＢＳを選択し、そして、第２プリ
デコーダＰＤ２の出力ヲ行Ｆ’ｔイバ（ＤＲＸＯ−ＤＲ
Ｘ１５）に入力することで、１６回路ある行ドライバの
うち１／４を選択的に活性化して行われる。因みに、１
／８ブロック動作にする場合は、第２プリデコーダＰＤ
２の入力アドレスを３ビットにすればよい。

各ブロック（ＭＡＯ〜ＭＡ３．ＭＡ４〜ＭＡ７゜ＭＡ８
〜ＭＡＩＬ、ＭＡ１２〜ＭＡ１５）のそれぞれには、１
６ビットをラッチするブロックデータラッチＢＤＬＯ，
ＢＤＬＩ、ＢＤＬ２．ＢＤＬ３の４つのラッチが接続さ
れているが、第２のプリデコーダＰＤ２の出力により１
つのブロックデータラッチ（例えば、ＢＤＬ０）のみが
活性化され、活性化されたブロックより読み出される１
６ビットのデータをブロックセレクタＢＳを介してデー
タセレクタＤＳ４に出力される。データセレクタＤＳ４
では、第１プリデコーダＰＤＩにより１６ビットの中か
ら、４ビットを選択し出力する。

以上の構成において、第２プリデコーダＰＤ２により活
性化された各メモリセルアレイに１本、合計４本のワー
ド線を同時に駆動し、かつ、共通列選択線（例えば、Ｃ
ＬＯ，ＣＬＩ、Ｃｌ３．Ｃｌ３）の４本を同時に駆動す
る。すると、異なるワード線と異なる共通列選択線との
交点で活性化されるメモリセルのデータ、合計１６ビッ
トのデータがセレクトされているブロック内より出力さ
れ、セレクトされたデータラッチ回路（例えば、ＢＤＬ
０）にラッチされ、次にデータセレクタＤＳ４より４ビ
ットが最終的に出力されてくる。

ここで、第５図に、データセレクタＤＳ４の回路例を示
す。この回路は変形シフテッドダイヤゴナル（第３図（
ｄ）参照）に適合する例である。図中この“４ビット”
入出力構成の装置をボンディングオブシゴンやＡＬマス
タースライス等の手法により゛′１ビット”入力構成と
する場合のデータセレクタＤＳＩとプリデコーダＰＤ３
の例も併せて図示しである。

このプリデコーダＰＤ３は２ビットアドレスＡＯ，ＡＩ
を入力し、切り換え信号Ｓ＝“Ｈ”レベルのとき“４ビ
ット”入出力構成、Ｓ＝“Ｌ”レベルのとき″１ビット
”入出力構成となるよう構成され、４ビットのデータを
、ビットに変換するものである。ブロックデータラッチ
回路（例えばＢＤＬ０）は１６個のデータラッチ回路（
ＤＬＯ〜ＤＬ　１５）からなり、アドレスＡＯ〜Ａ３に
より選択される。第５図のデータセレクタの動作をより
具体的に説明する。ブロックデータラッチＤＬＯからＤ
ＬＩ５の１６ビットのデータをコモンデータバスＬＤ４
の４ｂｉｔの読み出しの選択をデータセレクタＤＳ４に
よって選択するものである。その選択方式が第３図（ｄ
）のシフテッドダイヤゴナル方式になっている。まず、
ＤＬＯからのＤＬＩ５迄のデータは、ブロックデータラ
ッチＢＤＬＯに属するもので、他のブロックではなく、
このＢＤＬＯのデータ読み出しを有効に選択するのが、
ブロックセレクタＢＳである。このブロック選択を行う
には、アドレスＡ４．Ａ５がともに０であるとき、プリ
デコーダＰＤ２の出力ライン４゜３．２．１のうち、４
のみが論理１に活性化され、パストランジスタ１５及び
その右側にある全てのパストランジスタをオン状態にす
ることにより、ＤＬＯからＤＬＩ５の内容がデータセレ
クタＤＳ４に有効に入力される。データセレクタＤＳ４
では、プリデコーダＰＤＩに入力されるアドレス信号Ａ
２．Ａ３の情報により、その出力ライン８゜７．６．５
のうち、１本のみを論理１に活性化することにより、１
６ビットの中から４ビットを選択することが可能になっ
ている。プリデコーダＰＤ１では、Ａ２．Ａ３が０．０
のときに、ライン８が１となり、Ａ２．Ａ３が１．０の
とき、ライン７が１となり、Ａ２．Ａ３が０．１のとき
、ライン６が１となり、Ａ２．Ａ３が１，１のときライ
ン５がｌとなる。データセレクタＤＳ４では、図に示さ
れるような位置にパストランジスタが１６個接続されて
いる。このようなトランジスタの配置により、例えば、
ライン８が論理１の場合には、それに接続されているパ
ストランジスタ１６゜１７．１８．１９がオン状態とな
る。このとき、そのパストランジスタのソース、ドレイ
ン間を介して、ＤＬＯ，ＤＬ５．ＤＬＩＯ，ＤＬＩ５の
４ビットが、コモンデータバス２０，２１，２２゜２３
にそれぞれ読み出される。この場合、第３図（ａ）の図
では、対角成分ＤＬＯ，ＤＬ５．ＤＬＩＯ。

ＤＬＩ５であって、（ｄ）の図の第１回目の図に対応す
る。

ライン７が１の場合には、ＤＬＩ、ＤＬ４、ＤＬｌｌ、
ＤＬＩ４がコモンデータバス２０．２１゜２２．２３に
読み出される。これは、第３図（ａ）においては（２，
１）要素、（１，２）要素、（４゜３）要素、（３，４
）要素に対応し、これは、第３図（ｄ）の２回目の図に
対応する。ライン６が１の場合には、ＤＬ２．ＤＬ７．
ＤＬ８．ＤＬＩ３−がコモンデータバス２０，２１，２
２．２３に読み出される。これは、第３図（ａ）におい
ては（３，１）要素、（４，２）要素、（１，３）要素
、（２゜４）要素に対応し、これは、第３図（山の３回
目の図に対応する。ライン５が１の場合には、ＤＬ３゜
ＤＬ６．ＤＬ９．ＤＬＩ２がコモンデータバス２０．２
１，２２．２３に読み出される。これは第３図（ａ）に
おいては（４，１）要素、（３，２）要素、（２，３）
要素（１，４）要素に対応し、これは、第３図（イ）の
４回目の図に対応する。

すなわち、データセレクタＤＳ４によってシフテッドテ
ダイヤゴナルが実現されている。

以上は、１６ビットから４ビットを選択する方式である
が、１６ビットからｌビットを選ぶ場合、データセレク
タＤＳＩによって、４ｂｉｔのコモンデータバスのデー
タ線に２０．２１，２２．２３のうちの１つのデータを
もう１つのコモンデータバスＬＤＩに接続するように制
御される。

この選択はプリデコーダＰＤ３によって行われ、アドレ
ス信号ＡＯ，ＡＩがそれぞれ（０，０）。

（１，０）、（０，１）、　　（１，１）のとき制御線
Ｓが０であるときに限って、行ｖＡ１２，１１゜１０．
９をそれぞれ活性化することにより行われる。

以上のアドレス信号Ａ　Ｏ−Ａ　３は内部アドレスであ
って、チップ外に入力されるアドレス信号ＡＯ〜０３に
対して、後述するように、第７図に示される（ａ）、　
Ｃｂ）の方式にしたがって、外部アドレス信号を入れ換
えられた、すなわちスクランブルされたことにより得ら
れたものである。

データラッチのセレクトの関係を第６図に示す。

ここで、メモリセルアレイ分割に使用するアドレスＡ４
．Ａ５は、いま、セレクトされたブロック（例えば、メ
モリセルアレイＭＡＯ−ＭＡ３．ブロックデータラッチ
ＢＤＬ０）に注目しているので、第６図には図示してな
い。このデータラッチ・マトリクスを、ビット入出力構
戒とする場合において縦にスキャン、すなわち、外部ア
ドレスのＡＯを最下位ビット、Ａ３を最上位ビットとし
て順次カウントアツプしたとき、データセレクタをＤＬ
Ｏ，ＤＬＩ、ＤＬ２．ＤＬ３．ＤＬ４・・・ＤＬｌ５と
選択する場合と、横スキャン、すなわち、外部アドレス
を順次カウントアツプした場合、データセレクタをＤＬ
Ｏ，ＤＬ４．ＤＬ８．ＤＬｌ２、ＤＬＩ・・・ＤＬｌ５
と選択する場合における外部アドレスと内部アドレスと
の関係を示す真理値表とそれを実現するアドレススクラ
ンブラ−回路を第７図（ａ）、　（ｂ）に示す。

横スキャンについて、第７図（ハ）を参照して具体的に
説明する。Ａ４．Ａ５は、第５図において、（０，０）
でライン４を活性化し、第４図のメモリセルアレイＭＡ
Ｏ，ＭＡＩ、ＭＡ２．ＭＡ３からの出力をブロックデー
タラッチＢＤＬＯに加えて、データラッチＤＬＯ〜ＤＬ
１５の出力を選択するものである。第６図に示したデー
タラッチ・マトリクスを、横にスキャンしたとき、デー
タセレクタをＤＬＯ，ＤＬ４．ＤＬ８．ＤＬｌ２．ＤＬ
ｌ・・・ＤＬｌ５と選択され、かつ、ビット入出力構威
とする場合、例えば内部アドレスＡ３゜Ａ２．Ａｌ、Ａ
Ｏが（０，１，１，０）のとき、第５図においては、Ａ
３．Ａ２の（０，１）によって出力ライン７が活性化さ
れ、ラッチＤＬ　Ｌ。

ＤＬ４．ＤＬＩｌ、ＤＬｌ４が選択される。さらに、Ａ
Ｉ、ＡＯの　（１，０）によって、出力ライン１０によ
ってコモンデータバスＬＤＩにはデータラッチＤＬＬＩ
の内容が出力される。すなわち、チップの外部からビン
を介して外部アドレス１１を指定する場合には、外部ア
ドレスは、その１１に対応する２進コード（１，０，１
，１）となって、内部アドレスは上述の（０，１，ｉ、
０）となり、第５図のデータセレクタの回路ではＤＬｌ
ｌの内容が読み出される。すなわち、、ビット出力の場
合には、外部のアドレスのアドレス値とデータラッチの
Ｎαとは一致する。４ビット出力の場合は、内部アドレ
スの（ＡＯ，Ａｌ）に関係なく、たとえば（Ａ３．Ａ２
）が（０，０）である場合には、データラッチのＤＬＯ
，ＤＬ５．ＤＬｌｏ、ＤＬｌ５が選択される。なお、こ
れは、第３図（ｄ）の第１回目のタイミングに対応する
。内部アドレスは、データセレクタにおいて、シフテッ
ドダイヤゴナル方式に従って出力するようにトランジス
タを選択するために、用いられるものである。

、したがって、第３図（ｄ）の第１回目のタイミングの
読み出し、すなわち、ＤＬＯ，ＤＬ５．ＤＬＩＯ，ＤＬ
ｌ５の４ビットの情報を外部アドレスを用いて出力する
ためには、内部アドレスのＡ３゜Ａ２が０．０である必
要があり、第７図中）の真理値表により、外部アドレス
は００００番地か０１０１番地か１０１０番地か１１１
１番地のいずれか１つを指定する。したがって、外部ア
ドレス数は４ビット出力の場合は、、ビット出力の場合
の１／４に減少する。

縦スキャンの場合は、内部アドレスとデータセレクタ弘
の関係は、横スキャンと同じであり、外部アドレスと内
部アドレスの関係は第７図（ａ）に示すようになる。

このように、４ビット入出力構成の異なった４本のワー
ド線と異なった４本の列選択線を同時に駆動して４ビッ
トデータを４回取り出す方法は第５図の回路により可能
であり、さらにＳ端子をボンディングオブシッン、ＡＬ
マスタスライス等により、ビット入出力構成とした場合
においても、第７図のような簡単なスクランブラ−によ
って縦横のスキャンが可能であることがわかる。

策五裏旌班 次に、本発明の第３実施例を第８図に示す。

この半導体記憶装置は、行方向に一対で設けられたメモ
リセルアレイＭＡ００とＭＡＯＩ、ＭＡｌｏとＭＡＩ　
１．ＭＡ２０とＭＡ２１．　　・・・ＭＡ７０とＭＡ７
１の多対において中間に行デコーダＤＸＯ，ＤＸＩ、　
　・・・ＤＸ７をそれぞれ介在させ、行デコーダの共用
化を図ったタイプのＤＲＡＭに本発明を適応した例であ
り、第２図（第一実施例）の変形である。同様な部分に
ついては同一の符号を附して以下説明する。

この半導体記憶装置においては、例えば、１つの行選択
駆動回路ＤＸＯによりメモリセルアレイＭＡ００とメモ
リセルアレイＭＡＯＩの同一行アドレス信号（Ａ０）に
よってそれぞれ対応するワード線ＷＬ００とワード線Ｗ
ＬＯＩが選択されるこのワード線ＷＬ００に接続されて
いるメモリセルＣＥＬ００〜ＣＥＬＯｉに接続されるビ
ット線ＢＬ００＝ＢＬＯｉに対応する列選択線のうち、
例えば２本の列選択１ｉｃＬＯ−とＣＬＩが同時に駆動
され、２ビットのデータがデータラッチＤＬ２ＤＬ３に
出力される。また、ワード線ＷＬＯＩに接続されている
メモリセルＣＥＬ０ｊ−ＣＥＬ０ｍに接続されているビ
ット線ＢＬ０ｊ−ＢＬ０ｍに対応する列選択線のうち、
例えば、２本の列選択１１ｉｃＬ２とＣｌ３が同時に駆
動され、２ビットのデータがデータラッチＤＬＯ，ＤＬ
Ｉに出力される。したがって一対のメモリセルアレイＭ
Ａ００とＭＡＯＩから合計４ビットのデータがデータラ
ッチＤＬＯ−ＤＬ３に出力される。

この場合、注意すべきことは、選択されたワード線ＷＬ
００とワード線ＷＬＯＩとは同一のアドレスではあるが
、同一のワード線ではないという点である。

以下、同様に各メモリセルアレイＭＡブロック対から４
ビットのデータが出力され、全データラッチでは１６ビ
ットのデータが出力される０次いで、この１６ビットデ
ータは第３図のシフテッドダイヤゴナルにより、冬休の
列選択線に接続された４ビットのそれぞれから、ビット
ずつ合計４ビットのデータが出力される。この場合、デ
ータラッチＤＬＯ〜ＤＬ３において列選択線またはワー
ド線のフェイルが生じたとしても、その列選択説または
ワード線に接続された全データはフェイルするが、最終
的に出力される４ビットデータにおいては、ビットのデ
ータに過ぎない。

よって、ＥＣＣ回路の適応が可能である。

策旦尖施班 次に本発明の第４実施例を第９図に示す。

この半導体記憶装置は、列選択線をグローバル列選択線
（ＧＣＬＯ，ＧＣＬＩ、ＧＣＬ２・・・ＧＣＬｍ）とロ
ーカル列選択線（ＬＣＬ００，ＬＣＬＯｉ、ＬＣＬ０ｊ
、ＬＣＬ０ｍとＬＣＬＩＯ。

ＬＣＬＩ　ｉ、ＬＣＬＩ　ｊ、ＬＣＬｌｍ）とに二重化
し、その間のスイッチ（ＳＷ００，ＳＷＯｔ。

ＳＷ０ｊ、ＳＷ０ｍと５ＷＩＯ，ＳＷＩ　ｔ、５ｗ１ｊ
、ＳＷｌｍ）を介して接続している。さらに、列選択駆
動同路（ＤＹＯ，ＤＹＩ、ＤＹ２．ＤＹ３）内に不良を
起こした列選択線、列デコーダを切り換える予備の列デ
コーダ（以下、冗長列デコーダと呼ぶ、第１０図参照）
と、各メモリセルアレイ　（ＭＡ００〜ＭＡ０ｍ、ＭＡ
ＩＯ〜ＭＡ１ｍ）内に不良を起こしたメモリセルを切り
換える予備のメモリセルアレイ（以下、冗長メモリセル
アレイと呼ぶ。図示してない）を余分に持っており、外
部から入力されたアドレス（ＡＯ〜Ａｍ）が不良アドレ
スと認識された場合は、冗長列デコーダで冗長メモリセ
ルを選択するようにしたタイプのＤＲＡＭに本発明を適
応した例であり、第８図（第３の実施例）の変形である
。同様な部分については同一の符号を付して以下説明す
る。

この半導体記憶装置においては、行選択駆動回路ＤＸＯ
によりメモリセルアレイＭＡ００とメモリセルアレイＭ
ＡＯＩのそれぞれに対応するワード線ＷＬ００とＷＬＯ
Ｉとが選択され、このワード線ＷＬ００，ＷＬＯ１に接
続されているメモリセルＣＥＬ００−ＣＥＬ０ｍより、
それぞれに対応するビット線ＢＬ００＝ＢＬ０ｍにデー
タが出力される。ここまでの動作は第８図（第三の実施
例）と同様である。一方、列選択線のうち、例えば、４
本のグローバル列選択線ＧＣＬＯ，ＧＣＬ１、ＧＣＬ２
．ＧＣＬ３が同時に選択され、スイッチ５Ｗ００，ＳＷ
Ｏｉ、ｓｗｏ　ｊ、ＳＷ０ｍを介して選択されたローカ
ル列選択線ＬＣＬ００。

ＬＣＬＯｉ、ＬＣＬ０ｊ、ＬＣＬ０ｍによってデータが
データラッチＤＬＯ，ＤＬＩ；　ＤＬ２．ＤＬ３にラッ
チされる。第８図（第三の実施例）と異なるところはス
イッチｓｗｏｏ〜５ＷＯｉを介して選択されたローカル
列選択線ＬＣＬ００〜ＬＣＬ０ｍによってデータがＢＵ
Ｓに出力され、データラッチＤＬＯ〜ＤＬ３にラッチさ
れるて点で、以下、データセレクタで各グループより読
み出された１６ビットのデータをシフテッドダイアゴナ
ル方式（第３図（ｄ）参照）により、各グループより、
ビットずつ、計４ビットのデータが最終的に出力される
のは第８図（第三の実施例）と同じで、互いに異なるワ
ード線と異なるローカル列選択線とによって出力される
４ビットであるから、ＥＣＣ回路の適応が可能であるこ
とは言うまでもない。

このローカル列選択線は多層配線での第３の配線層を使
用し、複数のメモリセルアレイ（例えば、ＭＡ００，Ｍ
ＡＩＯ，ＭＡ２０）で共用している。

もちろん、多層配線での第２の配線層を使用し、メモリ
セルアレイを共用しなくともよい。

この半導体記憶装置の列デコーダ（ＤＹＯ−ＤＹ３）に
は冗長列デコーダ（第１０図参照）をそれぞれ余分に持
っており、また、メモリセルアレイにも冗長列デコーダ
に対応した冗長メモリセルアレイが余分に配置されてい
る。なお、冗長メモリセルは通常のメモリセルと構成、
列選択線に対応するメモリセルの数も同じであるので図
への表示は省略しである。

第１０図には１つの列デコーダ（例えばＤＹ０）の詳細
と不良アドレスへ切り換える手段について示しである。

不良を起こしていないメモリセルを読み出す正常アドレ
スが人力された場合に動作する列デコーダ（ＣＤＹＯ〜
ＣＤＹｍ）の他に不良アドレスが入力された時に動作す
る冗長列デコーダ（ＣＲＤＹ０）が余分に配置されてい
る。

今、外部より入力されるアドレス信号（ＡＯ〜Ａｍ）を
アドレスバッファ（ＡＤＢ）で増幅したアドレス信号（
１０）とあらかじめ不良アドレスが記憶されている不良
アドレス記憶用ＲＯＭ　（ＲＯＭ）より出力される不良
アドレス信号（２ｏ）とが比較回路（ＣＯＭ）で比較さ
れ、不一致であった場合、すなわち、外部入力アドレス
が不良を起こしてないメモリセルを読み出す正常アドレ
スと認識された場合は、アドレスバッファＡＤＢの出力
（１０）に従ってグローバル列選択線（ＧＣＬＯ〜ＧＣ
Ｌｍ）うち、１本を選択する。

一方、外部より入力されるアドレス信号（ＡＯ〜Ａｍ）
をアドレスバッファ（ＡＤＢ）で増幅したアドレス信号
（１０）とあらかじめ不良アドレスが記憶されている不
良アドレス記憶用ＲＯＭ（ＲＯＭ）より出力される不良
アドレス信号（２０）とが比較回路（ＣＯＭ）で比較さ
れ、一致した場合、すなわち、外部人力アドレスが不良
メモリセルを読み出す不良アドレスであったと認識され
た場合は、比較回路（ＣＯＭ）の出力信号（３０）で各
列デコーダ（ＣＤ　Ｙ　Ｏ〜ＣＤ　Ｙ　ｍ　）の動作を
止めると同時に冗長デコーダ（ＣＲＤＹ０）を活性化し
、冗長グローバル列選択線（Ｃ，ＲＣＬ０）を選択する
。つまり、不良アドレスが入力された時には、予備の冗
長デコーダが活性化し、それに対応する予備の冗長メモ
リセル（図示してない）が選択される。したがって、外
部より見た場合、あたかも不良が全くないように見える
。第１０図では冗長デコーダは１回路のみの例だが、複
数回路備えても良いことは言うまでもない。

このように不良メモリセルを救済するために不良メモリ
セルに対応する列選択線を冗長列選択に切り換える方式
は、行選択線にも有効な手段である。また、冗長の効率
を高める手段として、メモリセルアレイ（例えばＭＡ０
０）単位に不良アドレスを検出して不良アドレス記憶用
ＲＯＭに記憶させ、不良アドレスの判定をメモリセルア
レイ毎に行う。

この半導体記憶装置で、かつ、グローバル列選択線とロ
ーカル列選択線とを結ぶスイッチ（ｓＷｏｏ　〜ＳＷ０
ｍ、５Ｗ１０〜ＳＷ１ｍ）を閉じたままメモリセルアレ
イ単位に冗長をしようとした場合、列選択線が複数のメ
モリセルアレイに対し共用しているので、冗長の効率が
低下すると言う問題がある。例えば、グローバル列選択
線ＧＣＬＯが選択され、それより分岐したローカル列選
択線ＬＣＬ００がメモリセルアレイＭＡ００内で不良を
起こしショートしたとする。その場合、メモリセルが正
常であるメモリセルアレイＭＡ２０゜ＭＡ３０も不良と
見なされ、メモリセルアレイＭＡ４０．ＭＡ５０が選択
されたときも冗長列デコーダＣＲＤＹＯに切り換えねば
ならなくなる。

そこで、この半導体記憶装置では不良アドレス記憶用Ｒ
ＯＭ　（ＲＯＭ）の出力（２０）により、グローバル列
選択線とローカル列選択線とを結ぶスイッチを開閉する
ようにしである。たとえば、グローバル列選択線ＧＣＬ
Ｏが選択され、それより分岐したローカル列選択線ＬＣ
Ｌ００がメモリセルアレイＭＡ００内で不良を起こし、
シツートしても、不良アドレス記憶用ＲＯＭ　（ＲＯＭ
）の出力（２０）により、スイッチｓｗｏ　ｏを開き、
グローバル列選択線とローカル列選択線とを切り離す。

このように切り離すことによって、グローバル列選択線
ＧＣＬＯに対応したメモリセルアレイＭＡ００の不良ア
ドレスを選択した場合は冗長列デコーダへの切り換えが
行われるが、メモリセルアレイＭＡ４０が選択された場
合はいままで通りにグローバル列選択線ＧＣＬＯの使用
が可能になる。

以上のように、列選択線を二重化することにより、２本
の列選択線がフェイルしても、本発明にしたがって、ビ
ットエラーの出力を得ることができ、ＥＣＣ回路で訂正
可能となる。

以上は列選択線の二重化の場合であったが、同様に行選
択線をすなわちワード線を二重化すればさらに効果は高
まることは言うまでもない。また、スイッチ（ＳＷ００
ｏ−３ＷＯ，ＳＷＩ　Ｏ〜ＳＷ１ｍ）の代わりにヒユー
ズを用いて、不良アドレスに対応したヒユーズを切断す
ることでグローバル列選択線とローカル列選択線とを切
り離してもよい。

〔発明の効果〕

以上の通り本発明によれば、多ビット入出力構成の半導
体記憶装置において、ワード線、列選択線（ビット線）
あるいはメモリセルの欠陥によるフェイルが生じたとし
ても多ビットの全てがフェイルすることはなく、必ず１
ビット誤りとすることができ、ＥＣＣ回路の適応が可能
となるので、システムの信頼性を向上させることが出来
る。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の第一実施例のブロック図、第３図はシ
フテッドダイアゴナル方式のデータ取り出し説明図、 第４図は本発明の第二実施例のブロック図、第５図はデ
ータセレクタの回路図、 第６図はデータラッチのセレクトアドレスの説明図、 第７図はデータラッチのスキャンの説明図、第８図は本
発明の第三実施例のブロック図、第９図は本発明の第四
実施例のブロック図、第１０図は列デコーダの従来例の
ブロック図、第１１図は第一の従来例のブロック図、第
１２図は第二の従来例のブロック図である。 ＭＡＯ，ＭＡＩ、　　・−・ＭＡｎ ・・・メモリセルアレイ、 ＷＬ００９ＷＬ１０．・・・ＷＬｎＯ ・・・ワード線、 ＢＬ００９ＢＬ１０．・・・ＢＬｎＯ ・・・ビット線、 Ｄ　Ｘ　Ｏ−Ｄ　Ｘ　ｎ・・・行選択駆動回路、Ｄ　Ｙ
　Ｏ−Ｄ　Ｙ　ｎ・・・列選択駆動同路、ＢＵＳ・・・
・・・・データバス、 ＤＬＯ〜ＤＬｎ・・・データラッチ、 ５Ａ００，５ＡＩＯ，・・・、５Ａ３０・・センスアン
プ、 ＣＬＯ〜ＣＬ３・・・列選択線。 データラッチ 第６図データラッチのセレクトアドレスの脱明図り１お
シコーダ　　（ＤＹ０） 列ドライバ 第１０図列デコーダの詳細図 （ａ）データラッチの縦スキヤン時 （外部アドレス） （内部アドレス） 第７図 データラ・ノブ （ｂ）データラッチの横スキャン時 （外部アドレス） （内部アドレス） −のスキャンの税明図

Claims (1)

1. 【特許請求の範囲】 １）複数のワード線（ＷＬ００〜ＷＬ０ｊ）と、ビット
   線（ＢＬ００〜ＢＬ０ｍ）と、メモリセル（ＣＥＬ００
   〜ＣＥＬ０ｍ）とを有するメモリセルアレイ（ＭＡ０〜
   ＭＡｎ）を有する半導体記憶装置において、 複数のワード線を同時に活性化する行選択手段と、 複数の列選択線を同時に独立に活性化し、複数のビット
   線（ＢＬ００〜ＢＬ０ｍ）を同時に選択する列選択手段
   （ＳＤＹ０、ＳＤＹ１）と、選択されたメモリセルのな
   かから、互いに異なるビット線とワード線の組み合わせ
   によって選択されているメモリセルを選択するデータセ
   レクタとを備えたことを特徴とする半導体記憶装置。 ２）請求項１記載の半導体記憶装置において、前記行選
   択手段は共通の行アドレスを受ける複数の行デコーダと
   、前記列選択手段は共通の列アドレスを受ける複数の列
   デコーダとを備えることを特徴とする半導体記憶装置。 ３）請求項１記載の半導体記憶装置において、前記列選
   択線を第一の配線層で形成し、行選択線を第二の配線層
   で形成したことを特徴とする半導体記憶装置。 ４）請求項１記載の半導体記憶装置において、前記列選
   択手段により選択されたｎ個のメモリセル内容をラッチ
   するラッチ手段を有し、前記データセレクタは前記ラッ
   チ手段の出力に接続されｎ個のメモリセル内容をｎより
   も小さいｍ個に選択することを特徴とする半導体記憶装
   置。 ５）請求項１記載の半導体記憶装置において、前記デー
   タセレクタ回路によって選択されたメモリセルのデータ
   中の誤りを訂正するエラー訂正回路を有することを特徴
   とする半導体記憶装置。 ６）請求項４記載の半導体記憶装置において、前記ｍ個
   の読み出しデータをｎ／ｍ同時分割で前記ｎ個づつ読み
   出すことを特徴とする半導体記憶装置。 ７）請求項４記載の半導体記憶装置において、前記デー
   タセレクタの内容は、アドレス信号の一部をデコードし
   た信号により、シフテッドダイヤゴナル方式に対応する
   位置にあるトランジスタオンオフを制御することにより
   データ選択を行うことを特徴とする半導体記憶装置。 ８）請求項７記載の半導体記憶装置において、前記シフ
   テッドダイヤゴナル方式は、メモリセルアレイの一部を
   構成する４×４の部分アレイの１６ビットのメモリセル
   から４ｂｉｔづつ出力することを特徴とする半導体記憶
   装置。 ９）請求項４記載の半導体記憶装置において、前記デー
   タセレクタの選択の制御を行うアドレス信号は外部アド
   レスを変換して生成されることを特徴とする半導体記憶
   装置。 １０）請求項２記載の半導体記憶装置において、行方向
   に１対で設けられたメモリセルアレイの各対において、
   それらの中間に行デコーダをそれぞれ介在させて行デコ
   ーダを共用化することを特徴とする半導体記憶装置。 １１）請求項４記載の半導体記憶装置において、前記デ
   ータセレクタは、ｎビットのデータから、ｎよりも小さ
   いｍ、ビットを選択する第１データセレクタと、そのｍ
   、ビットよりもさらに小さいｍ２ビットに選択する第２
   データセレクタとを具備することを特徴とする半導体記
   憶装置。 １２）請求項４記載の半導体記憶装置において、前記デ
   ータラッチ手段とデータセレクタ手段との間には１ブロ
   ックがｎ個のデータラッチからなる複数個の間にはデー
   タラッチから１個のデータラッチブロックを選択するブ
   ロックセレクタ手段を含むことを特徴とする半導体記憶
   装置。 １３）請求項４記載の半導体記憶装置において、前記デ
   ータセレクタには複数ビット同時出力する複数本のコモ
   ンデータバスが接続され、該コモンデータバスには、１
   本のコモンデータバスを選択する１ビット出力データセ
   レクタが接続されてなることを特徴とする半導体記憶装
   置。 １４）請求項１記載の半導体記憶装置において、冗長メ
   モリセルを選択する冗長列選択手段を含むことを特徴と
   する半導体記憶装置。 １５）請求項１４記載の半導体記憶装置において、外部
   アドレスとチップ内部に記憶されている冗長アドレスを
   比較し、一致した場合は冗長用メモリセルを選択する冗
   長列選択手段を活性化し、通常メモリセルを選択する列
   選択手段を非活性にする手段を具備したことを特徴とす
   る半導体記憶装置。 １６）請求項１５記載の半導体記憶装置において、外部
   アドレスとチップ内部に記憶されている冗長アドレスと
   を比較し、一致した場合は外部アドレスに対応するサブ
   選択線のスイッチをオフとする手段を具備したことを特
   徴とする半導体記憶装置。 １７）請求項１記載の半導体記憶装置において、前記半
   導体記憶装置は、入／出力のビット構成が多ビット構成
   であり、 入／出力のビット数以上の本数の列選択線を同時に選択
   する列選択手段を具備し、同時にデータが入力又は出力
   される複数のメモリセル（ＣＥＬ００〜ＣＥＬ０ｍ）が
   それぞれ異なる行選択線に属することを特徴とする半導
   体記憶装置。 １８）請求項１記載の半導体記憶装置において、行選択
   手段は冗長用メモリセルを選択するための冗長行選択回
   路を含むことを特徴とする半導体記憶装置。 １９）請求項１８記載の半導体記憶装置において、外部
   アドレスとチップ内部に記憶されている冗長アドレスを
   比較し、一致した場合は冗長用メモリセルを選択する冗
   長行選択線を活性化し、通常メモリセルを選択する行選
   択回路を非活性にすることを特徴とする半導体記憶装置
   。 ２０）請求項１８記載の半導体記憶装置において、外部
   アドレスとチップ内部に記憶されている冗長アドレスと
   を比較し、一致した場合は外部アドレスに対応するサブ
   選択線のスイッチをオフとする手段を具備したことを特
   徴とする半導体記憶装置。 ２１）複数のワード線（ＷＬ００〜ＷＬ０ｊ）と、ビッ
   ト線（ＢＬ００〜ＢＬ０ｍ）と、メモリセル（ＣＥＬ０
   ０〜ＣＥＬ０ｍ）とを有するメモリセルアレイを複数（
   ＭＡ０〜ＭＡｎ）有する半導体記憶装置において、 前記各メモリセルアレイ（ＭＡ０）内において選択され
   る同一ワード線（ＷＬ００）上のメモリセル（ＣＥＬ０
   ０〜ＣＥＬ０ｍ）を介してつながるビット線（ＢＬ００
   〜ＢＬ０ｍ）のうち、メイン列選択線を活性化し、その
   メイン選択線よりスイッチを介して接続される複数のサ
   ブ選択線を同時に独立に活性化し、複数のビット線を（
   ＢＬ００〜ＢＬ０ｍ）を同時に選択する列選択手段（Ｓ
   ＤＹ０、ＳＤＹ１）を備えたことを特徴とする半導体記
   憶装置。 ２２）請求項２１記載の半導体記憶装置において、前記
   列選択線がスイッチを介して接続されるサブ列選択線で
   あることを特徴とする半導体記憶装置。 ２３）請求項２２記載の半導体記憶装置において、外部
   アドレスとチップ内部に記憶されている冗長アドレスと
   を比較し、一致した場合は外部アドレスに対応するサブ
   選択線のスイッチをオフとする手段を具備したことを特
   徴とする半導体記憶装置。 ２４）複数のワード線（ＷＬ００〜ＷＬ０ｊ）と、ビッ
   ト線（ＢＬ００〜ＢＬ０ｍ）と、メモリセル（ＣＥＬ０
   ０〜ＣＥＬ０ｍ）とを有するメモリセルアレイを複数（
   ＭＡ０〜ＭＡｎ）有する半導体記憶装置において、 前記各メモリセルアレイ（ＭＡ０）内において選択され
   る同一ワード線（ＷＬ００）上のメモリセル（ＣＥＬ０
   ０〜ＣＥＬ０ｍ）を介してつながるビット線（ＢＬ００
   〜ＢＬ０ｍ）のうち、メイン列選択線を活性化すると共
   に、メイン選択線よりヒューズを介して接続される複数
   のサブ列選択線を同時に独立に活性化し、複数のビット
   線を（ＢＬ００〜ＢＬ０ｍ）を同時に選択する列選択手
   段（ＳＤＹ０、ＳＤＹ０）を備えたことを特徴とする半
   導体記憶装置。 ２５）請求項２５記載の半導体記憶装置において、不良
   セルを選択するサブ列選択線をヒューズを切断して切り
   離すことを特徴とした半導体記憶装置。 ２６）複数のワード線（ＷＬ００〜ＷＬ０ｊ）と、ビッ
   ト線（ＢＬ００〜ＢＬ０ｍ）と、メモリセル（ＣＥＬ０
   ０〜ＣＥＬ０ｍ）とを有するメモリセルアレイを複数（
   ＭＡ０〜ＭＡｎ）有する半導体記憶装置において、 前記各メモリセルアレイ（ＭＡ０）内において選択され
   る、同一ワード線（ＷＬ００）上のメモリセル（ＣＥＬ
   ００〜ＣＥＬ０ｍ）を介してつながるビット線（ＢＬ０
   ０〜ＢＬ０ｍ）のうち、列選択線を独立に活性化し、複
   数のビット線を（ＢＬ００〜ＢＬ０ｍ）を同時に選択す
   る列選択駆動同を複数備えたことを特徴とする半導体記
   憶装置。 ２７）請求項２６記載の半導体記憶装置において、独立
   に活性化された列選択線を複数のメモリセルが接続され
   たビット線のデータをソースドレイン間を介してバスに
   伝達するトランスファ手段のゲートに接続することを特
   徴とする半導体記憶装置。 ２８）複数のワード数と、複数のビット線、メモリセル
   とを有する半導体記憶装置において、複数の前記ワード
   線を活性化することにより、前記ワード線に接続された
   メモリセルの内容を前記ビット線に伝達する場合に、複
   数の列選択線を同時かつ独立に活性化する手段と、 前記列選択手段によりｎ個のメモリセル内容をラッチす
   るラッチ手段と、前記ラッチ手段の出力に接続されｎ個
   のメモリセル内容をｎよりも小さいｍ個に選択するデー
   タセレクタ手段とを有し、前記ｍ個のメモリセルは互い
   に異なるワード線とビット線の組み合わせで選択された
   ものであることを特徴とする半導体記憶装置。 ２９）並列入／出力するビット数Ｐよりも多い数のメモ
   リセルを同時選択する手段と、それらの中から互いに異
   なる行線、列線で選択されているＰ個のセルをデータバ
   スに接続する手段とからなることを特徴とする半導体記
   憶装置。