JPS5975494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明に、半導体記憶装置に関し、待に胱出し畳込み
方式の異なる複数個のモード？備え、かっこ扛らのモー
ドのうち仕慧のモードτ迅択、設定でさるようにδｎだ
半導体配憶装置Ｊｉに関テる。

近年、６４にピントダイナミックＲＡＭ（ランタム・ア
クセス・メモリ）のような大容量メモリにおりてに、必
要なビン数ケ削減するためにアドレスマルチプレクス方
式が採用芒れている。このアドレスマルチプレクス方式
勿採用した場合、アドレス信号が２回に分けて供給子れ
るため、アクセス時間がその分長くなる。そこで、こｆ
’１Ｍ消して高速読出し１．ｆ！＃込みｔ可能にする方
式として、ベージモードやニブルモード、バイトモード
等の各種の胱出し書込みモードが提案ａれている、こｎ
らのモードに共通している点に、最初の行アドレス信号
とクリアドレス信号か取り込１れた佐に−１列アドレス
侶号のみの供給あるいは列アドレス・ストローブ信号の
トグルたけで、連続して復叔ピントのデータの読出し、
嚇込みが付なわｎる工うＶＣされている点である。こｎ
によって、少なくとも行アドレス信号の供給に必蕾な時
間が不安となって、全体としてのアクセス時間が短縮さ
れる。

度近、２５６にビットや１メカヒントのような大容量メ
モリでに、このような各種の読、出し書込みモード全適
用することが一般的にされつつめる。

ところが、従来提案さｎている方式では、各モード別に
製品化されるようにさｎていた。

そこで、この発明は、第１に、同一のマスクパターンで
ノーマルランダムアクセスモードやベージモード、ニブ
ルモード、バイトモード等の種々の胱出し書込みモード
ヶ備えた牛４体記憶装置’に構成できるようにすること
を目的とするっ本発明の池の目的に、外部から供給さ１
２るモード迦択用制御侶号に基づいて上記各種モートの
うち一つ紫選択して、選択さｎたモードに従って読出し
、書込み動作を行なうようにδｆ″１．た牛轡俸把憶装
置勿提供することにある。

更に本発明の池の目的に、時分割方式でアドレスビンか
らモード選択用制動信号を取り込み、任意のモード勿辿
択できる工うにδれた半導体配憶装置忙提供することに
ある。

本発明の更に油の目的は、以下の実１Ｍクリの説明の中
において明らかにちれるでろろう。

以下図面を用いてこの発明ケ説明する。

第１図は、１８１としてアドレスビンからモード選択用
の制−信号を織り込んでモードヲ泗択する工うにδｎた
ダイナミックＲＡＭの概略構成？示す。同図において、
１点鎖線で囲１れた各ブロックに、周知の半導体集積回
路技術によって、１つの半導体基板、例えばシリコン基
数に形成さ１Ｌる。

第１図におりて、１ｉ６４にピントのメモリセルが、列
えば２５６Ｘ２５６ビントのＬつなマトリックス状に配
ｔされてなるメモリセルアレイである。脣に匍］限δｎ
ないが、不実施クリにおいては、センスアンプがこのメ
モリセルアレイシこ言１ｎでいる。

２ａ、２ｂＨアドレスパンファ回路で、このアドレスバ
ッファ回路２　ａ　、　２　ｂｉｃＨ１図示しないマイ
クロプロセンサ（以下ＣＰＵと称する）等から２回に分
けて供給されるＸ糸のアドレス１ｄ号ＡＸ０〜ＡＸ７　
とＹ糸のアドレス１西号Ａ　ｙ　ｏ〜Ａ　ｙ　？がそれ
ぞｎ入力される。

３　ａ　、　ａ　ｂＵ上Ｍｄアドレスバッファ回路２ａ
。

２ｂの出力信号ａｘ１＋　ａｚｌ（Ｌ”０〜？　）とａ
ｙｔ’司（１＝０〜７）會受けて、上記メモリセルアレ
イ１の中からアドレス信号Ａｘｔ　”　Ａｙｔ（ｉ＝Ｑ
〜７）に対応する−のメモリセル勿辿択するためのＸデ
コーダおよびＸデコーダである。

なお、ａＸ□とａ　ｘ　１及びａｙ□と扇脈七ｎぞｎ互
いに相補的な信号である。

４はタイミング発生回路で、このタイミング兄生回路４
は、Ｃ！ＰＵ等から供給される何アドレスストローブ信
号（以下ＲＡＳ信号と称する）およヒ列アドレスストロ
ーブ信号（以下ＯＡ　８１Ｍ号と称する）に基づいて、
上記アビ２２フフフフ回路２ａ、２ｂとＸ、Ｘデコーダ
３ａ、３ｂｉ動作ａぜる制御信号φ工８．φ８１．φ７
＋　’φア３．φｄｉ　’以下に述べるモード選択回路
の動作勿制真する１ざ号φｄ２及び読み出し書き込み制
（至）回路への制御１ｇ号φ。１等２発生する。

５にメインアンプでアリ、メモリセルアレイから出力さ
れたデータを壇暢して、ラッチする。

また、特に制限されないが、メインアンプ５には、Ｘデ
コーダ３ｂの出力信号ヌに、後で述べるシフトレジスタ
の出力信号に裏って制御されるスイッチ回路が含１れて
いる。Ｙテコーダ又にシフトレジスタ［よって選択δｎ
たスイッチ回路ケ弁して、Ｐｙｒｕのメインアンプにラ
ンチさｎでいたデータが、入出力バッファに送出芒れた
り、あるいは、入出力バッファからのデータが、既望の
メモリセルに暑き込１れるようにさｎている。

上述したメモリセルアレイ１及び上記メインアンプ５に
ついては、後で第５図（Ａ）及び第５図（Ｂ）　’ｃ用
すて畦しく説明するっ ６に、入出力バッファであシ、読出し書込みｉｌｌ＠１
回路７からのコントロールイぎ号φ。、に基ついて、）
　イア　７７　フ５　カら込らｎて米たデータ？出力序
子Ｉ）ｏｕｔに出力するが、めるＩ／′１は、入力端子
Ｄｌｎからの毎号ｔメインアンプｔブｉ゛Ｌ、で、メモ
リセルアレイ内の選択δｎたメモリセルＶこ伝えるかの
動作勿行なう。

続出し畳込み制御回路７は、ｎｎｒｓｒ２タイミング元
午回路４から供給される内Ｓ制御１６号φ。１と、ＣＰ
Ｕ等から供給芒れるライトイネーブル信号ＷＥとに基づ
いて、入出カバソファ６に対して、過当なコントロール
信号φ。、音出力する工うにさｎている。

この実施列においては、上記構成の他に、以下に述べる
ような各回路が新らたに設けら几ている。

８に、モード選択回路であって、爵に制限もれないが、
過当な論理ゲート２組み合せて構成ちれたデコーダによ
って構成されている。

９に、Ｙ−ＤＥＣ（Ｘデコーダ）＃５１Ｉ坤回路でろっ
て、モード選択回路８からの出カイぎ号φア、φ、ケ受
けて、Ｘデコーダにその状態ケ決めるための制＠ｊ回路
φア。τ出力する。

１０に、上記モード選択回路８からの出力信号φ８．φ
ｐ’ｌ−受けて、シフトレジスタ１１の状態を制御する
ための制■信号を出力するＳ、Ｒ（シフトレジスタ）制
御回路である。

シフトレジスタｌｌに、後で第３図及び第５図（Ａｊを
用いて詳しく説明するか、例えは複数のフリンプフロン
ブによって構成δｎ、ｙｃ川変シフ用レジスタである。

年５１７．１　ＣＡ）　ｉｊ　、上記メモリセルアレイ
１．Ｘデコーダ３ｂ、Ｘデコーダ３ａ、メインアンプ５
．シフトレジスタ１１及び入出力バッファ６の詳細なフ
ロンク図である。

この実１＃１１＋ＩＩにおいてに、翁に制限ちれないが
、いわ（至）る２父点方式でメモリセルが配置δれてい
る、丁なわち、メモリセルは、第５区１込ンにおいて０
印で示尽ｎている裏うにＸデコーダの出力ノードに結合
δｎたワード４１ＪＷＬｔ）（ｎ　””０〜２５５）と
データＮＤｎ又ＵＤｎ　（ｎ＝Ｑ　〜２５５　）との交
点に設けらｎでいる。

メモリセルとしては、爵に制限さ扛ないが、第５図中）
ｖＣ示逼れているように、１個の情報記憶用キャパシタ
ＣＭと、アドレス供択用ＭＯ８ＦＥＴ（絶縁ケート型蒐
界刈果トランジスタ）ＱＭとに１つてｍ成さｔ′Ｌ７？
１）ランジスタ型メモリセルが使われている。

１ｉのデータ線Ｄｎ　　、Ｄｎ間ＩＣＵ　、センスアン
プＳＡｎとメインアンプＭＡ、ｌとかｘｌｋタリＱＣｍ
台されてＡる。また１対のデータ線Ｄｎ　、Ｄｏに、そ
れぞれ、Ｙデコーダ３ｂからのデコード出力信号７　ｎ
　又ｎ　、この出力信号ｙｎに対応したシフトレジスタ
１１内のフリツプフロツプＦＦ、からの出力信号によっ
てスイフチ１ｔｉ１１＠Ｉδｎるスイッチ回路ＳＷｎ　
ｈ弁して、１対のコモンデータ線ＣＤ　、　ＣＤに結合
さｎている。

上記シフトレジスタ１１に、候で第３図を用いて詳しく
説明するが、シフトレジスタ１１勿栴成する各フリツプ
フロツプＵ、Ｙデコーダ３ｂのそｎぞれ対応するデコー
ド出力信号に工って状伸か設定芒扛る工うにさｎている
。

上す己１対のコモンデータ豊ＯＤ、ＣＤｉ’ｆｆ、そｎ
ぞｎ入出カバソファ６に結合さ扛ている。

なお、第５図（４）においてに、図面ｒ部平にするため
に、ダミーセルに省略さｎている。

次に、この実施的の動作を説明する。

１ず、ノーマルランダムアクセスモード［ｊ、−ｉ’ｊ
る１ピント率位の読み出し、畳き込み動作？第１図、第
５図及び第２図音用いて説明する。

外部から供給されるＲＡＳ信号が、第２図に示す工つに
、ハイレベルからロウレベルに立ち下がると、タイミン
グ発生回路４からアドレスバッファ回路２ａＫ対してハ
イレベルの開側１百号φ□が出力さｎる。すると、アド
レスバッファ回路２ａは、そのときアドレスビンに供給
８扛ているアドレス１百号Ａｘｏ−Ａｘ、ｒ取り込んで
内部にランチする。続いて、タイミング発ケ回路４から
Ｘデコーダ３ａに対して、ハイレベルの制飢１ｇ号φ工
、が出力さｎる５すると、Ｘデコーダ３ａにアドレスビ
ンフア回１Ｅ６２ａからの出力信号ａ　　　、ａ　　　
にＸｉ　　　　　Ｘｌ 基ついて、アドレス１ｇ号ＡＸｏ〜Ａｘ、に対応する一
本のワード線紮辿釈レベルにする。そして、選択δｆ′
Ｌ、たワード純に接続芒れている丁べてのメモリセルの
データ丁なわち１行分のデータが内部のセンスアンプＳ
Ａｎによす増１＠されて、メインアンプＭＡｎＫ込らｎ
て、増幅、ランチ芒ｒＬるっタイミング発生回路４に、
外部から供給δれるＯＡ８信号が、第２図の工うにＲＡ
８佃号信号続いてハイレベルからロウレベルＫｆ化−ａ
ｎると、アドレスバッファ回路２ｂに対してハイレベル
の制御信号φｙよ出力する。すると、アドレスバッファ
回路２ｂは、そのときアドレスビンに供給ａれているア
ドレス信号Ａ　ｙ　ｏ〜Ａ　ｙ　ｙ　　勿取り込んでラ
ンチする。絖いて、タイミング発生回路４からハイレベ
ルの制御１６号φｙ２が出力芒ｎてＹデコーダ３ｂが動
作ちれる。Ｙデコーダ３ｂにアドレスバッファ回路２ｂ
の出力ａ　ｙ　ｔ・ａ　ｙ　ｔに基ついて、アドレス信
号Ａｙｏ〜Ａ　ｙ　ｙ　　に対応する１つのデコード出
力信号７ｎｋハイレベルにし、残９のチーコード出力信
号ｔロウレベルにする。こｎにより、路ＳＷｎに結合δ
ｎている１対のデータ線ＤΩ、Ｄｎｎ５、”ｆ：ｔ”Ｌ
ソｆ’Ｌコモンデータ巌ＯＤ、ＣＤに電気的に結合され
る。丁なわち、２５６１固のメインアンプＭＡにランチ
されていたデータのうち、−Ｍ択さｎたデータ線上のメ
モリセルのデータか人出カバソファ６に込ら扛る。入出
カバソファ６は、６元出し省込Ａ制−回路７からのコン
トロール信号φ。２に基ついて、メインアンプ５から送
らｎて米たチータン出力端子Ｄｏｕｔに出力する。

暑キ込み動作においては、人出力・くツファ６か、コン
トロールイ百号φ。、に基すいて、入力端子Ｄｉｎから
のチータン叡り込み、コモンデータ４ｙｃＤ。

ＣＤの電位ケ、この取ｐ込んだデータに従つ１ζ埴にす
る、子連した読み出し動作のとさと同じようにアドレス
信号に裏って選択も九だメモリセルに、コモンデータ線
ＣＤ又はＣＤの電圧に応じた電圧が印加δｎ１取り込ん
たデータが違択さｎたメモリセルに嚢き込１ｎる。

次に、ベージモードのときの動作について、第１区１．
第２図及び第５図（Ｎ紫用いて説明する。

が豆ち下がってメインアンプ５　ＶＣよ＃）増幅された
データが入出力バッファ６から出力さｎた佼、第２図に
示す工うにＯＡ　Ｅｌ　信号か立ち上がると、タイミン
グ発生回路４から−・イレベルの１１１１両信号φｄｌ
が出力さｎる。すると、アドレスノくンファ回路２ｂが
このとさアドレスビンに惧帽δｎている信号音をジ込ん
でランチする。次に、タイミング発生回路４からハイレ
ベルの制御信号φ１．が出力される。これにエリアドレ
スバッファ回路２ｂの出力４ｇ号ａ　　　、ａ−がモー
ド選択回路８に取りｙｉ’　　　　７１ 込１ｎてデコードも旧モードｉ４択信号が形成される。

ＣＡＳ旧号の最初の立ち上がりに同期してアト。

レスピンには、選択ちｎるべき各モードに対比、して、
予め向えば表１のように設足δｉｔている８ピントから
なるモード選択用７ｔｔｌ＋御１ぎ号が惧鞄芒ｎるよう
［ａれてｂる。従って、ＣＡＳ信号の豆も上がりに同期
してアドレスビンに供給さ′ｎたモード遇択用制＃信号
が、丁べて１ＸＬ”レベルにδ扛ていると、モード選択
回路８においてこルがデコードδれて、ベージモード盆
実竹さぜる工うなモード退部信号φＦが出力芒ｎる（第
２図参照）。

以下ボ白 表　　　１ すると、Ｙテコーダ制机回路９がこのモード選択信号φ
　忙受けて、Ｙブコユダ３ｂオアクセス川ＨＱに芒ぜる
。そのため、次に丹ひＣＡＢ信号が立ち下がりたときに
アドレスバンファｌ！２Ｉ略２ｂＫ取り込’Ｅｆｉたア
ドレス信号Ａア。〜Ａア、に対応するデータ緑が退部ａ
　ｔｔ　、６．こ１１によって、メインアンズ５にラッ
チ６れてい１ζテータのうち、選択δｆ′したデータ鞠
上のデータが入出力バッファ６に供紹葛れて出力名ｎる
。このようにして、その佐ａＡＢイＭ号の立ち下がジの
度にこｎに同期して列アト１１１６号Ａ　ｙ　ｔのみが
仄々と惨ジ込ｙｎで、対応するデータが読み出され、ペ
ージモードが実行される。

次に、アドレス信号を変化させないで、複数のデータｒ
シリーズに入出力させるモードヶ夷行する場合の動作ｒ
２第１図、第２図、第３図及び第５図（４ｈ用Ａて説明
する。その１りとして、ニブルモードでの動作音説明す
るっ 上述し７ｊ　Ｏ、Ａ　Ｓ信号の１回目の立ち上が９に回
期してアドレスパンファ回路２ｂ［取り込１れだモード
選択信号が、表１の（２）の↓うに、アドレスＡ、、Ａ
、のみがゝゝＨ”レベル［ｉれていると、モード選択回
路８においてこｎがテコ−ドロれて、ニブルモードｒ実
行させるようなモード選択信号φ、が出力葛ｎる。する
と、このモード選択信号φＮｋ受けてシフトレジスタ制
御回路１０が、ａＪ変シフトレジスタ１ｔｖ４ｉのシフ
トレジスタとして動作させる。このとき、Ｙデコーダ制
両回鮎９にモード選択信号φＮｔ受けて、Ｙデコーダ３
ｂｔアクセス名ゼないようにする。

上記相変シフトレジスタ１１は、間えは第３凶に示すよ
うに構成されることによシ、シフトレジスタ制御回路１
０からの制御信号によって任意の段数のシフトレジスタ
として動作できるように芒れている。図示のとと＜１ｉ
ｉｉのフリツプフロツプＦ、Ｆ、０〜Ｆ、Ｆ、ｎからな
る可変シフトレジスタ１１に、ニブルモードに実行さぜ
るモード選択信号φ、がモード選択回路８から出力ひｎ
ると、シフトレジスタ制御回路１０によって、ゲートＧ
４が開か扛て池のゲートＧｓ・・・・・・Ｇｎが全て閉
じら７１、る。すると、開かれたゲー）Ｇ４　　Ｌり石
側のフリツプフロツプＦ、Ｆ、Ｑ〜Ｆ　、　７　、３の
間でシフトが繰り返えさ１する工うになり、４段のシフ
トレジスタとして動作される。この４段のシフトレジス
タ１１は、特に制限されないか、ＣｊＡＢ信号の変化に
伴なってシフトレジスタ制釣回１ｓｌＯから発生ａれる
クロックパルスφ。、に工って、１＋１ｊえはハイレベ
ルが一つずつシフトされる。丁なわち、４級のシフトレ
ジスタ１１０出力化号が、クロックパルスφ。ｐが印加
ａｔＬる毎［軸仄）・イレベルにδｔＬる。向えば、畑
めに７リン７°フロンノ゛）ｉ’、Ｆ、２の出力信号が
ハイレベルにさｎ、他の３つのフリップフロップの出力
信号がロウレベルにδれていた場合、ＯＡＳ信号が変化
してζクロックパルスφ。、がシフトレジスタ１１に印
加す扛ると、フリップフロップＦ、’Ｆ、’Ｌの出力信
号がハイレベルになシ、他の３つの７リツプフロンプの
出力１バ号がロウレベルになる。このようにシフトレジ
スタ１１に、ＣＡ３１ご号が変化する毎に、ハイレベル
が次々と移っていくようになる。

始めに出力信号がハイレベルにさｎるフリップフロップ
に、ＣＡＳ信号が最初に立ち下がったときにアドレスバ
ッファ２ｂＫ取り込１れたアドレス信号Ａ　ｙ　ｔに工
って決する。丁なわち、Ｙデコーダ３ｂの各デコード出
力信号が、それぞれ対応するフリップフロップに供給さ
れるようにδｎでおり、しかも、フリップフロップに゛
、供給芒れるデコード信号によって、その状態が設定石
ｎる裏うに芒０ている。このため、上記取り込１れたア
ドレス信号Ａ　ｙ　ｔに対応して、Ｙテコータ３ｂから
出力δｎｆｃハイレベルのデコード信号’（受’／ｆ　
７こフリップフロップの出力信号が、即めに・・イレベ
ルになる。こ′ｎＶｃ対して、残りのフリップフロップ
の出力信号は、対応するデコード信号がロウレベルの１
でめ、全てロウレベルになる、 １り１１えば、アドレス信号ｈｙ、ＶＣ＋：つで、フリ
ップフロップＦ、Ｆ、２の出力信号が−・イレベルにさ
れ７を場合、このフリップフロンプＦ、Ｆ、２ｔＣ対応
したスインチ回路ｓＷ２が、オン状態となる。その結果
、丁でに、メインアンプＭＡ番にランチされていたメモ
リセルのデータか、スインチ回Ｍ　Ｓ　Ｗ　２ケ弁じて
人出力バノファ６に供袷されて、出力端子Ｄｏｕｔに出
力系ｎる。上述したように、ＣＡ３１ｇ号が変化する毎
に、ｓｗ、、ｓｗｏ、　ＳＷ、、のＩｌｈに出力信号が
）−イレベルとなるため、出力端子Ｉ）ｐｕｔかラニ、
メインアンプＭＡＬのデータ、ＭＡＱのデータ、ＭＡ３
のデータの＋＋＊に出力系れることになる。丁なわち、
４ピントのデータがシリアルに読み出される。

上記説明は、ニブルモートについてであつ′ｆｃが、列
えは、ＯＡＳ侶号信号＠目の哀め上がりに同期してアド
レスビンから取り込１れたモード選択用制御信号が、表
１の（３）のように、アドレスＡ。。

ＡＩ　　、ＡＩのみがゝゝＨ＃レベルにされていると、
バイトモード？実行芒せるモードｔｉｌｌ飢信号φ、が
モード選択回路８において形ｈＸ、される。すると、シ
フトレジスタ制両回路１′０から出力さｎる制御信号た
工って、可変シフトレジスタ１１のゲートＧ８のみが屍
かれて池のゲートが丁べて閉じられる。

これによって、可変シフトレジスタ１ｌｉ−ｆ’８４ｆ
のシフトレジスタとして動作δぜられる。その結果、ｃ
Ａｓ１ｇ号のトグルｖｃよって８ピントのデータがメイ
ンアンプ５からシリアルに読み出ちれる。

このようにして、可変シフトレジスタｌｌｋｍ成する各
段のフリップフロップＦ、Ｆ、０　、　Ｆ、Ｆ。

１、・・・・・・Ｆ、Ｆ、ｎどとに、最終段のパルスを
帰還３ぜるだめのゲートに設けておけは、シフトレジス
タの段数ｎ（実ＩＭ列でに最大２５６段゛）の帷囲内で
１．任意のヒント数のデータｒシリアルＶＣ読み出せる
ようになる。

しかも、実施列の回路では８ピントのモード遇釈制＠信
号によって選択モードｒ決定するようにされているので
、この場合には最大２５６棹類のモードが虜が可能とさ
れる。その結果、■えは表１（ｎ）に示すようなリップ
ルモード、丁なわち１行分のデータケタてシリアルに読
み出丁ようなモードもＲＡＭに予め持たせておいて、こ
ｆ’Ｌｋ透択、実行さぜることかできる。

なお、上記し九ニブルモード、リップルモードのように
シフトレジスタｌｌ’ｆ使うときには、モード選択回路
８から、Ｙテコーダ制餠１回路９に制御信号φ、が供鞄
芒れ、Ｙデコーダ制■回ＴＭ９がＹテコータ３ｂｒ動作
芒ゼないようにしている。

特Ｉ／ｃｉｌｔＩＩ限ａｎ、な層が、コノとき、Ｙデコ
ーダ３ｂの各出力ノードに、フローティング状態にさｆ
ｌ、６゜このため、シフトレジスタの動作１７１’−１
して、Ｙデコード信号が悪影４１−与えることはな−。

ｘ７ｔ、５ｔｔａしたノーマルモード及びベージモード
のとさに−げ、モード選択回路８からシフトレジスタ匍
１蜘回路１ｏＶＣ制御侶号φ、が惧和され、このシフト
レジスタ制御回路１０によって、シフトレジスタ１１が
動作しないように芒れてｂる。

聞えは、ページモードで使う場合、アドレス１８号Ａｙ
１によって決ＩるＹデコーダ３ｂのデコード信号にエフ
、り１］えはフリップフロップＦ、Ｆ、２の出力信号が
ハイレベルにされ、次のアドレス１８号Ａ　ｙ　ＩＶｃ
よってフリップフロップＩＰ、？、２５５のめ力信号が
ハイレベルにさｎることがある。この場合、フリップフ
ロップＦ、Ｆ、２５５の出力信号がハイレベルニさｎる
ときには、フリンノフロ７７’Ｆ、　Ｆ、　３　ｉｆ、
Ｙ　テコ−タ３　ｂの一ロウレベルノテコード出力信号
によって、その出力信号がロウレベルになる。Ｃのこと
は、ノーマルモードにおいても同じである。従って、ペ
ージモードあるいｉ／−マルモードのときに、シフトレ
ジスタ１１が動作に悪形書を与えることはない。

また、上記回路においてに、ライトイネーブル信号ＷＦ
ｉがロウレベルに６れるデータ書込み時には上狭したノ
ーマルモードのとさと同僚に、膀出し畳込み制御回路７
がらの制卸１ｇ号φ。ｔよって、入力端子Ｄ１ｎから供
給δ７１．たデータが、Ｙデコーダ３ｂもしくハ、シフ
トレジスタ１１によってオン状態に芒れたスイッチ回路
【弁してＸデコーダ３ａによって選択さｎたメモリセル
に４＠込１ｔ１゜るように憾れる。従って、ページモー
ドあるいはニブルモード、バイトモード等においても、
データの４き込みが可能である。

なお、前記可変シフトレジスタｌｌｉ構成丁ルゲー）Ｇ
４　、Ｇ、、・・・・・・Ｇｎとしてに、列えはＭ　Ｏ
Ｓ　’）ランスファゲートｒ用いることができる。

また、上記実施列においてに、タイミングＩＥ回路４か
らの開側イＨ号転、に工ってモード選択回路８としての
デコーダケ動作芒ぜる工うに一４ｎているが、モード選
択用制（ホ）信号（Ａｏ　〜Ａ、）の曲にＲＡＥ３信号
とＣＡＢ信号釦直襞人カ信号としてモード選択１百号ヶ
形成する工うなゲート回路を組むことに１ってモード選
択回路８ケ構成することも可能である。

また、上記実施しりにおいては、スイッチ回路と、シフ
トレジスタとに同じＹテコータ３ｂがらのデコード信号
が供＃葛れる工５にさｎでいたが、ヤｎぞｎ別のデコー
ダからのデコード信号が供給されるようにしても工い。

萱た、シフトレジスタ１１［ｉｄ、Ｙデコーダ３ｂから
のデコード信号が供給芒れないようにしておき、ニブル
モード、バイトモード等のシフトレジスタ１１全使うモ
ードのときには、常Ｖこ乃「定のフリップフロップの出
力信号がハイレベルになるようにしてもよい。し０えは
、第３図において、フリップフロップＦ、？、０の出力
信号が、始めハイレベルになるようにしてもｊい。

ｌだ、第１凶及び第５図において、メインアンプを取り
除さ、センスアンプにランチ機能７持たせるようにして
、コモンデータ線にメインアンプｋｍ合させるようにし
てもよい。このようＶこ丁ｎば、メインアンプの数がへ
るため、チップ面槓ケ／トさくすることかでき、安価に
することができる。

ｌ！に、上ｂＣ実り列でに、可変シフトレジスタ１１に
よってメインアンプ５にラッチδれていたデータｒ順仄
読み山王ようにδｎているが、センスアンプからのデー
タケラッチする憔ｈｐ＝ｍするシフトレジスタを設け、
これ？シフトレジスタ制御回路１０によって選択モード
に応じてシフト’ｇ＋ｔて、うに構成してもよい。

前記実施クリでに、ＣＡＢＡＢＯ３回目の立上がりに同
勘して、そのときアドレスビンに供乾もｎたモード選択
用制御信号荀取り込むように葛れている。つｌす、ここ
では、モード込択用割倒情号がアドレスビンｔ１更って
、時＋＋絢方′式て叡ジ込１れるようＶこされている。

従来からＲＡＳｉ、；号とＣＡＢ情号の立丁がり時には
、アドレスビンにアドレス信号が供給されるが、ＣＡＳ
伯号信号上かり時にアドレスビンが仕息のレベル乞とる
ことかでさる不定期間であった。七のｙｃめ、実施１＋
ｌＪのように、アドレスビンｙｔＯ１ｌ！つて、モード
選択用制両僅号を供給させるようにしても、こｔＬによ
ってアクセス時間か長くされることにない。

同僚の理由からアドレスビンか遊んでいる曲の期間、ク
リえはＣＡＢＡＢＯ３回目以叶の立上がり時にアドレス
ビンからモード選択用制−信号？取り込むようにするこ
とも可能である。”！”ｒｃＸｍｄダ投入時のＣＡＢ端
子の立上がり時にアドレスビンに供給ちれている信号に
よ＃）選択モード勿判別することもできる。

史に、モード選択用制御信号？供給するビンとして、ア
ドレスビンｒ用いずに、池のビンクリえはデータ入力ビ
ンＤｉｎ等ｋｌ史う工うにしてもよい。

６４にビットダイナミックＲＡＭＴｉ、内部にリフレッ
シュ回路會設け、ＲＡＳ侶号信号下が°り前のｃＡｓｅ
ｇ号の立下がりケ検知して目動的に内部リフレッシュが
行なわれるようにちれているものかめる。１６ビンパツ
ケージの（３４ｋＲＡＭでに、このような内部リフレッ
シュ憬龍ｒＭする揚台、従来リフレッシュ信号入力用と
して使用ａｎていた１査ピンが柴〈ことになる。そこで
、この空いた１番ビンを前記モードＳ択用側飾信号の専
用入力ピンとして１史用することができる。

四球の理由から、１８ピンパンケージの１メガピントダ
イナ・ミンクＲＡＭでも、やハシビンが一つ余るので、
これをモード選択用制御信号の入力ピンとして使用する
ことができる。このように丁れば、複雑な時分割方式に
よる信号の供給が不用となるので、ＲＡＭが使す易くな
るという利点がある。

以上、外部端子（ビン）ｒ使ってモード選択信号を供給
する工うにした実施列について説明して来た。この方式
は、提供されたＲＡＭ１ユーサーが必要に応じて−ずｎ
のモードとしても使用することができるというメリント
紮有するものである。

ｔだし、一方において、唯一のモードｌ＋ｕえはニブル
モードとしてのみＲＡＭ１使用した場合にも、モード選
択用制ｆ８１信号７倶給しなければならないという多少
のデメリット２Ｍしてｈる。

次に、外部端子？使わないモード通択ｒ町症にする方式
について説明する。この方式ｔユ、ユーザの安朧に応じ
て、メーカにおいてモードｋＡ択、設定してユーザに供
紹しようとするものである。

クリえは、前記実施列（第１図）の回路において、モー
ド選択回路（テコーダ）８の入力端子にバンド７設け、
これ全ワイヤボンディングによって、′電源電圧（Ｖｏ
。）−！たにグランド（ＯＶ）に伎続芒ｎてｂるバンド
に選択的［徽続芒ゼる。あるいに、電源電圧（Ｖｏ。）
およびグランドと、モード選択回路８の丁べての入力端
子との間にヒユーズ素子ケ設け、いずれか一方のヒユー
ズ菓子を切Ｗｒする。コ′ｎ１ＣＪ１つて、盾頃のモー
ドに削応するモード退択用制（ホ）信号（表１）が常に
モード選択回路８に入力されるｘ５１：、各入力端子の
レベルを設定してやることができる。ぞの粕床、モード
選択回路８からは、ｐ５Ｔ望のモードを実行させるモー
ド２８択侶号が出力さｎるようになる。

モード退部月割［相］信号の入力に専用の外部端子ｒ用
すた場合のように、モードがモード遇択用制師・箔号の
ハイレベルまたはロウレベルによって設定芒ｎる場合に
に、専用の外部端子に接続されるバンドｒ、外部端予め
代わシに、′亀踪′電圧（Ｖｏ。）またはグランドに厳
伏さｎたパッドにワイヤホンディングし、あるいはヒユ
ーズ素子ｒ使ってレベルを固定させることによって、Ｐ
ａｒ望のモードに設定芒せることができる。

ｉｉ　［、モード選択回路８？設ける代わりに、各読出
し曹込みモードケ実行するための回路を、メモリセルア
レイ１の周辺にそれぞれ別個に形成して各モードケ実行
する回路には外部端子と接続可能ナハンドを設ける。こ
れによって、ユーザ（２）−５＆求ＶＣ比、じてこれら
の回路の中２Ｓｌ）ら〜つ才選択してその（ロ）路のバ
ンドと外部端子と全ワイヤボンディングで接続して、Ｈ
［望のモードを実行するメモ：）装置″ｃ伺成するよう
にしてもよい。

なお、この発明に、第４図（Ａ）　、　（Ｂ）に示すよ
うに、メモリセルアレイが、４１固あるいｌ”ｊ　８１
１Ｍ＋のような適当な敵に分割子ｎｋメモリマントによ
り構成芒７するとともに、Ｘテコータ、Ｙテコーダによ
って各マントから一ピントずつ同時に読、み出さｔｔ友
デデーｔセンスアンプにラッチネぜ、これｒシフトレジ
スタによってｌｌｌｎ番に出力させて、４ピントめるい
は８ピントのような慴叡ビットのデータτシリアルに読
み山王工うにδｎ、たメモリ装置にもコ趨用することが
できる。

また、この発明はＲＡＭのみでな（、ＲＯＭ（リード・
オンリ・メモリ）にも容易に適用できるものである。

以上説明したように、この発明に工１．げ、選択的にモ
ードを設定することができるので、ベージモードやニブ
ルモード、バイトモード等の俵斂の読出し畳込みモード
を有するメモ９２同一のマスクパターン［エフ形成する
ことができる。そのため、各モードを有するメモＩＪ　
’に個別に設計、製造する場合に比べて有利とな９、こ
れによって製造コスト？著しく下げることができる。

また、各モード２外部から供？！８δれる制御信号によ
って選択できるようにされた場合には、必女に応じて各
棟モードヶ実行することができるため、メモリの８＆能
が同上δれるという効果がある。

しかも、時分割方式でモード選択用の制（至）信号を散
り込むようにした場合には、例らビン紮増加δぜること
なくメモリの機能を同士させることができる。

また、アドレスビンを用いて時分割方式でモード選択用
の制御信号を取り込むようにした場合には、非常に多ぐ
のモード〒一つのメモリ内に盛り込むことが可能になる
。

史に、この発明紫応用して、各ｔＴｉ読出し畳込みモー
ドの１１１２に、汐りえは第２図のデータ出力Ｉ）ｏｕ
ｔ？破線のように変更する工うな回路ｔチップ内に設け
、外部からの制御信号によりこの回路？動作させるモー
ドを選択できるようにすることもできる。これによって
、切にメモリの機能が同上されるようになる。

【図面の簡単な説明】

第１図に本発明に係る牛導体記憶装置の一実流しｌＪｋ
示すブロック構成図、 絹２図にその回路の各部の信号のタイミングチャート、 第３図にｆｉｌ変シフトレジスタの構成の一列オ示メモ
リセルアレーｆ楕成図、 毎５図（Ａ）ｉ−ｔ、メモリセルアレイ、Ｙデコーダ。 Ｘデコーダ、メインアンプ及びシフトレジスタのブロッ
ク図、 第５図（Ｂ）　Ｕ　、メモリセルの回路図である。 １・・・メモリセルアレイ、８・・・モード）ｉ！！Ｉ
択回路、１１・・・シフトレジスタ。 代理人　弁理士　薄　１）利　辛　 ゛１．　ノ ｉ　、、、、、＋：、、：、、１ 第　ｒ、！　　ｌ”’ｙ１ ４＞　３図 第　７Ｊ　　ｌ−４

Claims (1)

1. 【特許請求の範囲】 １、　″ａ数個のメモリセルがマトリックス状に配股芒
   れでなるメモリセルアレイ紫有し、外部から供給される
   アドレス侶号に基づいて、上記メモリセルアレイ内から
   所望のテークが１１１１次読み出芒ｎ５Ｉｔメモリセル
   アレイ内にデータＡｌｌ！込むことができるようにδｎ
   ている半導体記憶装置に２いて、複数棟の異なる胱出し
   書込み方式ｒ実行するモード実行回路と、こｎらの抗出
   し畳込み方式のうち一つに選択して実行芒せるためのモ
   ード培択設Ｗ＋段と？伽えてなることに％似とする半導
   体記憶装置。 ２、上記モード培択設定手段か、伏叔神の抗出し畳込み
   方式？実行する上記モード実行回路に設けらｎたＩＪ２
   数個の端子の各レベル？設定するレベル瞑篇＋段からな
   り、このレベル設定手段に１って゛所定のレベルに設定
   され７２．端子に対応したいすｎか−のモードが実行さ
   れるＬうにδｎてなること孕特徴とする特許請求の範囲
   第１項記載の半導体６己憶装置。 ３、複数棟の読出し書込み方式才実行する上記モード実
   行回路か各モード別に形成芒１２．こｎらの回路のうち
   一つが選択的にＪａｒ定の外部端子に接続されることに
   ニジ、所望のモードが実行δｎるようにδれてなること
   ケ特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ４、上記モード選択設定手段が、専用の外部端子から供
   給芒几るモード選択用制蜘信号勿受けて対応するモード
   を選択して上記モード実行回路ｒ動作させるモード選択
   回路であること２％徴とする％許請求の範囲第１項記載
   の半導体記憶装置。 ５、上日己モード選択設定手段が、外部端子から時分割
   方式で供ｌｌ＠ａれるモード：Ｉ８択用制仇徊号ｒ愛け
   て対応するモードｔＳ択して上ｄ己モード実行回路ケ動
   作葛せるモード選択回路てめることｔ爵鍼とする待ｌｆ
   ＋梢求の範囲第１狽ｈＵ２載の半嚇捧ｓｄ憶装ｗ、。 ６、　上記モード選択設定手段が、アドレスビンから供
   給子ｎるモード選択用制御信号紮デコードして対応する
   モードを選択し実行芒ぜるデコーダからなること全特徴
   とする特許請求の範囲第５項記載の半導体記憶装置。 ７、　上記モード選択設定手段が、列アドレスストロー
   ブ（ｇ号の立上が９に同期してモード選択用制御信号ケ
   取り込み、対応するモード勿泗択するようにさｎてなる
   ことｒ％徴とする％許請求の範囲第５墳または第６項記
   載の半導体記憶装置。 ８、　上記モード実行回路がシフトレジスタｒ含み、こ
   のシフトレジスタが所定の段数だけシフトちれることに
   よｌ望のピント斂のデータがシリアルに入邑力される工
   うにδれてなることを特徴とする特許請求の範Ｉｆｌｌ
   ！第２項、第４項、第５槍、第６埴また框崇７項記載の
   半導体記憶装置。